JPH0738414A - シングルエンド入力論理ゲートを有する集積論理回路 - Google Patents
シングルエンド入力論理ゲートを有する集積論理回路Info
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- JPH0738414A JPH0738414A JP6134357A JP13435794A JPH0738414A JP H0738414 A JPH0738414 A JP H0738414A JP 6134357 A JP6134357 A JP 6134357A JP 13435794 A JP13435794 A JP 13435794A JP H0738414 A JPH0738414 A JP H0738414A
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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Abstract
(57)【要約】
【目的】 低電圧のもとで、高速で動作する新規な論理
回路を提供する。 【構成】 基準トランジスタ手段Q3および少なくとも２
つの入力トランジスタQ1,Q2 の制御電極にそれぞれ結合
した少なくとも２つの論理入力端子を有し、基準トラン
ジスタ手段Q3および入力トランジスタQ1,Q2 の主電流通
路を、電源端子V CCと電流源I1との間に互いに並列に接
続したシングルエンド入力論理ゲートを有する集積論理
回路において、論理入力端子の少なくとも一つは、差動
増幅手段Q4,Q5,Q6,Q7 の入力端子に論理的に相補の信号
を供給する差動入力端子対の一部とし、差動増幅手段
Q4,Q5,Q6,Q7 は、基準トランジスタ手段Q3の制御電極手
段に結合した出力端子を有し、制御電極手段における電
圧レベルを、差動入力端子対において生じる論理入力端
子における電圧レベルの変化とは反対方向に変化させる
よう構成する。
回路を提供する。 【構成】 基準トランジスタ手段Q3および少なくとも２
つの入力トランジスタQ1,Q2 の制御電極にそれぞれ結合
した少なくとも２つの論理入力端子を有し、基準トラン
ジスタ手段Q3および入力トランジスタQ1,Q2 の主電流通
路を、電源端子V CCと電流源I1との間に互いに並列に接
続したシングルエンド入力論理ゲートを有する集積論理
回路において、論理入力端子の少なくとも一つは、差動
増幅手段Q4,Q5,Q6,Q7 の入力端子に論理的に相補の信号
を供給する差動入力端子対の一部とし、差動増幅手段
Q4,Q5,Q6,Q7 は、基準トランジスタ手段Q3の制御電極手
段に結合した出力端子を有し、制御電極手段における電
圧レベルを、差動入力端子対において生じる論理入力端
子における電圧レベルの変化とは反対方向に変化させる
よう構成する。
Description
【０００１】
【産業上の利用分野】この発明は、基準トランジスタ手
段および少なくとも２つの入力トランジスタの制御電極
にそれぞれ結合した少なくとも２つの論理入力端子を有
し、前記基準トランジスタ手段および前記入力トランジ
スタの主電流通路を、電源端子と電流源との間に互いに
並列に接続したシングルエンド入力論理ゲートを有する
集積論理回路に関するものである。
段および少なくとも２つの入力トランジスタの制御電極
にそれぞれ結合した少なくとも２つの論理入力端子を有
し、前記基準トランジスタ手段および前記入力トランジ
スタの主電流通路を、電源端子と電流源との間に互いに
並列に接続したシングルエンド入力論理ゲートを有する
集積論理回路に関するものである。
【０００２】
【従来の技術】このような回路は、米国特許第４，８７
７，９７７号明細書において既知であり、図１に示すよ
うなものがある。この回路は、さらに、第１の抵抗を有
し、この第１の抵抗を経て基準トランジスタの主電流通
路を電源端子に結合している。主電流通路と第１の抵抗
とのノードは、この回路の出力端子Ｏとなる。複数の入
力トランジスタの主電流通路は、共通の第２の抵抗を経
て電源端子に結合され、これら主電流通路と第２の抵抗
とのノードが、上述した出力端子と相補的な他の出力端
子となる。
７，９７７号明細書において既知であり、図１に示すよ
うなものがある。この回路は、さらに、第１の抵抗を有
し、この第１の抵抗を経て基準トランジスタの主電流通
路を電源端子に結合している。主電流通路と第１の抵抗
とのノードは、この回路の出力端子Ｏとなる。複数の入
力トランジスタの主電流通路は、共通の第２の抵抗を経
て電源端子に結合され、これら主電流通路と第２の抵抗
とのノードが、上述した出力端子と相補的な他の出力端
子となる。
【０００３】図１に示す回路は、入力端子Ａ〜Ｄのいず
れか一つの電圧レベルが、基準入力端子ＲＦＥの電圧
（ＶREF ）よりも高くなると、出力端子Ｏの電圧は、高
レベルになる。したがって、この回路はＯＲゲートとし
て用いることができる。
れか一つの電圧レベルが、基準入力端子ＲＦＥの電圧
（ＶREF ）よりも高くなると、出力端子Ｏの電圧は、高
レベルになる。したがって、この回路はＯＲゲートとし
て用いることができる。
【０００４】この回路は、ノイズ、特に電圧源からのノ
イズに影響される。この場合、入力端子Ａ〜Ｄにおける
信号の論理状態は変化しないが、これらの入力端子Ａ〜
Ｄにおける電圧レベルは、例えば、それらの電圧レベル
を決定する基準となる電圧源のレベルが変化すると、変
化する。この問題は、信号の変化分を小さくする必要が
ある高速論理においては重大となる。
イズに影響される。この場合、入力端子Ａ〜Ｄにおける
信号の論理状態は変化しないが、これらの入力端子Ａ〜
Ｄにおける電圧レベルは、例えば、それらの電圧レベル
を決定する基準となる電圧源のレベルが変化すると、変
化する。この問題は、信号の変化分を小さくする必要が
ある高速論理においては重大となる。
【０００５】より複雑化されたものとして、Colace,Ele
ctronic Product Design,January 1986,pp43-46;Millma
n et al,"Pulse Digital,and Switching Waveforms",Mc
GrawHill Book Company,New York,1965,pp358-359;Hami
lton et al,"Basic Integrated Circuit Engineering",
McGraw Hill Book Company,New York,1975,pp492-497
に記載されているような、電流モード論理（ＣＭＬ）回
路がある。
ctronic Product Design,January 1986,pp43-46;Millma
n et al,"Pulse Digital,and Switching Waveforms",Mc
GrawHill Book Company,New York,1965,pp358-359;Hami
lton et al,"Basic Integrated Circuit Engineering",
McGraw Hill Book Company,New York,1975,pp492-497
に記載されているような、電流モード論理（ＣＭＬ）回
路がある。
【０００６】図２は、ＣＭＬを示すものである。図２の
マルチレベルＣＭＬは、差動信号通路を用いるので、電
圧源の変動によるノイズにほとんど影響されない。しか
しながら、ＣＭＬは、入力端子Ａ，／ＡおよびＢ，／Ｂ
に、異なる論理レベルを必要とする。エミッタフォロワ
は、図２に示すように、最高レベルから最低レベルに変
換するのに用いることができる。
マルチレベルＣＭＬは、差動信号通路を用いるので、電
圧源の変動によるノイズにほとんど影響されない。しか
しながら、ＣＭＬは、入力端子Ａ，／ＡおよびＢ，／Ｂ
に、異なる論理レベルを必要とする。エミッタフォロワ
は、図２に示すように、最高レベルから最低レベルに変
換するのに用いることができる。
【０００７】
【発明が解決しようとする課題】しかしながら、図２に
示した電流モード論理（ＣＭＬ）は、高速であるが、論
理レベルを複数設定する必要があるので、性能が制限さ
れる。この性能の制限は、特に、低い電圧源での動作を
要する場合に著しい。例えば、２ボルト未満での動作に
おいては、２つの論理レベルしか用いることができな
い。このため、４入力ゲートの場合には、２入力ゲート
をカスケード接続し、さらに数個のゲートディレイおよ
び特別のレベルシフトが必要となる。
示した電流モード論理（ＣＭＬ）は、高速であるが、論
理レベルを複数設定する必要があるので、性能が制限さ
れる。この性能の制限は、特に、低い電圧源での動作を
要する場合に著しい。例えば、２ボルト未満での動作に
おいては、２つの論理レベルしか用いることができな
い。このため、４入力ゲートの場合には、２入力ゲート
をカスケード接続し、さらに数個のゲートディレイおよ
び特別のレベルシフトが必要となる。
【０００８】この発明の目的は、低電圧で、高速で動作
する新規な論理回路を提供しようとするもので、特に、
１ボルトの電圧で動作可能で、より少ないデバイスおよ
びより低い動作電流で差動論理を維持する新規な論理回
路を提供しようとするものある。
する新規な論理回路を提供しようとするもので、特に、
１ボルトの電圧で動作可能で、より少ないデバイスおよ
びより低い動作電流で差動論理を維持する新規な論理回
路を提供しようとするものある。
【０００９】
【課題を解決するための手段および作用】この発明の集
積論理回路は、前記論理入力端子の少なくとも一つは、
差動増幅手段の入力端子に論理的に相補の信号を供給す
る差動入力端子対の一部とし、前記差動増幅手段は、前
記基準トランジスタ手段の制御電極手段に結合した出力
端子を有し、前記制御電極手段における電圧レベルを、
前記差動入力端子対において生じる前記論理入力端子に
おける電圧レベルの変化とは反対方向に変化させるよう
構成したことを特徴とするものである。
積論理回路は、前記論理入力端子の少なくとも一つは、
差動増幅手段の入力端子に論理的に相補の信号を供給す
る差動入力端子対の一部とし、前記差動増幅手段は、前
記基準トランジスタ手段の制御電極手段に結合した出力
端子を有し、前記制御電極手段における電圧レベルを、
前記差動入力端子対において生じる前記論理入力端子に
おける電圧レベルの変化とは反対方向に変化させるよう
構成したことを特徴とするものである。
【００１０】かかる構成において、論理入力端子が高レ
ベルにある場合には、基準トランジスタの制御電極にも
たらされる電圧は低下し、それととともに基準トランジ
スタの主電流通路は、非導通となる。入力トランジスタ
の入力端子のいずれもが、高レベルにない場合には、基
準トランジスタの制御電極における電圧は、高レベルに
ある。したがって、基準トランジスタの主電流通路は、
導通する。基準トランジスタの制御電極における電圧の
変化は、論理入力端子における電圧レベルのノイズに対
するマージンを増加させる。基準トランジスタ自信の制
御電極における電圧の変化は、差動信号に依存し、した
がってノイズにほとんど影響されることがない。
ベルにある場合には、基準トランジスタの制御電極にも
たらされる電圧は低下し、それととともに基準トランジ
スタの主電流通路は、非導通となる。入力トランジスタ
の入力端子のいずれもが、高レベルにない場合には、基
準トランジスタの制御電極における電圧は、高レベルに
ある。したがって、基準トランジスタの主電流通路は、
導通する。基準トランジスタの制御電極における電圧の
変化は、論理入力端子における電圧レベルのノイズに対
するマージンを増加させる。基準トランジスタ自信の制
御電極における電圧の変化は、差動信号に依存し、した
がってノイズにほとんど影響されることがない。
【００１１】このような新規の論理回路は、ＣＭＬ回路
により、高速かつ低ノイズで動作するにもかかわらず、
より低電圧で動作する。かかる構成は、より少ない電流
で速度が相当速いので、速度電力積を数倍も改善するこ
とができる。
により、高速かつ低ノイズで動作するにもかかわらず、
より低電圧で動作する。かかる構成は、より少ない電流
で速度が相当速いので、速度電力積を数倍も改善するこ
とができる。
【００１２】この発明の実施例では、前記論理入力端子
の各々は、それぞれの差動増幅手段の入力端子に論理的
に相補な信号を各々供給するそれぞれの差動入力端子対
の一部とし、前記それぞれの差動増幅手段の出力端子
は、前記制御電極手段に結合して、前記制御電極手段に
おける電圧レベルを、前記それぞれの差動増幅手段の差
動入力端子対において生じる前記論理入力端子における
電圧レベルの変化とは反対方向に変化させるよう構成し
たことを特徴とするものである。
の各々は、それぞれの差動増幅手段の入力端子に論理的
に相補な信号を各々供給するそれぞれの差動入力端子対
の一部とし、前記それぞれの差動増幅手段の出力端子
は、前記制御電極手段に結合して、前記制御電極手段に
おける電圧レベルを、前記それぞれの差動増幅手段の差
動入力端子対において生じる前記論理入力端子における
電圧レベルの変化とは反対方向に変化させるよう構成し
たことを特徴とするものである。
【００１３】したがって、入力端子におけるノイズの影
響は、減少する。入力トランジスタへの数個の論理入力
が高レベルにある場合、差動増幅手段は、高レベルにあ
る一つの論理入力での論理関数と全く同じくトランジス
タを駆動する。異なるのは、高レベルの数個の論理入力
によって基準トランジスタの制御電極における電圧レベ
ルの変化量が増加することのみである。
響は、減少する。入力トランジスタへの数個の論理入力
が高レベルにある場合、差動増幅手段は、高レベルにあ
る一つの論理入力での論理関数と全く同じくトランジス
タを駆動する。異なるのは、高レベルの数個の論理入力
によって基準トランジスタの制御電極における電圧レベ
ルの変化量が増加することのみである。
【００１４】好適には、基準トランジスタ手段は、基準
トランジスタからなり、その制御電極が制御電極手段を
構成する。しかし、原則として、基準トランジスタを、
並列接続した主電流通路を有する複数のトランジスタに
置き換え、各差動増幅手段でそれぞれの基準トランジス
タの制御電極を駆動して、ノイズを低減することもでき
る。この場合は、全ての増幅手段を同じトランジスタの
制御電極に接続する場合よりも多くの回路を要するが、
飽和の問題はより軽減される。
トランジスタからなり、その制御電極が制御電極手段を
構成する。しかし、原則として、基準トランジスタを、
並列接続した主電流通路を有する複数のトランジスタに
置き換え、各差動増幅手段でそれぞれの基準トランジス
タの制御電極を駆動して、ノイズを低減することもでき
る。この場合は、全ての増幅手段を同じトランジスタの
制御電極に接続する場合よりも多くの回路を要するが、
飽和の問題はより軽減される。
【００１５】この発明の他の実施例では、前記差動増幅
手段は、差動トランジスタ対を有し、それらの第１の主
電極は相互に接続し、前記差動入力端子対は、前記差動
トランジスタ対のそれぞれのトランジスタの制御電極に
結合し、前記シングルエンド入力論理ゲートの入力端子
に結合されている方の差動トランジスタの第２の主電極
は、前記制御電極手段に結合したことを特徴とするもの
である。このような差動トランジスタ対を用いることに
よって、低電圧で動作できる差動増幅手段を簡単に実現
することができる。
手段は、差動トランジスタ対を有し、それらの第１の主
電極は相互に接続し、前記差動入力端子対は、前記差動
トランジスタ対のそれぞれのトランジスタの制御電極に
結合し、前記シングルエンド入力論理ゲートの入力端子
に結合されている方の差動トランジスタの第２の主電極
は、前記制御電極手段に結合したことを特徴とするもの
である。このような差動トランジスタ対を用いることに
よって、低電圧で動作できる差動増幅手段を簡単に実現
することができる。
【００１６】入力トランジスタへの入力の数個が、高レ
ベルにある場合には、基準トランジスタの制御電極の電
圧が、その制御電極に共通接続した差動トランジスタ対
のトランジスタを飽和させるのに十分低くなるので、論
理速度は低下する。したがって、飽和を防止するため
に、必要に応じて、基準トランジスタの制御電極におけ
る電圧の変化量を制限する制限手段を設けることは有効
である。この電圧レベルの変化を制限するのに、ショッ
トキーダイオードを用いるのは好適である。
ベルにある場合には、基準トランジスタの制御電極の電
圧が、その制御電極に共通接続した差動トランジスタ対
のトランジスタを飽和させるのに十分低くなるので、論
理速度は低下する。したがって、飽和を防止するため
に、必要に応じて、基準トランジスタの制御電極におけ
る電圧の変化量を制限する制限手段を設けることは有効
である。この電圧レベルの変化を制限するのに、ショッ
トキーダイオードを用いるのは好適である。
【００１７】より多くの論理回路を構成するために、こ
の発明にかかる集積論理回路に接続して差動増幅手段を
有する数個のシングルエンド入力論理ゲートをカスケー
ド接続することができる。
の発明にかかる集積論理回路に接続して差動増幅手段を
有する数個のシングルエンド入力論理ゲートをカスケー
ド接続することができる。
【００１８】
【実施例】以下、この発明に係る集積回路を、バイポー
ラトランジスタを用いて構成した実施例について説明す
る。図３は、この発明の一実施例を示すブロック図であ
る。この集積回路は、単一セルのバッテリで許容される
１ＶBE＋１ＶCESAT の電圧範囲で動作する。図３におい
て、ＶCCを受けるＱ1 のような一つの入力トランジスタ
の最小動作電圧は、ＶBES ＋ＶI2（電流源Ｉ2 間の電
圧）である。電流源Ｉ2 間の電圧は、ＶCESATと同じ程
度低くでき、ほぼ０．１〜０．２ボルトにできる。ＶBE
が０．６〜０．７ボルトとすると、最小ＶCCは、ＶCC＝
０．７〜０．９ボルトとなる。これは、最低電圧で、電
流は電流源Ｉ1 およびＩ2 が降伏電圧に至るまで流すこ
とができる。
ラトランジスタを用いて構成した実施例について説明す
る。図３は、この発明の一実施例を示すブロック図であ
る。この集積回路は、単一セルのバッテリで許容される
１ＶBE＋１ＶCESAT の電圧範囲で動作する。図３におい
て、ＶCCを受けるＱ1 のような一つの入力トランジスタ
の最小動作電圧は、ＶBES ＋ＶI2（電流源Ｉ2 間の電
圧）である。電流源Ｉ2 間の電圧は、ＶCESATと同じ程
度低くでき、ほぼ０．１〜０．２ボルトにできる。ＶBE
が０．６〜０．７ボルトとすると、最小ＶCCは、ＶCC＝
０．７〜０．９ボルトとなる。これは、最低電圧で、電
流は電流源Ｉ1 およびＩ2 が降伏電圧に至るまで流すこ
とができる。
【００１９】単一セルのバッテリを用いる場合には、
１．１〜１．５ボルトの電圧を越えて動作することがで
きる。この発明に係る論理回路は、この電圧で正確に動
作するが、上述した従来のマルチレベルＣＭＬでは動作
しない。
１．１〜１．５ボルトの電圧を越えて動作することがで
きる。この発明に係る論理回路は、この電圧で正確に動
作するが、上述した従来のマルチレベルＣＭＬでは動作
しない。
【００２０】図３に示す構成においては、より少ないデ
バイスおよび少ない動作電流で差動論理が維持される。
この点で、従来のカスケードＣＭＬと異なる。
バイスおよび少ない動作電流で差動論理が維持される。
この点で、従来のカスケードＣＭＬと異なる。
【００２１】図３は、２入力型論理回路を示すものであ
る。トランジスタＱ1 ，Ｑ2 およびＱ3 は、図１のシン
グルエンド論理回路と同様に構成する。図３において
は、トランジスタＱ3 のベース電圧を、差動トランジス
タ対Ｑ4 ，Ｑ5 およびＱ6 ，Ｑ 7 で駆動する。このゲー
トは、第２のレベルバッファを含む２入力ＣＭＬゲート
よりも一つ多いトランジスタを要するが、このトランジ
スタは低供給電圧から分離して動作することができる。
このゲートは、トランジスタＱ1 ，Ｑ2 と並列に入力ト
ランジスタを付加すると共に、トランジスタ対Ｑ6 ，Ｑ
7 と並列に差動トランジスタ対を付加することによっ
て、ｎ入力に拡張することができる。
る。トランジスタＱ1 ，Ｑ2 およびＱ3 は、図１のシン
グルエンド論理回路と同様に構成する。図３において
は、トランジスタＱ3 のベース電圧を、差動トランジス
タ対Ｑ4 ，Ｑ5 およびＱ6 ，Ｑ 7 で駆動する。このゲー
トは、第２のレベルバッファを含む２入力ＣＭＬゲート
よりも一つ多いトランジスタを要するが、このトランジ
スタは低供給電圧から分離して動作することができる。
このゲートは、トランジスタＱ1 ，Ｑ2 と並列に入力ト
ランジスタを付加すると共に、トランジスタ対Ｑ6 ，Ｑ
7 と並列に差動トランジスタ対を付加することによっ
て、ｎ入力に拡張することができる。
【００２２】図３において、トランジスタＱ1 の入力端
子Ａが高レベル、トランジスタＱ2の入力端子Ｂが低レ
ベルになると、それぞれの差動トランジスタ対Ｑ4 ，Ｑ
5 およびＱ6 ，Ｑ7 のトランジスタＱ5 およびＱ6 を通
して電流が流れる。トランジスタＱ5 を流れる電流は、
トランジスタＱ3 のベース電圧を減少させる抵抗Ｒ3に
も流れる。したがって、トランジスタＱ1 のベース電圧
が高く、トランジスタＱ2 およびＱ3 のベース電圧が低
いと、トランジスタＱ1 は導通し、出力端子Ｏは高レベ
ル、出力端子／Ｏは低レベルとなる。出力端子Ｏおよび
／Ｏは、論理ゲート出力端子で、所望の論理回路の他の
ゲートの入力端子に接続することができる。この動作
は、入力端子Ａが低レベル、入力端子Ｂが高レベルの場
合も同様である。
子Ａが高レベル、トランジスタＱ2の入力端子Ｂが低レ
ベルになると、それぞれの差動トランジスタ対Ｑ4 ，Ｑ
5 およびＱ6 ，Ｑ7 のトランジスタＱ5 およびＱ6 を通
して電流が流れる。トランジスタＱ5 を流れる電流は、
トランジスタＱ3 のベース電圧を減少させる抵抗Ｒ3に
も流れる。したがって、トランジスタＱ1 のベース電圧
が高く、トランジスタＱ2 およびＱ3 のベース電圧が低
いと、トランジスタＱ1 は導通し、出力端子Ｏは高レベ
ル、出力端子／Ｏは低レベルとなる。出力端子Ｏおよび
／Ｏは、論理ゲート出力端子で、所望の論理回路の他の
ゲートの入力端子に接続することができる。この動作
は、入力端子Ａが低レベル、入力端子Ｂが高レベルの場
合も同様である。
【００２３】入力端子ＡおよびＢが双方とも高レベルで
ない場合には、トランジスタＱ4 およびＱ6 を通して電
流が流れ、トランジスタＱ3 のベース電圧は高レベルと
なる。したがって、トランジスタＱ1 およびＱ2 はオ
フ、トランジスタＱ3 は導通して、出力端子Ｏは低レベ
ル、出力端子／Ｏは高レベルとなる。
ない場合には、トランジスタＱ4 およびＱ6 を通して電
流が流れ、トランジスタＱ3 のベース電圧は高レベルと
なる。したがって、トランジスタＱ1 およびＱ2 はオ
フ、トランジスタＱ3 は導通して、出力端子Ｏは低レベ
ル、出力端子／Ｏは高レベルとなる。
【００２４】入力端子ＡおよびＢの双方が高レベルの場
合には、トランジスタＱ5 およびＱ 7 が導通して、入力
端子ＡおよびＢのいずれか一方が高レベルになる論理関
数と全く同じであるが、この場合には、抵抗Ｒ3 の両端
の電圧が２倍になる点で異なる。論理入力端子が、例え
ば、図４に入力端子ＣおよびＤで示すように、さらに付
加されると、抵抗Ｒ3 の両端の電圧は、倍数で増加す
る。したがって、トランジスタＱ3 のベース電圧は、ト
ランジスタＱ5 ，Ｑ7 等を飽和するのに十分低くなり、
論理速度は低下する。ショットキーダイオードＤ1 は、
トランジスタの飽和を防止する抵抗Ｒ3 の両端の電圧を
制限するのに用いられる。抵抗Ｒ3 間に接続したショッ
トキーダイオードＤ1 は、電圧の変化を制限する作用も
有する。
合には、トランジスタＱ5 およびＱ 7 が導通して、入力
端子ＡおよびＢのいずれか一方が高レベルになる論理関
数と全く同じであるが、この場合には、抵抗Ｒ3 の両端
の電圧が２倍になる点で異なる。論理入力端子が、例え
ば、図４に入力端子ＣおよびＤで示すように、さらに付
加されると、抵抗Ｒ3 の両端の電圧は、倍数で増加す
る。したがって、トランジスタＱ3 のベース電圧は、ト
ランジスタＱ5 ，Ｑ7 等を飽和するのに十分低くなり、
論理速度は低下する。ショットキーダイオードＤ1 は、
トランジスタの飽和を防止する抵抗Ｒ3 の両端の電圧を
制限するのに用いられる。抵抗Ｒ3 間に接続したショッ
トキーダイオードＤ1 は、電圧の変化を制限する作用も
有する。
【００２５】図４は、４入力ゲートを有するこの発明の
他の実施例を示すものである。この回路は、図３に示す
論理回路において、２つの入力トランジスタＱ8 ，Ｑ9
の追加と共に、差動トランジスタ対Ｑ10，Ｑ11およびＱ
12，Ｑ13を追加したものである。追加の差動トランジス
タ対は、差動トランジスタ対Ｑ4 ，Ｑ5 およびＱ6 ，Ｑ
7 とともに、トランジスタＱ3 を駆動すると共に、トラ
ンジスタＱ3 を通してそれぞれのトランジスタＱ1 ，Ｑ
2 ，Ｑ8 ，Ｑ9 の入力端子Ａ，Ｂ，Ｃ，Ｄに結合する。
他の実施例を示すものである。この回路は、図３に示す
論理回路において、２つの入力トランジスタＱ8 ，Ｑ9
の追加と共に、差動トランジスタ対Ｑ10，Ｑ11およびＱ
12，Ｑ13を追加したものである。追加の差動トランジス
タ対は、差動トランジスタ対Ｑ4 ，Ｑ5 およびＱ6 ，Ｑ
7 とともに、トランジスタＱ3 を駆動すると共に、トラ
ンジスタＱ3 を通してそれぞれのトランジスタＱ1 ，Ｑ
2 ，Ｑ8 ，Ｑ9 の入力端子Ａ，Ｂ，Ｃ，Ｄに結合する。
【００２６】この論理回路は、図３と同様に動作する
が、入出力機能が高くなっている。図４に示す回路は、
入力トランジスタ数ｎおよび差動トランジスタ対の個数
ｎを任意にとることができることを示している。
が、入出力機能が高くなっている。図４に示す回路は、
入力トランジスタ数ｎおよび差動トランジスタ対の個数
ｎを任意にとることができることを示している。
【００２７】この発明と従来例との論理性能を比較する
のに、リングオシレータを用いることができる。９段の
ＣＭＬリング（図２の４入力ゲートＣＭＬ論理を３段カ
スケードしたもの）が、この発明の７段リングに匹敵す
るものである。表１に比較して示すように、この発明に
よれば、４５％のより少ない電流で３６％の速度上昇が
得られる。また、従来のＣＭＬゲートでは、２ボルトを
要するのに対して、この発明では、１ボルトで済むの
で、速度電力積を５．７倍改善することができる。さら
に、必要とするデバイスが少ないので、ゲート領域を５
０％以上削減することができる。
のに、リングオシレータを用いることができる。９段の
ＣＭＬリング（図２の４入力ゲートＣＭＬ論理を３段カ
スケードしたもの）が、この発明の７段リングに匹敵す
るものである。表１に比較して示すように、この発明に
よれば、４５％のより少ない電流で３６％の速度上昇が
得られる。また、従来のＣＭＬゲートでは、２ボルトを
要するのに対して、この発明では、１ボルトで済むの
で、速度電力積を５．７倍改善することができる。さら
に、必要とするデバイスが少ないので、ゲート領域を５
０％以上削減することができる。
【００２８】
【表１】
【００２９】さらに、容量を減少させるために、一つの
タブ内に、共通に接続したコレクタを持つデバイスを結
合することにより、より高速にすることができる。典型
的なバイポーラトランジスタにおいて、このタブは、半
導体製造における絶縁されたエピタキシャルポケットま
たは拡散領域として知られている。例えば、図３からト
ランジスタＱ1 およびＱ2 は、論理回路の半導体製造に
おいて、トランジスタＱ5 ，Ｑ7 およびＱ4 ，Ｑ6 と同
様に、結合することができる。ショットキーダイオード
も、トランジスタＱ5 ，Ｑ7 のタブに含ませることがで
きる。このダイオードを、より小さな振動、あるいはよ
り低い同相入力による飽和を防止するのに要しない場合
には、例えば、これを除去して論理回路の速度を速くす
ることができる。
タブ内に、共通に接続したコレクタを持つデバイスを結
合することにより、より高速にすることができる。典型
的なバイポーラトランジスタにおいて、このタブは、半
導体製造における絶縁されたエピタキシャルポケットま
たは拡散領域として知られている。例えば、図３からト
ランジスタＱ1 およびＱ2 は、論理回路の半導体製造に
おいて、トランジスタＱ5 ，Ｑ7 およびＱ4 ，Ｑ6 と同
様に、結合することができる。ショットキーダイオード
も、トランジスタＱ5 ，Ｑ7 のタブに含ませることがで
きる。このダイオードを、より小さな振動、あるいはよ
り低い同相入力による飽和を防止するのに要しない場合
には、例えば、これを除去して論理回路の速度を速くす
ることができる。
【００３０】この発明は、バイポーラトランジスタに限
らず、例えば、ＭＯＳＦＥＴ（より好適には、ＩＧＦＥ
Ｔ）を用いて構成することもできる。
らず、例えば、ＭＯＳＦＥＴ（より好適には、ＩＧＦＥ
Ｔ）を用いて構成することもできる。
【図１】シングルエンド入力論理の従来例を示す図であ
る。
る。
【図２】従来の２入力ゲートＣＭＬを示す図である。
【図３】この発明の一実施例を示すブロックである。
【図４】この発明の他の実施例を示す回路図である。
Ａ，Ｂ 入力端子 Ｑ1 ，Ｑ2 入力トランジスタ Ｑ3 基準トランジスタ Ｒ1 ，Ｒ2 ，Ｒ3 抵抗 Ｑ4 ，Ｑ5 ；Ｑ6 ，Ｑ7 差動トランジスタ対 Ｉ1 ，Ｉ2 ，Ｉ3 電流源 Ｄ1 ショットキーダイオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダニエル ジェイ ラインバーガー アメリカ合衆国 カリフォルニア州 95070 サラトガ パーデュー ドライブ 18336
Claims (8)
- 【請求項１】 基準トランジスタ手段および少なくとも
２つの入力トランジスタの制御電極にそれぞれ結合した
少なくとも２つの論理入力端子を有し、前記基準トラン
ジスタ手段および前記入力トランジスタの主電流通路
を、電源端子と電流源との間に互いに並列に接続したシ
ングルエンド入力論理ゲートを有する集積論理回路にお
いて、 前記論理入力端子の少なくとも一つは、差動増幅手段の
入力端子に論理的に相補の信号を供給する差動入力端子
対の一部とし、前記差動増幅手段は、前記基準トランジ
スタ手段の制御電極手段に結合した出力端子を有し、前
記制御電極手段における電圧レベルを、前記差動入力端
子対において生じる前記論理入力端子における電圧レベ
ルの変化とは反対方向に変化させるよう構成したことを
特徴とする集積論理回路。 - 【請求項２】 請求項１記載の集積論理回路において、
前記論理入力端子の各々は、それぞれの差動増幅手段の
入力端子に論理的に相補な信号を各々供給するそれぞれ
の差動入力端子対の一部とし、前記それぞれの差動増幅
手段の出力端子は、前記制御電極手段に結合して、前記
制御電極手段における電圧レベルを、前記それぞれの差
動増幅手段の差動入力端子対において生じる前記論理入
力端子における電圧レベルの変化とは反対方向に変化さ
せるよう構成したことを特徴とする集積論理回路。 - 【請求項３】 請求項１または２記載の集積論理回路に
おいて、前記差動増幅手段は、差動トランジスタ対を有
し、それらの第１の主電極は相互に接続し、前記差動入
力端子対は、前記差動トランジスタ対のそれぞれのトラ
ンジスタの制御電極に結合し、前記シングルエンド入力
論理ゲートの入力端子に結合されている方の差動トラン
ジスタの第２の主電極は、前記制御電極手段に結合した
ことを特徴とする集積論理回路。 - 【請求項４】 請求項３記載の集積論理回路において、
前記制御電極手段に接続され、該制御電極手段における
電圧レベルの変化量を、前記差動トランジスタ対が飽和
しないように制限する制限手段を有することを特徴とす
る集積論理回路。 - 【請求項５】 前記制限手段は、前記制御電極手段と前
記電源端子との間の抵抗に並列に接続したショットキー
ダイオードを有することを特徴とする集積論理回路。 - 【請求項６】 請求項１〜５のいずれか記載の集積論理
回路において、前記基準トランジスタ手段の主電流通路
を第１の抵抗を経て前記電源端子に結合し、前記基準ト
ランジスタ手段の前記主電流通路と前記第１の抵抗との
間の第１のノードを、前記シングルエンド入力論理ゲー
トの第１の出力端子としたことを特徴とする集積論理回
路。 - 【請求項７】 請求項６記載の集積論理回路において、
前記入力トランジスタの前記主電流通路を、第２の抵抗
を経て前記電源端子に結合し、前記入力トランジスタの
前記主電流通路と前記第２の抵抗との第２のノードを、
前記シングルエンド入力論理ゲートの第２の出力端子と
し、前記第１および第２の出力端子を、請求項１〜６の
いずれか記載の集積論理回路の他の差動増幅手段を有す
る他のシングルエンド入力論理ゲート回路の差動入力端
子対としたことを特徴とする集積論理回路。 - 【請求項８】 請求項１〜７のいずれか記載の集積論理
回路において、前記トランジスタをバイポーラトランジ
スタとしたことを特徴とする集積論理回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US7871993A | 1993-06-16 | 1993-06-16 | |
| US08/078719 | 1993-06-16 |
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| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
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| KR100275948B1 (ko) | 1998-04-14 | 2000-12-15 | 김영환 | 차동모드낸드/노어게이트 |
| US6137310A (en) * | 1999-02-19 | 2000-10-24 | Teradyne, Inc. | Serial switch driver architecture for automatic test equipment |
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| KR100387920B1 (ko) * | 2000-08-22 | 2003-06-18 | 김대진 | 도자기용 유약의 제조 및 도포방법 |
| KR100387919B1 (ko) * | 2000-08-22 | 2003-06-18 | 김대진 | 도자기용 유약의 제조 및 도포방법 |
| US6489811B2 (en) * | 2001-03-08 | 2002-12-03 | Hiband Semiconductor, Inc. | Logic gate with symmetrical propagation delay from any input to any output and a controlled output pulse width |
| US10256998B1 (en) * | 2018-05-03 | 2019-04-09 | Micron Technology, Inc. | Reducing supply noise in current mode logic transmitters |
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| BE755245A (fr) * | 1969-08-25 | 1971-02-25 | Siemens Ag | Circuit de porte logique realise selon la technique des circuits logiques a emetteur couple (ecl) |
| JPS56123128A (en) * | 1980-03-04 | 1981-09-28 | Nec Corp | Logic circuit |
| JPS56156026A (en) * | 1980-05-02 | 1981-12-02 | Hitachi Ltd | Composite logical circuit |
| US4408134A (en) * | 1981-01-19 | 1983-10-04 | Advanced Micro Devices, Inc. | Unitary exclusive or-and logic circuit |
| US4390848A (en) * | 1981-02-12 | 1983-06-28 | Signetics | Linear transconductance amplifier |
| JPS5945706A (ja) * | 1982-09-09 | 1984-03-14 | Nippon Shiguneteitsukusu Kk | 差動増幅回路 |
| JPS5981921A (ja) * | 1982-11-01 | 1984-05-11 | Hitachi Ltd | 高速論理回路 |
| US4542305A (en) * | 1983-02-22 | 1985-09-17 | Signetics Corporation | Impedance buffer with reduced settling time |
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| JPS62105528A (ja) * | 1985-11-01 | 1987-05-16 | Hitachi Ltd | 動作マ−ジンを拡大させた高速論理回路 |
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| US4857771A (en) * | 1986-12-16 | 1989-08-15 | Texas Instruments Incorporated | Method of making an ECL logic circuit having diode-clamped loads and reference bias |
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| JPS63302621A (ja) * | 1987-06-02 | 1988-12-09 | Fujitsu Ltd | 半導体集積回路 |
| JP2824780B2 (ja) * | 1989-04-18 | 1998-11-18 | 科学技術振興事業団 | 論理回路 |
| US5111074A (en) * | 1990-07-26 | 1992-05-05 | Regents Of The University Of Minnesota | Multi-input compound function complementary noise-immune logic |
| US5115206A (en) * | 1990-11-08 | 1992-05-19 | North American Philips Corp., Signetics Division | Merged differential amplifier and current source |
| US5206547A (en) * | 1992-01-06 | 1993-04-27 | Motorola, Inc. | High-speed programmable state counter |
-
1994
- 1994-06-09 EP EP94201648A patent/EP0630113B1/en not_active Expired - Lifetime
- 1994-06-09 DE DE69426713T patent/DE69426713T2/de not_active Expired - Fee Related
- 1994-06-16 KR KR1019940013856A patent/KR100332847B1/ko not_active IP Right Cessation
- 1994-06-16 JP JP13435794A patent/JP3530582B2/ja not_active Expired - Fee Related
-
1996
- 1996-01-30 US US08/594,063 patent/US5610539A/en not_active Expired - Lifetime
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|---|---|
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| US5610539A (en) | 1997-03-11 |
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