DE69426713T2

DE69426713T2 - Integrierte Logikschaltung mit Logikgattern mit einem einzigen Eingang

Info

Publication number: DE69426713T2
Application number: DE69426713T
Authority: DE
Inventors: Robert Blauschild; Daniel Linebarger
Original assignee: Koninklijke Philips Electronics NV
Current assignee: NXP BV
Priority date: 1993-06-16
Filing date: 1994-06-09
Publication date: 2001-09-06
Anticipated expiration: 2014-06-10
Also published as: KR100332847B1; JPH0738414A; EP0630113B1; US5610539A; DE69426713D1; EP0630113A2; KR950002231A; EP0630113A3; JP3530582B2

Description

Die Erfindung betrifft eine integrierte Logikschaltung mit Differenzpaaren von Eingängen zum Liefern komplementärer Signale.
Das US-Patent Nr. 3.655.998 beschreibt eine Schaltung mit zwei Eingangstransistoren, die jeweils eine mit einem Logikeingang aus einem Differenzpaar von Eingängen gekoppelte Steuerelektrode haben. Strom aus einer Stromquelle wird entweder durch den Hauptstromkanal eines Bezugstransistors oder durch Hauptstromkanäle der Eingangstransistoren geleitet, in Abhängigkeit von den Logiksignalen an den Steuerelektroden der Eingangstransistoren.
Die Komplemente der zum Steuern der Steuerelektroden der Eingangstransistoren verwendeten Signale werden zum Steuern der Spannung an der Steuerelektrode des Bezugstransistors verwendet. Wenn eines dieser Logiksignale den Hauptstromkanal des entsprechenden Eingangstransistors leitend macht, wird die Spannung an der Steuerelektrode des Bezugstransistors in entgegengesetzter Richtung geändert, um den Bezugstransistor weniger leitend zu machen.
Diese Schaltung ist rauschempfindlich, wenn der Spannungspegel an den Eingängen sich ändern kann, selbst wenn der Logikzustand der Eingangssignale (ihre Differenz) nahezu gleich bleibt.
Eine andere Schaltung ist aus US 4.877.977 bekannt und wird in Fig. 1 gezeigt. Diese Schaltung umfasst weiterhin einen ersten Widerstand, wobei der Hauptstromkanal des Bezugstransistors über den ersten Widerstand mit der Speisespannungsklemme gekoppelt ist. Ein Knotenpunkt zwischen diesem Hauptstromkanal und dem ersten Widerstand bildet einen Ausgang O der Schaltung. Die Hauptstromkanäle der Eingangstransistoren können über einen zweiten Widerstand mit der Speisespannungsklemme gekoppelt werden, wobei ein Knotenpunkt zwischen diesen Hauptstromkanälen und dem zweiten Widerstand einen weiteren Ausgang bildet, komplementär zum erstgenannten Ausgang. Im Betrieb wird die Spannung am Ausgang O logisch hoch werden, wenn der Spannungspegel an einem der Eingangsanschlüsse A-D dieser Schaltung höher als die (VIF) am Bezugseingang REF wird. Somit kann die Schaltung als ODER-Gatter verwendet werden.
Diese Schaltung ist empfindlich für Rauschen, insbesondere aus der Spannungsversargung. Obwohl sich der Logikzustand der Signale an den Eingängen A-D nicht ändert, kann sich in diesem Fall der Spannungspegel an diesen Eingängen A-D ändern, beispielsweise, wenn sich die Spannungsversorgung ändert, bezüglich derer sie definiert sind. Dieses Problem wird im Fall von Hochgeschwindigkeitslogik, bei der kleiner Signalhub gefordert wird, verschärft.
Als kompliziertere Alternative werden Schaltungen mit Strombetriebslogik (CML: current mode logic) eingesetzt, wie in Colace, Electronic Product Design, January 1986, S. 43-46; Millman et al. "Pulse Digital, and Switching Waveforms", McGraw Hill Book Company, Neue York, 1965, S. 358-359; und Hamilton et al. "Basic Integated Circuit Engineering", McGraw-Hill Book Company, Neue York, 1975, S. 492497 gezeigt wird. CML wird in Fig. 2 gezeigt. Die Multi-Level-CML von Fig. 2 verwendet Differenzsignalpfade und ist daher kaum empfindlich gegenüber Rauschen infolge von Änderungen in der Spannungsversorgung. CML benötigt jedoch unterschiedliche Logikpegel für die Eingänge A,A und B,B. Emitterfolgerkönnen zum Übertragen vom oberen Pegel zum unteren Pegel verwendet werden, wie in Fig. 2 gezeigt.
Die Strombetriebslogik (CML), in Fig. 2 erläutert, bietet hohe Geschwindigkeit, aber die geforderte Stapelung von Logikpegeln begrenzt die Leistungsfähigkeit. Diese Leistungsbeschränkung ist besonders wahrnehmbar, wenn ein Niederspannungsversorgungsbetrieb notwendig ist. Für einen Betrieb unterhalb zwei Volt können beispielsweise nur zwei Logikpegel verwendet werden. Ein Gatter mit vier Eingängen muss mit einer Kaskade aus Gattern mit zwei Eingängen realisiert werden, was zu mehreren Gatterverzögerungen und zusätzlichen Pegelverschiebungen fährt.
Der Erfindung liegt unter anderem als Aufgabe zugrunde, eine neue Logikschaltkreistechnik zu verschaffen, die bei niedriger Spannung und hohen Geschwindigkeiten arbeitet. Insbesondere ermöglicht die neue Logikschaltkreistechnik der vorliegenden Erfindung den Betrieb mit einer Speisespannung von 1 Volt, wobei Differentiallogik mit weniger Anordnungen und kleinerem Betriebsstrom beibehalten wird.
Die erfindungsgemäße integrierte Logikschaltung ist dadurch gekennzeichnet, dass zumindest einer der Logikeingänge Teil eines Differenzpaares von Eingängen ist, um Eingängen von Differenzverstärkermitteln logisch komplementäre Signale zuzuführen, wobei die Differenzverstärkermittel einen mit einem Steuerelektrodemittel der Bezugstransistormittel gekoppelten Ausgang haben, um einen Spannungspegel bei dem genannten Steuerelektrodemittel so anzusteuern, dass er sich in einer Richtung ändert, die einer Änderung eines Spannungspegels am Logikeingang, wie beim Differenzpaar von Eingängen detektiert, entgegengesetzt ist.
Wenn somit der Logikeingang hoch ist, wird die an der Steuerelektrode des Bezugstransistors induzierte Spannung verringert, was zusammen den. Hauptstromkanal des Bezugstransistors nichtleitend macht. Wenn keiner der Eingänge der Eingangstransistoren hoch ist, wird die Spannung an der Steuerelektrode des Bezugstransistors hoch sein. Daher wird der Hauptkanal des Bezugstransistors leiten. Die Änderung des Spannungspegels an der Steuerelektrode des Bezugstransistors erhöht den Spielraum für Rauschen im Spannungspegel am Logikeingang. Die Änderung der Spannung an der Steuerelektrode des Bezugstransistors selbst hängt von einem Differenzsignal ab und ist daher kaum rauschempfindlich.
Eine solche neue Logikschaltung arbeitet bei der hohen Geschwindigkeit und dem geringen Rauschen, die die CML-Schaltkreistechnik bietet, aber mit kleineren Speisespannungen. Diese Struktur ermöglicht einen signifikant erhöhten Geschwindigkeitsvorteil mit weniger Strom und mehrmaliger Leistungsverzögerungsverbesserung. Eine Ausführungsform der erfindungsgemäßen Schaltung ist dadurch gekennzeichnet, dass jeder der Logikeingänge Teil eines jeweiligen Differenzpaares von Eingängen ist, um jeweils Eingängen von jeweiligen Differenzverstärkermitteln logisch komplementäre Signale zuzuführen, wobei Ausgänge der jeweiligen Differenzverstärkermittel mit dem Steuerelektrodemittel gekoppelt sind, um den Spannungspegel an dem genannten Steuerelektrodemittel so anzusteuern, dass er sich in einer Richtung ändert, die einer Änderung eines Spannungspegels am Logikeingang, wie am Differenzpaar von Eingängen dieses jeweiligen Differenzverstärkermittels detektiert, entgegengesetzt ist. Somit ist die Auswirkung von Rauschen an irgendeinem der Eingänge verkleinert. Für den Fall, dass mehrere Logikeingänge der Eingangstransistoren den hohen Pegel haben, steuern die Differenzverstärkermittel den Transistor an, um die Logikfunktion zu duplizieren, wobei ein einziger der Logikeingänge hoch ist. Der einzige Unterschied ist, dass bei mehreren hohen Logikeingängen der Betrag der Änderung des Spannungspegels an der Steuerelektrode des Bezugstransistors erhöht wird. Vorzugsweise bestehen die Bezugstransistormittel aus einem Bezugstransistor, dessen Steuerelektrode das Steuerelektrodemittel bildet. Aber im Prinzip kann eine Verringerung des Rauschens auch erhalten werden, wenn der Bezugstransistor durch eine Vielzahl von Bezugstransistoren mit parallel geschalteten Hauptstromkanälen ersetzt wird, wobei jedes Differenzverstärkermittel die Steuerelektrode eines jeweiligen Bezugstransistors ansteuert. Dies erfordert mehr Schaltungsaufwand, als wenn die Verstärkermittel alle mit der Steuerelektrode des gleichen Transistors verbunden sind, aber kann weniger Sättigungsprobleme verursachen.
Eine andere Ausführungsform der Erfindung ist dadurch gekennzeichnet, dass Differenzverstärkermittel ein Differenzpaar von Transistoren mit durchverbundenen ersten Hauptelektroden umfassen, wobei die Eingangsanschlüsse des Differenzpaares von Eingangsanschlüssen mit Steuerelektroden jeweiliger Transistoren des Differenzpaares von Transistoren gekoppelt sind, wobei eine zweite Hauptelektrode des Transistors des Differenzpaares von Transistoren, die mit dem Eingang des Logikgatters mit einseitigem Eingang gekoppelt ist, das mit dem Steuerelektrodemittel gekoppelt ist. Das Differenzpaar verschafft eine einfache Implementierung der Differenzverstärkermittel, die bei niedrigen Speisespannungen arbeiten können.
Für den Fall, dass mehrere der Eingänge zu den Eingangstransistoren hin hoch sind, kann die Spannung der Steuerelektrode des Bezugstransistors auf einen genügend niedrigen Wert gezogen werden, um die gemeinsamen Differenzpaare von Transistoren zu sättigen, so dass die Geschwindigkeit der Logik sich verschlechtert. Falls es notwendig ist, Sättigung zu verhindern, wird daher vorgezogen, Begrenzungsmittel zum Begrenzen des Betrages der Änderung des Spannungspegels an der Steuerelektrode des Bezugstransistors vorzusehen. Vorzugsweise wird eine Schottky-Diode verwendet, um die Spannungspegeländerung zu begrenzen.
Mehrere Logikgatter mit einseitigem Eingang, mit damit verbundenen erfindungsgemäßen Differenzverstärkermitteln können in Kaskade geschaltet werden, um kompliziertere Logikschaltungen zu bilden.
Die Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben. Es zeigen:
Fig. 1 ein Beispiel nach dem Stand der Technik für eine Logik mit einseitigem Eingang, die unter verschiedenen Problemen leidet;
Fig. 2 den Stand der Technik, wobei eine CML mit zwei Eingangsgattern gezeigt wird;
Fig. 3 ein Schaltbild der neuen Logikfamilie der vorliegenden Erfindung und
Fig. 4 einer erweiterte Version der neuen Logikfamilie der vorliegenden Erfindung.
Als Beispiel soll die erfindungsgemäße integrierte Schaltung als neue Logikfamilie, die unter Verwendung von Bipolartransistoren ausgeführt ist, veranschaulicht werden.
Die neue Logikfamilie der vorliegenden Erfindung arbeitet in einem Versorgungsbereich von 1 VBE plus 1 VCESAT, was eine Anwendung mit einer Einzelzellen- Batterie erlaubt. In Fig. 3 beträgt die minimale Betriebsspannung für einen einzigen Eingangstransistor, wie z. B. Q&sub1;, der Vcc empfängt, VBES + VI2 (die Spannung an der Stromquelle I2). Die Spannung an I2 kann so niedrig sein wie VCESAT, was ungefähr 0,1 bis 0,2 Volt sein kann. Für VBE gleich 0,6 bis 0,7 Volt ist die minimale VCC = 0,7 bis 0,9 Volt. Dies ist nur die untere Grenze der Versorgung, und die Schaltung kann bis hinauf zu der Durchbruchspannung der Stromquellen I1 und I2 funktionieren.
Die Anwendung mit einer Einzelzellen-Batterie kann bei der Spannung 1, 1 bis 1,5 Volt arbeiten. Die neue Logikfamilie der vorliegenden Erfindung wird mit dieser Versorgung korrekt arbeiten, aber die Multi-Level-CML nach dem Stand der Technik nicht. Bei der Struktur der vorliegenden Erfindung, wie in Fig. 3 veranschaulicht, wird Differentiallogik beibehalten, jedoch werden weniger Anordnungen und geringerer Betriebsstrom benötigt. Dies ist charakteristisch gegenüber der in Kaskade geschalteten CML nach dem Stand der Technik.
Fig. 3 zeigt eine schematische Schaltungsgesamtkeit einer Version der neuen Logik mit zwei Eingängen. Die Transistoren Q&sub1;, Q&sub2;, und Q&sub3; bilden eine Struktur, die der einseitigen Logik von Fig. 1 ähnelt. Bei der neuen Logik von Fig. 3 wird jedoch die Spannung an der Basis des Transistors Q&sub3; durch Differenzpaare von Transistoren Q&sub4;, Q&sub5; und Q&sub6;, Q&sub7; angesteuert. Dieses Gatter benötigt einen Transistor mehr als ein CML-Gatter mit zwei Eingängen einschließlich zweiter Pegelpuffer, aber es kann bei einer niedrigeren Speisespannung arbeiten. Das Gatter kann auf n Eingänge erweitert werden, indem Eingangstransistoren parallel zu den Transistoren Q&sub1; und Q&sub2; und Differenzpaare von Transistoren parallel zum Transistorpaar Q&sub6;, Q&sub7; hinzugefügt werden
In Fig. 3, wenn der Eingang A zum Transistor Q&sub1; hoch ist und der Eingang B zum Transistor Q&sub2; niedrig, wird Strom durch die Transistoren Q&sub5; und Q&sub7; der jeweiligen Differenzpaare von Transistoren Q&sub4;, Q&sub5; und Q&sub6;, Q&sub7; fließen. Der durch den Transistor Q&sub5; fließende Strom fließt auch durch den Widerstand R&sub3;, um die Spannung an der Basis des Transistors Q&sub3; zu verringern. Da die Spannung an der Basis des Transistor Q&sub1;, hoch ist und die Spannung an den Basen der Transistoren Q&sub2; und Q&sub3; niedrig, leitet der Transistor Q&sub1; und der Ausgang O wird hoch und der Ausgang O niedrig sein. Die Ausgänge O und sind die Logikgatter-Ausgänge und können mit den Eingängen der anderen Gatter in dem gewünschten Logikentwurf verbunden werden. Diese Analyse ist die gleiche, wenn der Eingang A niedrig und der Eingang B hoch ist.
Wenn weder der Eingang A noch der Eingang B hoch ist, fließt Strom durch die Transistoren Q&sub4; und Q&sub6; und die Spannung an der Basis des Transistors Q&sub3; wird hoch sein. Dann wird, wenn die Transistoren Q&sub1; und Q&sub2; sperren und der Transistor Q&sub3; leitet, der Ausgang O niedrig sein und der Ausgang hoch.
Wenn beide Eingänge A und B hoch sind, werden die Transistoren Q&sub5; und Q&sub7; leiten, wobei sie die Logikfunktion duplizieren, die auftritt, wenn entweder Eingang A oder B hoch ist. Der einzige Unterschied ist, dass wenn beide Eingänge hoch sind, die Spannung an R&sub3; verdoppelt wird. Wenn mehr Logikeingänge hinzugefügt werden, beispielsweise die Eingänge C und D in Fig. 4, nimmt die Spannung an R&sub3; bei mehrfachen hohen Eingängen zu. Schließlich kann die Spannung an der Basis des Transistors Q&sub3; auf einen genügend niedrigen Wert gezogen werden, um die Transistoren Q&sub5;, Q&sub7; usw. zu sättigen, und die Geschwindigkeit der Logik wird sich verschlechtern. Die Schottky-Diode D&sub1; kann zur Begrenzung der Spannung über R&sub3; verwendet werden, um Sättigung der Transistoren zu vermeiden.
Die Schottky-Diode kann auch parallel zum Widerstand R&sub3; aufgenommen werden, um den Hub zu begrenzen.
Fig. 4 zeigt ein schematisches Schaltbild der neuen Logikfamilie mit einem Gatter mit vier Eingängen. Diese Schaltung enthält zwei zusätzliche Eingamgstransistoren Q&sub8;, Q&sub9; zusammen mit zusätzlichen Differenzpaaren von Transistoren Q&sub1;&sub0;, Q&sub1;&sub1; und Q&sub1;&sub2;, Q&sub1;&sub3;. Diese zusätzlichen Differenzpaare von Transistoren sind mit Differenzpaaren von Transistoren Q&sub4;, Q&sub5; und Q&sub6;, Q&sub7; zum Ansteuern des Transistors Q&sub3; aufgenommen und werden über den Transistor Q&sub3; mit mehrfachen Eingängen A, B, C, D für die jeweiligen Transistoren Q&sub1;, Q&sub2;, Q&sub8;, Q&sub9; gekoppelt.
Der Betrieb dieser Schaltungsgesamtheit ist ähnlich dem von Fig. 3, aber weist einen höheren Eingang und eine Ansteuerungsanordnung für die neue Logikfamilie auf. Weiterhin zeigt sich, dass jede beliebige Anzahl n von Eingangstransistoren mit einer gleichartigen Anzahl n von Differenzansteuerungstransistoren die Schaltungsgesamtheit betreiben wird.
Ringoszillatoren können verwendet werden, um die Leistungsfähigkeit der Logikfamilie nach dem Stand der Technik und der vorliegenden Erfindung zu vergleichen. Ein neunstufiger CML-Ring (der drei in Kaskade geschaltete Gatter der CML-Logik mit vier Eingängen von Fig. 2 darstellt) kann mit einem siebenstufigen Ring des neuen Logikgatters verglichen werden. Die Ergebnisse werden durch Vergleich in der TABELLE gezeigt, wobei ein Geschwindigkeitsvorteil von 36% bei 45% weniger Strom für die neue Logik geliefert wird. Da die CML-Gatter nach dem Stand der Technik eine 2-Volt- Versorgung benötigen gegenüber einer 1-Volt-Versorgung für die neue Logik, wird eine Leistungsverzögerungsverbesserung von 5,7-mal erhalten. Diese Vorteile werden zusätzlich zu einer mehr als 50prozentigen Gatterflächenverkleinerung wegen der geringeren Anzahl benötigter Anordnungen in der neuen Logik erhalten. TABELLE VERGLEICH VON GATTERN MIT 4 EINGÄhfGEN
Zusätzliche Geschwindigkeit kann durch Kombinieren der Anordnungen mit gemeinsamen Kollektoren zu einzelnen Wannen zur Reduzierung der Kapazität erhalten werden. Für typische Bipolarprozesse ist der Begriff "Wannen" als isolierte epitaktische Taschen oder Diffusionsgebiete für die Halbleiterfertigung bekannt. Aus Fig. 3 ist beispielsweise ersichtlich, dass die Transistoren Q&sub1; und Q&sub2; bei der Halbleiterfertigung der Logik kombiniert werden können, ebenso wie die Transistoren Q&sub5; und Q&sub7; und Q&sub4; und Q&sub6;. Die Schottky-Diode kann auch in der Q&sub5;, Q&sub7;-Warme aufgenommen werden. Wenn die Diode zur Verhinderung von Sättigung infolge kleineren Hubs oder niedrigerer Gleichtakteingänge nicht erforderlich ist, kann beispielsweise ihr Weglassen die Geschwindigkeit in der Schaltungsgesamtheit verbessern.
Obwohl die Erfindung in Bezug auf Bipolartransistoren beschrieben worden ist, wird deutlich sein, dass sie auch unter Verwendung von beispielsweise MOSFETs (genauer IGFETs) realisiert werden kann.

Claims

1. Integrierte Logikschaltung mit Differenzpaaren von Eingängen zum Liefern komplementärer Signale (A, _A), (B, _B), wobei die Schaltung umfasst

- ein Gatter mit einseitigem Eingang, das umfasst

- eine Stromquelle (I 1);

- zumindest zwei Eingangstransistoren (Q1, Q2), von denen jeder eine Steuerelektrode hat, die mit einem Logikeingang jeweils eines (A, B) der Paare von Eingängen gekoppelt sind,

- einen Bezugstransistor (Q&sub3;), wobei Hauptstromkanäle des Bezugstransistors und des Eingangstransistors parallel zueinander zwischen die Stromquelle und eine Spannungsversorgungsklemme geschaltet sind;

wobei die Schaltung eine Logikkombinationsschaltung (I2, I3, Q4, Q5, Q6, Q7, R3, D1) umfasst, die mit einer Steuerelektrode des Bezugstransistors (Q3) gekoppelt ist, zum Generieren von Spannungspegeländerungen, die einem logischen NOR von Signalen (A, B) an den Logikeingängen der jeweiligen Paare von Eingängen entsprechen und zum Liefern der genannten Logikpegeländerungen an die Steuerelektrode des Bezugstransistors (Q3);

dadurch gekennzeichnet, dass die Logikkombinationsschaltung Differenzverstärker (I2, Q4, Q5), (I3, Q6, Q7) umfasst, wobei jedes Differenzpaar von Eingängen ((A, A)(B, B)) mit jeweils einem der Verstärker (I2, Q4, Q5), (I3, Q6, Q7) gekoppelt ist, wobei Ausgänge der Differenzverstärker (I2, Q4, Q5), (I3, Q6, Q7) miteinander gekoppelt sind, um die genannten Spannungspegeländerungen zu bilden.

2. Integrierte Logikschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Differenzverstärker (I2, Q4, Q5), (I3, Q6, Q7) ein Differenzpaar von Transistoren (Q4, Q5, Q6, Q7) mit durchverbundenen ersten Hauptelektroden umfassen, wobei die Eingangsanschlüsse des Differenzpaares von Eingangsanschlüssen mit Steuerelektroden jeweiliger Transistoren des Differenzpaares von Transistoren (Q4, Q5, Q6, Q7) gekoppelt sind, wobei eine zweite Hauptelektrode des Transistors (Q&sub5;, Q&sub7;) des Differenzpaares von Transistoren, die mit dem Eingang (A, B) des Logikgatters mit einseitigem Eingang gekoppelt ist, mit der Steuerelektrode des Bezugstransistors (Q&sub3;) gekoppelt ist.

3. Integrierte Logikschaltung nach Anspruch 2, dadurch gekennzeichnet, dass sie Begrenzungsmittel (D1, R3) umfasst, die mit der Steuerelektrode des Bezugstransistors (Q3) verbunden sind, zum Begrenzen eines Betrages der Änderung des Spannungspegels an der genannten Steuerelektrode, um zu verhindern, dass eines der Differenzpaare von Transistoren gesättigt wird.

4. Integrierte Schaltung nach Anspruch 3, wobei die Begrenzungsmittel eine Schottky-Diode (D1) umfassen, die parallel zu einem Widerstand (R3) zwischen die Steuerelektrode und die Spannungsversorgungsklemme geschaltet ist.

5. Integrierte Schaltung nach einem der Ansprüche 1 bis 4, wobei der Hauptstromkanal des Bezugstransistors (Q3) mit der Spannungsversorgungsklemme über einen ersten Widerstand (R2) gekoppelt ist, wobei ein ersten Knotenpunkt zwischen dem Hauptstromkanal des Bezugstransistors und dem ersten Widerstand einen ersten Ausgang des Logikgatters mit einseitigem Eingang bildet.

6. Integrierte Schaltung nach Anspruch 5, wobei die Hauptstromkanäle der Eingangstransistoren (Q1, Q2) mit der Spannungsversorgungsklemme über einen zweiten Widerstand (R1) gekoppelt sind, wobei ein zweiter Knotenpunkt zwischen den Hauptstromkanälen der Eingangstransistoren (Q1, Q2) und dem zweiten Widerstand (R1) einen zweiten Ausgang des Logikgatters mit einseitigem Eingang bildet, wobei der erste und zweite Ausgang das Differenzpaar von Eingängen einer weiteren Logikgatterschaltung mit einseitigem Eingang mit weiteren Differenzverstärkern bilden, die nach einem der Ansprüche 1 bis 5 damit verbunden ist.

7. Integrierte Schaltung nach einem der Ansprüche 1 bis 6, wobei die Transistoren Bipolartransistoren sind.