JPH0734479B2

JPH0734479B2 - 半導体デバイス

Info

Publication number: JPH0734479B2
Application number: JP61131991A
Authority: JP
Inventors: ステファン・ジョン・マンディ
Original assignee: エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン
Priority date: 1985-06-10
Filing date: 1986-06-09
Publication date: 1995-04-12
Anticipated expiration: 2010-04-12
Also published as: DE3679108D1; EP0205217B1; GB2176339A; EP0205217A3; EP0205217A2; US4862229A; JPS61287266A; GB8514628D0

Description

【発明の詳細な説明】本発明は、ショットキ障壁を有し、改良された電圧阻止
特性を有する半導体デバイス、特に、これに限られるも
のではないが、高電圧の急速スイッチングおよび阻止用
に設計されたショットキダイオードに関するものであ
る。

高い降伏電圧を有するショットキダイオードは「ソリッ
ド・ステート・エレクトロニクス（Solid State Electr
onics）」1983年、第26巻，第54号の491−493頁に記載
されたビー・エム・ウイラモスキー（B.M.Wilamowski）
氏のこの表題の論文に示されている。この論文に開示さ
れているデバイスは、その一部が一方の導電型である半
導体と、この半導体の表面において前記の半導体部分と
複数の分離された領域で活性障壁を形成する金属ベース
層と、前記の半導体部分と活性ショットキ障壁下方の或
る深さ半導体中に突出したn-p接合を形成する、接近し
て分離された反対導電型の電界軽減領域とを有する。活
性ショットキ障壁の分離された領域は、近接して分離さ
れた電界軽減領域の間に位置する。このデバイスは、電
界軽減領域が金属ベース層と前記の表面で接触しまた隣
接の電界軽減領域より前記の半導体部分に延在している
空乏層が活性ショットキ障壁の逆バイアス下で一緒にな
るのに十分に接近して分離されているので、改良された
電圧阻止特性を有する。

前記のビー・エム・ウイラモスキー氏によりつくられた
ショットキダイオードでは、電界軽減領域は、表面から
拡散された反対導電型の高濃度にドープされたグリッド
の形で、スケヤ当り略100オームのシート抵抗を有す
る。このシート抵抗は、半導体表面における少なくとも
５×10¹⁸cm^-3のドーピング濃度に等しい。ウイラモスキ
ー氏によりつくられた特定のダイオードの金属ベース層
は、これ等の高濃度にドープされた電界軽減領域とオー
ム接触を形成する。

これ等の電界軽減領域は、ショットキ障壁の逆バイアス
の間表面におけるショットキ障壁近くの電界を低減する
スクリーンとして働く。その結果、逆漏洩電流の減少、
降伏電圧の尖鋭化（sharpening）および例えば43ボルト
から135ボルトへの降伏電圧の増加によって阻止能力が
改良される。ショットキ障壁が順バイアスされると、シ
ョットキ障壁の順方向電圧降下の方が同じ電流密度に対
するp-n接合の順方向電圧降下よりも小さいので、電界
軽減領域はウイラモスキー氏により不活性になると考え
られている。

本発明は、均一な適度の電流密度でまたは高い障壁を有
するショットキ障壁で動作する場合、このp-n接合は、
全体構造の周波数応答を著しく悪くする少数のキャリヤ
の有効なインジェクタとして働くという認識に基づくも
のである。

本発明によれば、一部が一方の導電型である半導体と、
この半導体の表面にあって前記の半導体部分と複数の分
離された領域で活性ショットキ障壁を形成する金属ベー
ス領域と、前記の半導体部分とp-n接合を形成し、前記
の活性ショットキ障壁の下方に或る深さ半導体中に突出
し、接近して分離された反対導電型の電界軽減領域とを
有し、前記の活性ショットキ障壁の分離された領域は、
前記の接近して分離された電界軽減領域の間に位置し、
この電界軽減領域は、前記の表面で金属ベース層と接触
し、隣接の電界軽減領域より前記の半導体部分内に延在
する空乏層が活性ショットキ障壁の逆バイアス下で一緒
になってデバイスに改良された電圧阻止特性を与えるよ
うにした半導体デバイスにおいて、金属ベース層と接触
する表面における導電型を決定する電界軽減領域のドー
パント濃度は、この電界軽減領域と前記の半導体部分の
間のp-n接合と直列でかくして活性ショットキ障壁の順
バイアス下で半導体内への少数キャリヤの流れを制限す
る別のショットキ障壁を形成するのに充分な低さである
ことを特徴とする。

前記の別のショットキ障壁は活性ショットキ障壁と反対
の導電型上に形成されるので、この別のショットキ障壁
は、活性ショットキ障壁を順方向にバイアスする印加電
圧によって逆方向にバイアスされる。したがって、活性
ショットキ障壁が順方向にバイアスされると、電界軽減
領域から半導体部分への少数キャリヤの注入は、導電型
を決定する低いドーパント濃度に基づく電界軽減領域の
抵抗によって制限されるだけでなく、p-n接合と直列の
逆バイアスされた別の障壁を横切る漏洩電流によって制
限される。

本発明の優先日後にEP-A 0147893号として公開された同
時係属出願の欧州特許出願第84201865.7号にも活性ショ
ットキ障壁の順方向バイアスの下で半導体部分内への少
数キャリヤの流れを制限する手段を有するショットキお
よびその他のユニポーラ障壁の電界軽減領域を設けるこ
とが開示されていることは注目に値する。この欧州特許
出願に開示されたこれ等の手段は、電界軽減領域の範囲
に、半導体部分およびユニポーラ障壁形成手段とは別の
材料の層を設けることを含んでいる。前記の欧州特許出
願に開示れたこれ等手段の或るものを設けるには、特別
なリトグラフおよび処理工程が必要とされるであろう。

本発明によれば、別のショットキ障壁の形成による少数
キャリヤ注入の制限は、低いドーピング濃度を用いて電
界軽減領域を形成するだけで達成できる。したがって、
例えば、導電型を決めるドーパント濃度に関して正確に
調節可能な方法で半導体内に電界軽減領域を設けるため
に、少ない量のドーパントイオンを用いることができ
る。

けれども、若し所望ならばデバイスの電界軽減領域と形
成されたショットキ障壁を最大限に利用するために付加
的な処理工程を用いることもできる。したがって、例え
ば、凹部を、少なくとも別の領域が金属ベース層と接触
する半導体表面にエッチすることもできる。このような
凹部のエッチングは、半導体の表面に存することのある
より高いドーパント濃度を除くことができ、したがっ
て、別のショットキ障壁は、より低いドーパント濃度を
有する別の領域の深い部分と形成される。更にまた、電
界軽減領域（例えばイオン打込みによる）の表面に前記
の一方の導電型の高いドーパント濃度を、零バイアスで
前記の別のショットキ障壁に形成された内部発生空乏層
の厚さよりも薄くそしてまたそれによって空乏化される
層として設け、この空乏化されたドーパント層が前記の
別のショットキ障壁の高さを増すのに役立つようにする
ことも可能である。

以下に本発明を添付の図面を参照して実施例により更に
詳しく説明する。

図面はすべて寸法比通りものでないことに留意され度
い。これ等図面の種々の部分の相対寸法および比は図面
を見易くしまた便宜上誇張しまたは小さく示してある。
１つの図面に用いられている符号は他の図面の相当また
は同じ部分を示すのに用いてある。

第１図の半導体デバイスは、その一部２が一方の導電型
（図示の例ではｎ型）である半導体10例えば単結晶シリ
コンの半導体より成る高圧ショットキダイオードを示
す。金属ベース層11が半導体10の上部主表面にあり、ダ
イオードの活性障壁３を構成するために、複数の分離さ
れた領域において前記の部分２とショットキ障壁を形成
する。前記の層11は金属、合金または例えば金属珪化物
でよい。接近して分離された反対導電型（図示の例では
ｐ型）の電界軽減領域４は、半導体10内の活性障壁３よ
り下方に延在するp-n接合44を形成し、活性障壁３の分
離された領域は、接近して分離された前記の電界軽減領
域４の間にある。第１図の特定の実施例では、領域４は
例えば中心の領域４と環状の包囲領域４とを有する同心
配置でもよい。電界軽減領域４は、十分に接近して分離
されているので、隣接の領域４より半導体内に延在する
空乏層33が活性障壁３の逆バイアスの下で一緒になって
高圧阻止特性を有するデバイスを与える。

本発明によれば、電界軽減領域４の金属ベース層11と接
触する上面のｐ型ドーパント濃度は、金属ベース層11と
別のショットキ障壁41を形成するような十分な低さであ
る。この別の障壁41はp-n接合44と直列で、活性ショッ
トキ障壁３の順バイアスの下でｎ型半導体部分２への少
数キャリヤ（この場合にはホール）の流れを制限する手
段を電界軽減領域４に与える。したがって、ｎ型半導体
部分に対して正の電圧が金属ベース層11に加えられる
と、ｐ型の領域４上のショットキ障壁41には逆バイアス
となり、一方p-n接合44とｎ型半導体部分２上の活性シ
ョットキ障壁３とは共に順バイアスとなる。かくて領域
４から半導体部分２へのホール注入は、逆バイアスされ
た障壁41を横ぎる漏洩電流の大きさに制限された層11よ
りの電流によって制限される。領域４の抵抗は、該領域
の低いドーパント濃度のために、この領域４を通って流
れる電流の制限を付加的に助成する。

金属ベース層11は、半導体表面の絶縁層34の窓で領域４
と半導体部分２とに接触する。第１図に示したように、
ガードリング24が接触窓の周囲の半導体部分２内に設け
られてもよい。第１図は、ｎ型半導体部分２内のｐ型環
状領域として公知のようにして設けられた２つのこのよ
うな同心ガードリングを示す。これ等のｐ型領域24は、
電界軽減領域４を設けるのと同じ処理工程を用いて形成
することができる。

第１図のダイオードは「ソリッド・ステート・エレクト
ロニクス」のビー・エム・ウイラモスキー氏の論文に開
示されたそれとは全く別のものであることに留意され度
い。この論文のダイオードでは、電界軽減領域のドーピ
ング濃度は非常に高いので、金属層の電子仕事関数と半
導体領域の電子親和力の差が電荷キャリヤの量子トンネ
リング（quantum tunneling）に負けて電界軽減領域の
表面に事実上オーム接触を生じる。したがって、前記の
ウイラモスキー氏のダイオードは電界軽減領域と整流シ
ョットキ障壁を形成しない。

第１図のダイオードは公知のデバイス技法を用いてつく
ることができる。したがって、例えば、半導体部分２
を、該部分２との接続部を形成する高導電率ｎ型シリコ
ン基板20上の高抵抗ｎ型エピタキシャル層によって形成
することもできる。マスキング層40がエピタキシャル層
２の表面に設けられ、ｐ型の領域４と24が形成される部
分に窓を有する。このマスキング層40は熱成長二酸化珪
素より成るものでもよく、その一部はでき上ったデバイ
スの絶縁層34の部分として残されるようにしてもよい。
領域４および24に対するドーパント濃度は、マスキング
層40の窓を経て硼素イオンの打込（implantation）によ
ってエピタキシャル層２内に導入してもよい。第２図に
は硼素イオンの幅広いビームが矢印42で示してある。イ
オン打込の間および／または後に、半導体10は加熱さ
れ、硼素を半導体内の所望の深さ迄拡散する。次いで絶
縁層34に接触窓が設けられ、活性ショットキ障壁３を形
成するための適当な金属が接触窓を覆ってデポジットさ
れる。この金属層11は電界軽減領域４とも接触し、この
領域と別のショットキ障壁41を形成する。例えばアルミ
ニウムの電極層12が基板20の裏面上にデポジットされ
る。

別の整流ショットキ障壁41を形成するのに必要な領域４
の低いドーパント濃度を得るため、打込に対し低い線量
の硼素イオン42が用いられる。すなわちこの目的に対し
ては10¹³cm^-2以下の硼素イオン線量、例えば硼素線量が
次いで半導体内に拡散される程度および層11として選ば
れた特定の金属に応じて、例えば約５×10¹²cm^-2または
それ以下の硼素イオン線量が使用される。通常は打込お
よび拡散条件は、金属層11と接触する表面の最終硼素濃
度が５×10¹⁶cm^-3よりも小さいように選ばれる。低い硼
素濃度、例えば５×10¹⁵cm^-3よりも小さい硼素濃度は、
金属層11がｐ型物質と通常低い障壁を形成するようなも
のである場合特に望ましい。通常は、障壁形成金属ベー
ス層11の組成は、デバイスの活性障壁３に対して所要の
障壁高さを与えるように選ばれる。順バイアスp-n接合4
4における少数キャリヤ注入を制限するために、電界軽
減領域４と形成された別のショットキ障壁の高さは普通
はできるだけ高くあるべきで、半導体部分２と形成され
た活性障壁３のそれの少なくとも半分であることが好ま
しい。

特定のショットキダイオードに対する適当な障壁の高さ
の選択には、留意すべき幾つかの主な考察問題がある。
すなわち、順方向電圧降下は障壁の高さ通りに増加する
こと、障壁の高さの増加につれて（逆）漏洩電流が指数
関数的に減少すること、および、順バイアスショットキ
障壁自体よりの少数キャリヤ注入のために高い動作温度
において高い障壁高さと共に速度が減少することがある
こと等である。

デバイスの性能の特性の観点（例えば動作温度、速度、
順方向電流処理能力またはこれ等要件の或る組合せ）に
よって障壁高さが制限を受けることがあるので通常は妥
協が必要ではあるが、活性障壁３の障壁高さは全体の電
力損失を最小にするように選ばれるのが普通である。状
態を変えるために他の工程がとられなければ、ｎ型半導
体材料と高いショットキ障壁を形成する金属ベース層11
はｐ型の同じ半導体材料と低いショットキ障壁を形成す
る。

低いショットキ障壁高さは通常低電圧デバイス（例えば
10Vの阻止能力を有するショットキダイオード）に対し
て選ばれ、これ等デバイス内の高い漏洩電流は本発明に
よる電界軽減手段41-4-44を設けることによって低減す
ることができる。この場合、反対導電型電界軽減領域４
への障壁41の高さは大きく、したがって、前記の領域４
から半導体部分２内への注入は、ｐ−金属ショットキ障
壁41を通る低い漏洩電流によって厳しく制限される。

電界軽減手段41-4-44は高圧ショットキダイオードに例
えば少なくとも100ボルト或いは更に200ボルト以上さえ
もの電圧を阻止するために使用されることもできる。こ
の場合いは、ショットキ障壁３に対して選ばれる障壁高
さは、速度、例えばシリコンデバイスに対して恐らく少
なくとも0.7eVを下げることなしにできる限り高く選ば
れるのが普通である。この選択は、100℃から150℃の障
壁温度での高温動作の間に熱的安定に対して必要とされ
る低い漏洩電流すなわち低い逆方向消散（reverse diss
ipation）を与えるためになされる。このようなデバイ
スでは、ｎ型半導体部分22への高い障壁の必要性は、金
属ベース層11がｐ型電界軽減領域４と形成する障壁41の
高さを、このｐ型領域４を著しい数の少数キャリヤの注
入から適当に阻止するのに望ましくない程に小さくする
ことがある。活性障壁３と別の障壁41間における障壁高
さの妥協ができなければ、障壁41の高さは以下に述べる
ように人為的に上げることもできる。

この場合、金属ベース層11の所定の組成およびｎ型半導
体部分２との障壁３の所定の障壁高さに対し、ｐ型領域
４の表面に高いｎ型ドーパント濃度を与えることによっ
て、ｐ型電界軽減領域４と形成される障壁41の高さを増
すことができる。英国特許第1,459,231号によれば、こ
の障壁を高くするドーパント濃度は、金属ベース層11と
領域４間のショットキ障壁41に形成された内部発生空乏
層の厚さよりも薄い（最終的なデバイスにおいて）層51
として設けられる。この層51の厚さは、零バイアスで障
壁41に形成される空乏層の正確な大きさは領域４のドー
パント濃度の正確な値に依存するものであるが、普通は
10mmよりも小さい。

前記の層51は第２図に破線で示されているが、この第２
図は、領域４を所望の深さ迄拡散する加熱工程の後マス
キング層40の窓を経て例えば砒素イオンの打込によって
形成することのできる方法を図解したものである。この
場合、第２図の矢印42は、障壁41の高さを増すための砒
素イオンの打込を表わす。領域４と層51の両方の形成に
同じマスキング層40を使用することにより、層51を簡単
に領域４の表面に局限することができ、したがって領域
４の間のｎ型半導体部分２の表面の障壁３の高さに影響
を与えない。

ドーパント拡散を用いて形成された領域ではドーパント
濃度は半導体内の拡散深さと共に減少するので、高濃度
にドープされた部分をエッチングで除去して低くドープ
された部分だけを残すことによって所望の引くドーパン
ト濃度の電界軽減領域４を形成することもできる。この
ような２つの状態を第３図と第４図に示す。

第３図のデバイスでは、電界軽減領域４が金属ベース層
11と接触する半導体表面に溝54がある。これ等の溝は、
領域４より高濃度ドープ部分を除去するもので、領域４
に対し所望の深さ迄硼素打込を拡散した後に第２図のマ
スキング層40の窓でエッチすることができる。したがっ
て、前記の溝54を形成するのに余分なリトグラフ工程を
必要としない。

第４図のデバイスでは、金属ベース層11がｎ型半導体部
分２と活性ショットキ障壁３を形成し、またｐ型領域４
と別のショットキ障壁41を形成する表面部分全体に唯１
つの溝52がある。絶縁層34に接触窓を形成するのに使用
されたマスク窓で溝52をエッチすることができるので、
やはり余分なリトグラフ工程を必要としない。

本発明の要旨を逸脱しない範囲において数多くの変形が
可能であることは明らかであろう。したがって、例えば
前記の英国特許に従って零バイアス空乏層に高濃度ドー
プ表面層を設けることによって活性障壁３の高さを増加
しまたは減少することもできる。電界軽減領域および活
性障壁３の形を同心環状形とする代りに、他の幾何形例
えばメッシュまたはグリッド配置或いはまた多角形配列
を用いることもできる。

【図面の簡単な説明】第１図は本発明の半導体デバイスの一実施例の一部の断
面図、第２図は第１図の半導体デバイスの一製造過程における
一部の断面図、第３図は別の実施例を示す一部の断面図、第４図は更に別の実施例を示す一部の断面図である。２…ｎ型半導体部分、３…活性障壁４…電界軽減領域、10…半導体 11…金属ベース層、12…電極層 20…ｎ型シリコン基板、24…ガードリング 34…絶縁層、40…マスキング層 41…別の障壁、44…p-n接合 52,54…溝

Claims

【特許請求の範囲】

【請求項１】一部が一方の導電型である半導体と、この
半導体の表面にあって前記の半導体部分と複数の分離さ
れた領域で活性ショットキ障壁を形成する金属ベース領
域と、前記の半導体部分とp-n接合を形成し、前記の活
性ショットキ障壁の下方に或る深さ半導体中に突出し、
接近して分離された反対導電型の電界軽減領域とを有
し、前記の活性ショットキ障壁の分離された領域は、前
記の接近して分離された電界軽減領域の間に位置し、こ
の電界軽減領域は、前記の表面で金属ベース層と接触
し、隣接の電界軽減領域より前記の半導体部分内に延在
する空乏層が活性ショットキ障壁の逆バイアス下で一緒
になってデバイスに改良された電圧阻止特性を与えるよ
うにした半導体デバイスにおいて、金属ベース層と接触
する表面における導電型を決定する電界軽減領域のドー
パント濃度は、この電界軽減領域と前記の半導体部分の
間のp-n接合と直列でかくして活性ショットキ障壁の順
バイアス下で半導体内への少数キャリヤの流れを制限す
る別のショットキ障壁を形成するのに十分な低さである
ことを特徴とする半導体デバイス。
【請求項２】電界軽減領域が金属ベース層と接触する場
所で、溝が半導体の表面に存する特許請求の範囲第１項
記載の半導体デバイス。
【請求項３】金属ベース層が活性ショットキ障壁および
別のショットキ障壁を形成する表面領域全体に唯一つの
溝が存する特許請求の範囲第１項記載の半導体デバイ
ス。
【請求項４】電界軽減領域と形成される別のショットキ
障壁の高さは、半導体部分と形成された活性ショットキ
障壁の高さの少なくとも半分である特許請求の範囲第１
項から第３項の何れかの１項記載の半導体デバイス。
【請求項５】電界軽減領域の表面に、前記の一方の導電
型のより高いドーパント濃度が、零バイアスで前記の別
のショットキ障壁に形成された内部発生空乏層の厚さよ
りも薄く且つこれにより空乏化された層として存し、前
記のドーパント層は前記の別のショットキ障壁の高さを
増加するのに役立つ特許請求の範囲第１項から第４項の
何れかの１項記載の半導体デバイス。
【請求項６】電界軽減領域は、金属ベース層と接触する
表面において５×10¹⁶cm^-3よりも低い硼素濃度によって
シリコン半導体内に形成された特許請求の範囲第１項か
ら第５項の何れかの１項記載の半導体デバイス。