JP2000299476A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】リカバリー電流（Ｉｒｒ）及び順方向電圧（Ｖ
ｆ）の低減された、半導体素子特性の良い半導体装置を
提供することを目的とする。 【解決手段】半導体装置の構造においてN+半導体基板１
２上に形成されたN−層１の表面層にアノード領域２を
有し、アノード領域２の表面からアノード領域２を貫通
してN−層に達する深さにトレンチを有し、トレンチ内
にトレンチゲート電極４を具備することを特徴とする。
ｆ）の低減された、半導体素子特性の良い半導体装置を
提供することを目的とする。 【解決手段】半導体装置の構造においてN+半導体基板１
２上に形成されたN−層１の表面層にアノード領域２を
有し、アノード領域２の表面からアノード領域２を貫通
してN−層に達する深さにトレンチを有し、トレンチ内
にトレンチゲート電極４を具備することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明はアノード領域及びカ
ソード領域にトレンチを有する半導体装置に関する。
ソード領域にトレンチを有する半導体装置に関する。
【０００２】
【従来の技術】従来のＰ−ｉ−ＮダイオードはN+半導体
基板６１上に形成されたN−層６２の両端を除く表面層
にＰ型アノード領域６３を有している。そしてＰ型アノ
ード領域６３上にはアノード電極６４を、N+半導体基板
６１のN−層６２形成面と反対の面上にはカソード電極
６５を有している（図９）。逆方向電圧印加時には逆方
向に流れるキャリアにより、リカバリー電流（Iｒｒ）
が発生する。Ｐ−ｉ−Ｎダイオードがスイッチング素子
として動作するためにリカバリー電流の低減が必要とな
る。そこでアノード領域の不純物濃度の低減によりキャ
リアの数を減少させて、リカバリー電流を低減させるこ
とが考えられる。しかし、アノード領域の不純物濃度を
下げすぎることは、順方向電流の流れを悪くし、順方向
電圧（Ｖｆ）を増加させる原因となる。また、リカバリ
ー耐量は低下する。そこでアノード領域に不純物濃度の
低い領域を部分的に形成し、アノード表面の不純物濃度
をあまり下げずにＩｒｒを低減する構造が提案されてい
る。図１０に従来の第一の半導体装置の断面を示す。N
−層７２の両端を除く表面層へ、パターニングした拡散
口から不純物を拡散しアノード領域７３を形成する。パ
ターニングにおいてマスクされた部分へも拡散口下部と
同様に不純物が拡散するが、拡散口下部より拡散量は少
ない。したがってマスク下部に低濃度アノード領域７４
が形成される。このようにしてN−層７２の表面層に低
濃度アノード領域７４を複数箇所形成する。アノード領
域７３の両端上にそれぞれ絶縁層７５及び絶縁層７６を
形成し、絶縁層７５上及び絶縁層７６上の一部、絶縁層
の形成されていないアノード領域７３及び低濃度アノー
ド領域７４上にアノード電極７７を形成する。絶縁層７
５下部及び絶縁層７６下部に接したN−層の表面層に、
チャネルストッパー領域７８及び７９をそれぞれ形成す
る。チャネルストッパー領域７８上及び絶縁層７５上に
ＥＱＰＲ（Ｅｑｕｉｖａｌｅｎｔ Ｐｏｔｅｎｔｉａｌ
Ｒｉｎｇ）電極８０を、チャネルストッパー領域７９
上及び絶縁層７６上にＥＱＰＲ電極８１を形成する。N+
半導体基板７１のN−層７２形成面と反対面上にカソー
ド電極８２を形成する。
基板６１上に形成されたN−層６２の両端を除く表面層
にＰ型アノード領域６３を有している。そしてＰ型アノ
ード領域６３上にはアノード電極６４を、N+半導体基板
６１のN−層６２形成面と反対の面上にはカソード電極
６５を有している（図９）。逆方向電圧印加時には逆方
向に流れるキャリアにより、リカバリー電流（Iｒｒ）
が発生する。Ｐ−ｉ−Ｎダイオードがスイッチング素子
として動作するためにリカバリー電流の低減が必要とな
る。そこでアノード領域の不純物濃度の低減によりキャ
リアの数を減少させて、リカバリー電流を低減させるこ
とが考えられる。しかし、アノード領域の不純物濃度を
下げすぎることは、順方向電流の流れを悪くし、順方向
電圧（Ｖｆ）を増加させる原因となる。また、リカバリ
ー耐量は低下する。そこでアノード領域に不純物濃度の
低い領域を部分的に形成し、アノード表面の不純物濃度
をあまり下げずにＩｒｒを低減する構造が提案されてい
る。図１０に従来の第一の半導体装置の断面を示す。N
−層７２の両端を除く表面層へ、パターニングした拡散
口から不純物を拡散しアノード領域７３を形成する。パ
ターニングにおいてマスクされた部分へも拡散口下部と
同様に不純物が拡散するが、拡散口下部より拡散量は少
ない。したがってマスク下部に低濃度アノード領域７４
が形成される。このようにしてN−層７２の表面層に低
濃度アノード領域７４を複数箇所形成する。アノード領
域７３の両端上にそれぞれ絶縁層７５及び絶縁層７６を
形成し、絶縁層７５上及び絶縁層７６上の一部、絶縁層
の形成されていないアノード領域７３及び低濃度アノー
ド領域７４上にアノード電極７７を形成する。絶縁層７
５下部及び絶縁層７６下部に接したN−層の表面層に、
チャネルストッパー領域７８及び７９をそれぞれ形成す
る。チャネルストッパー領域７８上及び絶縁層７５上に
ＥＱＰＲ（Ｅｑｕｉｖａｌｅｎｔ Ｐｏｔｅｎｔｉａｌ
Ｒｉｎｇ）電極８０を、チャネルストッパー領域７９
上及び絶縁層７６上にＥＱＰＲ電極８１を形成する。N+
半導体基板７１のN−層７２形成面と反対面上にカソー
ド電極８２を形成する。
【０００３】第二の従来例として、アノード領域を完全
に分割して形成し、アノード面積を減らすことでＩｒｒ
を低減する構造が提案されている。図１１は従来の第二
の半導体装置の構造を示す断面である。一つのアノード
領域は、他のアノード領域と交わらないように間隔をあ
けて形成される点で第一の従来例の半導体装置と異な
る。N−層９２の表面層の一部へ、パターニングした複
数の拡散口から不純物を拡散しアノード領域を複数箇所
形成する。アノード領域９３上の一端と、隣接するアノ
ード領域９４上の一端とに接するように、N−層の表面
層に絶縁膜９５を形成する。アノード領域間にはすべて
絶縁層を形成する。N+半導体基板９１、N −層９２、チ
ャネルストッパー領域９６及び９７、ＥＱＰＲ電極９８
及び９９、カソード電極１００の構造は従来の第一の半
導体装置と同様であるため説明を省略する。
に分割して形成し、アノード面積を減らすことでＩｒｒ
を低減する構造が提案されている。図１１は従来の第二
の半導体装置の構造を示す断面である。一つのアノード
領域は、他のアノード領域と交わらないように間隔をあ
けて形成される点で第一の従来例の半導体装置と異な
る。N−層９２の表面層の一部へ、パターニングした複
数の拡散口から不純物を拡散しアノード領域を複数箇所
形成する。アノード領域９３上の一端と、隣接するアノ
ード領域９４上の一端とに接するように、N−層の表面
層に絶縁膜９５を形成する。アノード領域間にはすべて
絶縁層を形成する。N+半導体基板９１、N −層９２、チ
ャネルストッパー領域９６及び９７、ＥＱＰＲ電極９８
及び９９、カソード電極１００の構造は従来の第一の半
導体装置と同様であるため説明を省略する。
【０００４】
【発明が解決しようとする課題】しかしながら第一の半
導体装置の構造において、アノード領域の深さとパター
ニングのばらつきにより、半導体素子の特性が大きくば
らついてしまう。また、不純物濃度の薄い部分の形成に
よりリカバリー耐量が低下してしまう。第二の半導体装
置の構造において、アノード電極とアノード領域との接
触面積の減少により、順方向電圧（Ｖｆ）が増大してし
まう。リカバリー時には、空乏層表面部分への電界集中
により、アバランシェ耐圧が低下してしまう。空乏層は
アノード領域とN−層の接続面からN−層へ向けて広が
る。アノード領域の間隔が狭い場合、アノード領域の周
辺に形成される空乏層はアノード領域間のN−層を埋め
るように広がり、平坦な表面を形成する。一方従来の第
二の半導体装置のようにアノード領域の間隔が広い場
合、アノード領域とN−層の接続面の形状、すなわち曲
部を維持したまま空乏層が広がる。したがって空乏層表
面の曲部に電界集中が生じる。そこで本発明は、リカバ
リー電流及び順方向電圧の低減された、半導体素子特性
の良い半導体装置を提供することを目的とする。
導体装置の構造において、アノード領域の深さとパター
ニングのばらつきにより、半導体素子の特性が大きくば
らついてしまう。また、不純物濃度の薄い部分の形成に
よりリカバリー耐量が低下してしまう。第二の半導体装
置の構造において、アノード電極とアノード領域との接
触面積の減少により、順方向電圧（Ｖｆ）が増大してし
まう。リカバリー時には、空乏層表面部分への電界集中
により、アバランシェ耐圧が低下してしまう。空乏層は
アノード領域とN−層の接続面からN−層へ向けて広が
る。アノード領域の間隔が狭い場合、アノード領域の周
辺に形成される空乏層はアノード領域間のN−層を埋め
るように広がり、平坦な表面を形成する。一方従来の第
二の半導体装置のようにアノード領域の間隔が広い場
合、アノード領域とN−層の接続面の形状、すなわち曲
部を維持したまま空乏層が広がる。したがって空乏層表
面の曲部に電界集中が生じる。そこで本発明は、リカバ
リー電流及び順方向電圧の低減された、半導体素子特性
の良い半導体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明における半導体装
置は高濃度第一導電型半導体基板と、前記半導体基板上
に形成された低濃度第一導電型半導体層と、前記低濃度
第一導電型半導体層の表面層に形成された第二導電型半
導体層と、前記第二導電型半導体層の表面から前記低濃
度第一導電型半導体層に突き抜けて形成されたトレンチ
領域と、前記トレンチ領域内部を覆うように形成された
絶縁膜と、前記トレンチ領域内部に埋め込まれて形成さ
れた第一の電極と、前記第一の電極と前記第二導電型半
導体層を短絡するように形成された第二の電極と、前記
半導体基板上の前記低濃度第一導電型半導体層形成面と
反対の面上に形成された第三の電極とを具備することを
特徴とする。または前記第二導電型半導体層の表面層に
形成された高濃度第二導電型半導体層を具備することを
特徴とする。前記トレンチ領域の半導体装置における表
面パターンはストライプ状、あるいは格子状、あるいは
オフセットされた格子状に形成されていることを特徴と
する。
置は高濃度第一導電型半導体基板と、前記半導体基板上
に形成された低濃度第一導電型半導体層と、前記低濃度
第一導電型半導体層の表面層に形成された第二導電型半
導体層と、前記第二導電型半導体層の表面から前記低濃
度第一導電型半導体層に突き抜けて形成されたトレンチ
領域と、前記トレンチ領域内部を覆うように形成された
絶縁膜と、前記トレンチ領域内部に埋め込まれて形成さ
れた第一の電極と、前記第一の電極と前記第二導電型半
導体層を短絡するように形成された第二の電極と、前記
半導体基板上の前記低濃度第一導電型半導体層形成面と
反対の面上に形成された第三の電極とを具備することを
特徴とする。または前記第二導電型半導体層の表面層に
形成された高濃度第二導電型半導体層を具備することを
特徴とする。前記トレンチ領域の半導体装置における表
面パターンはストライプ状、あるいは格子状、あるいは
オフセットされた格子状に形成されていることを特徴と
する。
【０００６】
【発明の実施の形態】以下、本発明の実施の形態を図示
の実施例によって説明する。図１は本発明の第一の実施
例における半導体装置の断面を示している。本発明にお
ける半導体装置はN+半導体基板１２上のN−層１表面層
にＰ型アノード領域２を有し、アノード領域２の表面か
らアノード領域２を貫通してN−層１領域に達する深さ
にトレンチを有している。トレンチ内部は絶縁膜３とポ
リシリコンからなるトレンチゲート電極４を有してい
る。アノード領域２の両端上にそれぞれ絶縁層５及び絶
縁層６を形成し、絶縁層５上の一部と絶縁層６上の一
部、及び絶縁層の形成されていないアノード領域２上及
びトレンチゲート電極４上にアノード電極７を形成す
る。絶縁層５下部に接したN−層１の表面層にチャネル
ストッパー領域８を、絶縁層６下部に接したN−層１の
表面層にチャネルストッパー領域９を形成する。チャネ
ルストッパー領域８上及び絶縁層５上にＥＱＰＲ電極１
０を形成する。チャネルストッパー領域９上及び絶縁層
６上にＥＱＰＲ電極１１を形成する。N+半導体基板１２
上のN−層１形成面と反対の面上にカソード電極１３を
形成する。図２に本実施例の半導体装置の表面パターン
を示す。図２はアノード領域表面から見た半導体装置の
図を示しており、図１のＡＡ´断面をあらわしている。
トレンチゲート領域２４がアノード領域２３内にストラ
イプ上に複数形成されている。アノード領域２３の外側
の枠はN−層２２であり、その外側にチャネルストッパ
ー領域２１が形成されている。
の実施例によって説明する。図１は本発明の第一の実施
例における半導体装置の断面を示している。本発明にお
ける半導体装置はN+半導体基板１２上のN−層１表面層
にＰ型アノード領域２を有し、アノード領域２の表面か
らアノード領域２を貫通してN−層１領域に達する深さ
にトレンチを有している。トレンチ内部は絶縁膜３とポ
リシリコンからなるトレンチゲート電極４を有してい
る。アノード領域２の両端上にそれぞれ絶縁層５及び絶
縁層６を形成し、絶縁層５上の一部と絶縁層６上の一
部、及び絶縁層の形成されていないアノード領域２上及
びトレンチゲート電極４上にアノード電極７を形成す
る。絶縁層５下部に接したN−層１の表面層にチャネル
ストッパー領域８を、絶縁層６下部に接したN−層１の
表面層にチャネルストッパー領域９を形成する。チャネ
ルストッパー領域８上及び絶縁層５上にＥＱＰＲ電極１
０を形成する。チャネルストッパー領域９上及び絶縁層
６上にＥＱＰＲ電極１１を形成する。N+半導体基板１２
上のN−層１形成面と反対の面上にカソード電極１３を
形成する。図２に本実施例の半導体装置の表面パターン
を示す。図２はアノード領域表面から見た半導体装置の
図を示しており、図１のＡＡ´断面をあらわしている。
トレンチゲート領域２４がアノード領域２３内にストラ
イプ上に複数形成されている。アノード領域２３の外側
の枠はN−層２２であり、その外側にチャネルストッパ
ー領域２１が形成されている。
【０００７】第一の実施例における半導体装置の製造方
法を説明する。図５から図７は半導体装置の製造方法を
あらわす断面図である。N+半導体基板１２上にN−層１
をエピタキシャル成長により形成し、N−層１の両端を
除く表面層にＰ−アノード領域２をイオン注入により形
成する。N−層１の両端にはチャネルストッパー領域８
及びチャネルストッパー領域９を形成する。図５におい
てＰ−アノード領域２上からN−層１内部に達する深さ
にトレンチ３１を複数個形成する。トレンチ３１はパタ
ーニングされたフォトレジストをマスクとしてＲＩＥ法
によりエッチングを行い形成する。その後半導体装置の
電気的特性を安定化させるために熱処理を行う。図６に
おいてトレンチ３１の内表面に熱酸化法によりＳｉＯ２
からなる絶縁膜３を形成し、更にトレンチ３１内部の絶
縁膜３上にＣＶＤ法を用いてポリシリコンからなるトレ
ンチゲート電極４を形成する。アノード領域２表面上の
余分なＳｉＯ２及びポリシリコンをＲＩＥ法により除去
し、トレンチ内部の絶縁膜３及びトレンチゲート電極４
をアノード領域２表面と一致させる（図７）。アノード
領域２上の一端とチャネルストッパー領域８の一端に接
するように絶縁層５を形成し、アノード領域２上の他の
一端とチャネルストッパー領域９の一端に接するように
絶縁層６を形成する。絶縁層５上及び絶縁層６上の一部
と、絶縁層の形成されていないアノード領域２上及びト
レンチゲート電極４上にアノード電極７を形成する。絶
縁層５上及びチャネルストッパー領域８上にＥＱＰＲ電
極１０を形成し、絶縁層６上及びチャネルストッパー領
域９上にＥＱＰＲ電極１１を形成する。N+半導体基板１
２のN−層１形成面と反対面にカソード電極１３を形成
する（図１）。
法を説明する。図５から図７は半導体装置の製造方法を
あらわす断面図である。N+半導体基板１２上にN−層１
をエピタキシャル成長により形成し、N−層１の両端を
除く表面層にＰ−アノード領域２をイオン注入により形
成する。N−層１の両端にはチャネルストッパー領域８
及びチャネルストッパー領域９を形成する。図５におい
てＰ−アノード領域２上からN−層１内部に達する深さ
にトレンチ３１を複数個形成する。トレンチ３１はパタ
ーニングされたフォトレジストをマスクとしてＲＩＥ法
によりエッチングを行い形成する。その後半導体装置の
電気的特性を安定化させるために熱処理を行う。図６に
おいてトレンチ３１の内表面に熱酸化法によりＳｉＯ２
からなる絶縁膜３を形成し、更にトレンチ３１内部の絶
縁膜３上にＣＶＤ法を用いてポリシリコンからなるトレ
ンチゲート電極４を形成する。アノード領域２表面上の
余分なＳｉＯ２及びポリシリコンをＲＩＥ法により除去
し、トレンチ内部の絶縁膜３及びトレンチゲート電極４
をアノード領域２表面と一致させる（図７）。アノード
領域２上の一端とチャネルストッパー領域８の一端に接
するように絶縁層５を形成し、アノード領域２上の他の
一端とチャネルストッパー領域９の一端に接するように
絶縁層６を形成する。絶縁層５上及び絶縁層６上の一部
と、絶縁層の形成されていないアノード領域２上及びト
レンチゲート電極４上にアノード電極７を形成する。絶
縁層５上及びチャネルストッパー領域８上にＥＱＰＲ電
極１０を形成し、絶縁層６上及びチャネルストッパー領
域９上にＥＱＰＲ電極１１を形成する。N+半導体基板１
２のN−層１形成面と反対面にカソード電極１３を形成
する（図１）。
【０００８】本発明の実施例において、順方向電圧（Ｖ
ｆ）の低減が可能となる。順バイアス印加時にN−層１
内のトレンチゲート電極４近傍ではエレクトロンが蓄積
する。アノード領域２で形成されるホールは蓄積したエ
レクトロンへ向けて移動し、N−層１への移動度を増大
するためである。またリカバリー電流（Ｉｒｒ）の低減
が可能となる。トレンチ形成のためのRIE法により、ト
レンチゲート電極４近傍では界面準位が発生する。界面
準位の発生はトレンチゲート電極４とN−層１との接続
面付近においてN−層１構成原子が不対電子を持つこと
に起因する。リカバリー時には蓄積されていたエレクト
ロンは不対電子と終端するため、トレンチゲート近傍で
短いキャリアライフタイムを持つことになる。したがっ
てリカバリー電流は低減される。本実施例における半導
体装置の製造方法はこの限りではない。また、半導体装
置に用いた材料はこの限りではなく他の材料を用いるこ
とも可能である。半導体装置の表面パターンは図２に示
すストライプ状のほかに、格子状（図３）あるいはオフ
セットされた格子状（図４）に形成することも可能であ
る。本発明の第二の実施例における半導体装置の構造に
ついて説明する。図８は本発明の第二の実施例における
半導体装置の断面を示している。本発明における半導体
装置はN−層４１の表面層にＰ−アノード領域４２を有
し、Ｐ−アノード領域４２の表面層に高濃度Ｐ+アノー
ド領域５４を有する点で第一の実施例と異なる。Ｐ+ア
ノード領域５４の表面からはアノード領域を貫通してN
−層４１に達する深さにトレンチを有している。トレン
チ内部はN−層４１と絶縁するための絶縁膜４３とポリ
シリコンからなるトレンチゲート電極４４を有してい
る。第二の実施例における半導体装置の表面パターンは
第一の実施例と同様にストライプ状である。第二の実施
例における半導体装置の製造方法において、N+半導体基
板５２、N−層４１、Ｐ−アノード領域４２の形成方法
は第一の実施例と同様であるため説明を省略する。Ｐ+
アノード領域５４はイオン注入によりＰ−アノード領域
４２表面から不純物を拡散して形成する。絶縁膜４３、
トレンチゲート電極４４、アノード電極４７、チャネル
ストッパー領域４５及び４６、ＥＱＰＲ電極５０及び５
１、カソード電極５３の形成方法は第一の実施例と同様
であるため説明を省略する。
ｆ）の低減が可能となる。順バイアス印加時にN−層１
内のトレンチゲート電極４近傍ではエレクトロンが蓄積
する。アノード領域２で形成されるホールは蓄積したエ
レクトロンへ向けて移動し、N−層１への移動度を増大
するためである。またリカバリー電流（Ｉｒｒ）の低減
が可能となる。トレンチ形成のためのRIE法により、ト
レンチゲート電極４近傍では界面準位が発生する。界面
準位の発生はトレンチゲート電極４とN−層１との接続
面付近においてN−層１構成原子が不対電子を持つこと
に起因する。リカバリー時には蓄積されていたエレクト
ロンは不対電子と終端するため、トレンチゲート近傍で
短いキャリアライフタイムを持つことになる。したがっ
てリカバリー電流は低減される。本実施例における半導
体装置の製造方法はこの限りではない。また、半導体装
置に用いた材料はこの限りではなく他の材料を用いるこ
とも可能である。半導体装置の表面パターンは図２に示
すストライプ状のほかに、格子状（図３）あるいはオフ
セットされた格子状（図４）に形成することも可能であ
る。本発明の第二の実施例における半導体装置の構造に
ついて説明する。図８は本発明の第二の実施例における
半導体装置の断面を示している。本発明における半導体
装置はN−層４１の表面層にＰ−アノード領域４２を有
し、Ｐ−アノード領域４２の表面層に高濃度Ｐ+アノー
ド領域５４を有する点で第一の実施例と異なる。Ｐ+ア
ノード領域５４の表面からはアノード領域を貫通してN
−層４１に達する深さにトレンチを有している。トレン
チ内部はN−層４１と絶縁するための絶縁膜４３とポリ
シリコンからなるトレンチゲート電極４４を有してい
る。第二の実施例における半導体装置の表面パターンは
第一の実施例と同様にストライプ状である。第二の実施
例における半導体装置の製造方法において、N+半導体基
板５２、N−層４１、Ｐ−アノード領域４２の形成方法
は第一の実施例と同様であるため説明を省略する。Ｐ+
アノード領域５４はイオン注入によりＰ−アノード領域
４２表面から不純物を拡散して形成する。絶縁膜４３、
トレンチゲート電極４４、アノード電極４７、チャネル
ストッパー領域４５及び４６、ＥＱＰＲ電極５０及び５
１、カソード電極５３の形成方法は第一の実施例と同様
であるため説明を省略する。
【０００９】本発明の実施例により順バイアス印加時に
はN−層４１内のトレンチゲート電極４４近傍に蓄積さ
れたエレクトロンにより、アノード領域４２からのホー
ルの注入が促進される。したがって順方向電圧（Ｖｆ）
の低減が可能となる。またリカバリー時にはトレンチゲ
ート電極４４近傍ではキャリアライフタイムが短い。し
たがってＩｒｒの低減が可能となる。本実施例における
半導体装置の製造方法はこの限りではない。また、半導
体装置に用いた材料はこの限りではなく他の材料を用い
ることも可能である。半導体装置の表面パターンは図２
に示すストライプ状のほかに、格子状（図３）あるいは
オフセットされた格子状（図４）に形成することも可能
である。
はN−層４１内のトレンチゲート電極４４近傍に蓄積さ
れたエレクトロンにより、アノード領域４２からのホー
ルの注入が促進される。したがって順方向電圧（Ｖｆ）
の低減が可能となる。またリカバリー時にはトレンチゲ
ート電極４４近傍ではキャリアライフタイムが短い。し
たがってＩｒｒの低減が可能となる。本実施例における
半導体装置の製造方法はこの限りではない。また、半導
体装置に用いた材料はこの限りではなく他の材料を用い
ることも可能である。半導体装置の表面パターンは図２
に示すストライプ状のほかに、格子状（図３）あるいは
オフセットされた格子状（図４）に形成することも可能
である。
【００１０】
【発明の効果】本発明における半導体装置において、順
方向電圧（Ｖｆ）の低減及びリカバリー電流（Ｉｒｒ）
の低減が可能となる。
方向電圧（Ｖｆ）の低減及びリカバリー電流（Ｉｒｒ）
の低減が可能となる。
【図１】本発明の第一の実施例における半導体装置の構
造を示す断面図、
造を示す断面図、
【図２】本発明の実施例における半導体装置の表面パタ
ーンを示す図、
ーンを示す図、
【図３】本発明の実施例における半導体装置の表面パタ
ーンを示す図、
ーンを示す図、
【図４】本発明の実施例における半導体装置の表面パタ
ーンを示す図、
ーンを示す図、
【図５】本発明の第一の実施例における半導体装置の製
造方法を示す断面図、
造方法を示す断面図、
【図６】本発明の第一の実施例における半導体装置の製
造方法を示す断面図、
造方法を示す断面図、
【図７】本発明の第一の実施例における半導体装置の製
造方法を示す断面図、
造方法を示す断面図、
【図８】本発明の第ニの実施例における半導体装置の構
造を示す断面図、
造を示す断面図、
【図９】Ｐ−ｉ−Ｎダイオードの構造を示す断面図、
【図１０】従来の第一の半導体装置の構造を示す断面
図、
図、
【図１１】従来の第二の半導体装置の構造を示す断面
図。
図。
１…N−層 ２…アノード領域 ３…絶縁膜 ４…トレンチゲート電極 ５、６…絶縁層 ７…アノード電極 ８、９…チャネルストッパー領域 １０、１１…ＥＱＰＲ電極 １２…N+半導体基板 １３…カソード電極
Claims (3)
- 【請求項１】高濃度第一導電型半導体基板と、前記半導
体基板上に形成された低濃度第一導電型半導体層と、前
記低濃度第一導電型半導体層の表面層に形成された第二
導電型半導体層と、前記第二導電型半導体層の表面から
前記低濃度第一導電型半導体層に突き抜けて形成された
トレンチ領域と、前記トレンチ領域内部を覆うように形
成された絶縁膜と、前記トレンチ領域内部に埋め込まれ
て形成された第一の電極と、前記第一の電極と前記第二
導電型半導体層を短絡するように形成された第二の電極
と、前記半導体基板上の前記低濃度第一導電型半導体層
形成面と反対の面上に形成された第三の電極と、を具備
することを特徴とする半導体装置。 - 【請求項２】前記第二導電型半導体層の表面層に形成さ
れた高濃度第二導電型半導体層を具備することを特徴と
する請求項１に記載の半導体装置。 - 【請求項３】前記トレンチ領域の半導体装置における表
面パターンはストライプ状、あるいは格子状、あるいは
オフセットされた格子状に形成されていることを特徴と
する請求項１または請求項２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11108091A JP2000299476A (ja) | 1999-04-15 | 1999-04-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11108091A JP2000299476A (ja) | 1999-04-15 | 1999-04-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000299476A true JP2000299476A (ja) | 2000-10-24 |
Family
ID=14475652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11108091A Pending JP2000299476A (ja) | 1999-04-15 | 1999-04-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000299476A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011243811A (ja) * | 2010-05-19 | 2011-12-01 | Fuji Electric Co Ltd | 半導体装置 |
| US9184255B2 (en) | 2011-09-30 | 2015-11-10 | Infineon Technologies Austria Ag | Diode with controllable breakdown voltage |
| US9202936B2 (en) | 2011-03-09 | 2015-12-01 | Mitsubishi Electric Corporation | Semiconductor device |
| CN106206754A (zh) * | 2016-08-31 | 2016-12-07 | 吉林华微电子股份有限公司 | 一种改善恢复时间和软度的快恢复二极管 |
-
1999
- 1999-04-15 JP JP11108091A patent/JP2000299476A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011243811A (ja) * | 2010-05-19 | 2011-12-01 | Fuji Electric Co Ltd | 半導体装置 |
| US9202936B2 (en) | 2011-03-09 | 2015-12-01 | Mitsubishi Electric Corporation | Semiconductor device |
| US9184255B2 (en) | 2011-09-30 | 2015-11-10 | Infineon Technologies Austria Ag | Diode with controllable breakdown voltage |
| US9548400B2 (en) | 2011-09-30 | 2017-01-17 | Infineon Technologies Austria Ag | Method of controlling breakdown voltage of a diode having a semiconductor body |
| CN106206754A (zh) * | 2016-08-31 | 2016-12-07 | 吉林华微电子股份有限公司 | 一种改善恢复时间和软度的快恢复二极管 |
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