JPH07321127A - 化合物半導体装置及びその製造方法 - Google Patents
化合物半導体装置及びその製造方法Info
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- JPH07321127A JPH07321127A JP10690994A JP10690994A JPH07321127A JP H07321127 A JPH07321127 A JP H07321127A JP 10690994 A JP10690994 A JP 10690994A JP 10690994 A JP10690994 A JP 10690994A JP H07321127 A JPH07321127 A JP H07321127A
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- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- Formation Of Insulating Films (AREA)
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Abstract
(57)【要約】
【目的】 この発明は、ボンディング領域における基板
と絶縁膜との剥離を防止するとともに、素子形成領域に
おける耐湿性の向上を図り素子特性の劣化を抑制し得る
化合物半導体装置及びその製造方法を提供することを目
的とする。 【構成】 この発明は、化合物半導体基板１上に形成さ
れた素子形成領域６がシリコン窒化膜により選択的に被
覆され、化合物半導体基板１上のボンディング領域７が
シリコン酸化膜により選択的に被覆されて構成される。
と絶縁膜との剥離を防止するとともに、素子形成領域に
おける耐湿性の向上を図り素子特性の劣化を抑制し得る
化合物半導体装置及びその製造方法を提供することを目
的とする。 【構成】 この発明は、化合物半導体基板１上に形成さ
れた素子形成領域６がシリコン窒化膜により選択的に被
覆され、化合物半導体基板１上のボンディング領域７が
シリコン酸化膜により選択的に被覆されて構成される。
Description
【０００１】
【産業上の利用分野明】本発明は、ＨＥＭＴ（高電子移
動度トランジスタ）、マイクロ波用ＦＥＴ、ホール素
子、モノリシックマイクロ波集積回路を代表とする化合
物半導体装置及びその製造方法に関する。
動度トランジスタ）、マイクロ波用ＦＥＴ、ホール素
子、モノリシックマイクロ波集積回路を代表とする化合
物半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】上述した従来の化合物半導体装置の構造
及びその製造方法をＧａＡｓＦＥＴを例に挙げて、図７
を参照して説明する。
及びその製造方法をＧａＡｓＦＥＴを例に挙げて、図７
を参照して説明する。
【０００３】まず、ＧａＡｓ基板１０１にイオン注入法
により高濃度層１０３及び高濃度層１０３に挟まれた動
作層１０２を形成した後、ＧａＡｓ基板１０１の表面全
体に第１の絶縁膜１０４を形成する（図７（ａ））。次
に、高濃度層１０３上の第１の絶縁膜１０４に電極形成
部を開孔形成する（図７（ｂ））。次に、開孔された高
濃度層１０３上にソース電極１０５及びドレイン電極１
０６を形成する（図７（ｃ））。次に、上述したと同様
にして、動作層１０２上の第１の絶縁膜１０４に電極形
成部を開孔形成した後、開孔された動作層１０２上にゲ
ート電極１０７を形成する（図７（ｄ））。次に、装置
表面を保護するために基板１０１の表面全体に第２の絶
縁膜１０８を形成して被覆する（図７（ｅ））。最後
に、高濃度層１０３上の第２の絶縁膜１０８にスルーホ
ールを選択的に開孔した後、高濃度層１０３に接続され
る配線１０９又はボンディングパッド１０９を形成し、
ボンディングパッド１０９上にボンディングワイヤ１１
０を接続形成する（図７（ｆ））。
により高濃度層１０３及び高濃度層１０３に挟まれた動
作層１０２を形成した後、ＧａＡｓ基板１０１の表面全
体に第１の絶縁膜１０４を形成する（図７（ａ））。次
に、高濃度層１０３上の第１の絶縁膜１０４に電極形成
部を開孔形成する（図７（ｂ））。次に、開孔された高
濃度層１０３上にソース電極１０５及びドレイン電極１
０６を形成する（図７（ｃ））。次に、上述したと同様
にして、動作層１０２上の第１の絶縁膜１０４に電極形
成部を開孔形成した後、開孔された動作層１０２上にゲ
ート電極１０７を形成する（図７（ｄ））。次に、装置
表面を保護するために基板１０１の表面全体に第２の絶
縁膜１０８を形成して被覆する（図７（ｅ））。最後
に、高濃度層１０３上の第２の絶縁膜１０８にスルーホ
ールを選択的に開孔した後、高濃度層１０３に接続され
る配線１０９又はボンディングパッド１０９を形成し、
ボンディングパッド１０９上にボンディングワイヤ１１
０を接続形成する（図７（ｆ））。
【０００４】このようにして形成される従来の化合物半
導体装置において、基板１０１の表面全体を被覆する第
１の絶縁膜１０４の部材として耐湿性に優れたシリコン
窒化膜を用いた場合は、シリコン窒化膜が比較的硬質で
あるため、ＧａＡｓ基板１０１との密着性がさほど良く
なかった。このため、基板１０１とシリコン窒化膜との
間に衝撃が加えられる工程、特にボンディング工程にお
けるボンディング領域においては、図７（ｆ）にＡで示
す箇所でボンディングワイヤ１１０の圧着時の衝撃によ
りシリコン窒化膜の剥離が発生していた。
導体装置において、基板１０１の表面全体を被覆する第
１の絶縁膜１０４の部材として耐湿性に優れたシリコン
窒化膜を用いた場合は、シリコン窒化膜が比較的硬質で
あるため、ＧａＡｓ基板１０１との密着性がさほど良く
なかった。このため、基板１０１とシリコン窒化膜との
間に衝撃が加えられる工程、特にボンディング工程にお
けるボンディング領域においては、図７（ｆ）にＡで示
す箇所でボンディングワイヤ１１０の圧着時の衝撃によ
りシリコン窒化膜の剥離が発生していた。
【０００５】一方、第１の絶縁膜１０４の部材としてシ
リコン酸化膜を用いた場合には、第１の絶縁膜１０４と
ＧａＡｓ基板１０１との密着性が良好となり、ボンディ
ング領域における両者の剥離は回避することができる。
しかしながら、シリコン酸化膜はシリコン窒化膜に比べ
て耐湿性がさほど良くないため、湿気の侵入によりＦＥ
Ｔ等の素子に悪影響を与えて特性の劣化を引き起こし易
かった。
リコン酸化膜を用いた場合には、第１の絶縁膜１０４と
ＧａＡｓ基板１０１との密着性が良好となり、ボンディ
ング領域における両者の剥離は回避することができる。
しかしながら、シリコン酸化膜はシリコン窒化膜に比べ
て耐湿性がさほど良くないため、湿気の侵入によりＦＥ
Ｔ等の素子に悪影響を与えて特性の劣化を引き起こし易
かった。
【０００６】
【発明が解決しようとする課題】以上説明したように、
化合物半導体基板と絶縁膜が接合される構造を有する従
来の化合物半導体装置においては、絶縁膜の部材として
シリコン窒化膜又はシリコン酸化膜を用いた場合は、ボ
ンディング領域における基板と絶縁膜との剥離、又は耐
湿性の低下による素子特性の劣化といった不具合を招い
ていた。
化合物半導体基板と絶縁膜が接合される構造を有する従
来の化合物半導体装置においては、絶縁膜の部材として
シリコン窒化膜又はシリコン酸化膜を用いた場合は、ボ
ンディング領域における基板と絶縁膜との剥離、又は耐
湿性の低下による素子特性の劣化といった不具合を招い
ていた。
【０００７】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、ボンディング
領域における基板と絶縁膜との剥離を防止するととも
に、素子形成領域における耐湿性の向上を図り素子特性
の劣化を抑制し得る化合物半導体装置及びその製造方法
を提供することにある。
たものであり、その目的とするところは、ボンディング
領域における基板と絶縁膜との剥離を防止するととも
に、素子形成領域における耐湿性の向上を図り素子特性
の劣化を抑制し得る化合物半導体装置及びその製造方法
を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、化合物半導体基板上に形成
された素子形成領域が第１の絶縁保護膜により選択的に
被覆され、化合物半導体基板上のボンディング領域が第
２の絶縁保護膜により選択的に被覆されて構成される。
に、請求項１記載の発明は、化合物半導体基板上に形成
された素子形成領域が第１の絶縁保護膜により選択的に
被覆され、化合物半導体基板上のボンディング領域が第
２の絶縁保護膜により選択的に被覆されて構成される。
【０００９】請求項２記載の発明は、素子形成領域を含
む化合物半導体基板の表面に第１の絶縁保護膜を形成す
る工程と、少なくともボンディング領域の第１の絶縁保
護膜を選択的に除去する工程と、少なくともボンディン
グ領域に第２の絶縁保護膜を形成して被覆する工程とを
有してなる。
む化合物半導体基板の表面に第１の絶縁保護膜を形成す
る工程と、少なくともボンディング領域の第１の絶縁保
護膜を選択的に除去する工程と、少なくともボンディン
グ領域に第２の絶縁保護膜を形成して被覆する工程とを
有してなる。
【００１０】請求項３記載の発明は、化合物半導体基板
上の素子形成領域に動作層及び高濃度層を結晶成長法に
より選択的に積層形成する工程と、高濃度層上にソース
電極及びドレイン電極を選択的に形成する工程と、ソー
ス電極とドレイン電極との間の高濃度層を選択的に除去
して動作層を露出させる工程と、露出された動作層上に
ゲート電極を選択的に形成する工程と、全面に第１の絶
縁保護膜を形成して被覆する工程と、少なくともボンデ
ィング領域の第１の絶縁保護膜を選択的に除去する工程
と、少なくともボンディング領域に第２の絶縁保護膜を
形成して被覆する工程とを有してなる。
上の素子形成領域に動作層及び高濃度層を結晶成長法に
より選択的に積層形成する工程と、高濃度層上にソース
電極及びドレイン電極を選択的に形成する工程と、ソー
ス電極とドレイン電極との間の高濃度層を選択的に除去
して動作層を露出させる工程と、露出された動作層上に
ゲート電極を選択的に形成する工程と、全面に第１の絶
縁保護膜を形成して被覆する工程と、少なくともボンデ
ィング領域の第１の絶縁保護膜を選択的に除去する工程
と、少なくともボンディング領域に第２の絶縁保護膜を
形成して被覆する工程とを有してなる。
【００１１】請求項４記載の発明は、化合物半導体基板
の素子形成領域に動作層及び高濃度層をイオン注入法に
より選択的に形成する工程と、全面に第１の絶縁保護膜
を形成して被覆する工程と、第１の絶縁保護膜を選択的
に除去した後、高濃度層上にソース電極又はドレイン電
極を形成し、動作層上にゲート電極を形成する工程と、
少なくともボンディング領域の第１の絶縁保護膜を選択
的に除去する工程と、少なくともボンディング領域に第
２の絶縁保護を形成して被覆する工程とを有してなる。
の素子形成領域に動作層及び高濃度層をイオン注入法に
より選択的に形成する工程と、全面に第１の絶縁保護膜
を形成して被覆する工程と、第１の絶縁保護膜を選択的
に除去した後、高濃度層上にソース電極又はドレイン電
極を形成し、動作層上にゲート電極を形成する工程と、
少なくともボンディング領域の第１の絶縁保護膜を選択
的に除去する工程と、少なくともボンディング領域に第
２の絶縁保護を形成して被覆する工程とを有してなる。
【００１２】請求項５記載の発明は、請求項１，２、３
又は４記載の発明において、第１の絶縁保護膜はシリコ
ン窒化膜又はポリイミド膜からなり、第２の絶縁保護膜
はシリコン酸化膜又はＰＳＧ膜からなる。
又は４記載の発明において、第１の絶縁保護膜はシリコ
ン窒化膜又はポリイミド膜からなり、第２の絶縁保護膜
はシリコン酸化膜又はＰＳＧ膜からなる。
【００１３】請求項６記載の発明は、化合物半導体基板
の全面に第１の絶縁保護膜を形成して被覆する工程と、
素子形成領域の第１の絶縁保護膜を選択的に除去し、イ
オン注入法により高濃度層及び動作層を形成する工程
と、高濃度層上にソース電極又はドレイン電極を形成
し、動作層上にゲート電極を形成する工程と、全面に第
２の絶縁保護膜を形成して被覆する工程と、少なくとも
ボンディング領域の第２の絶縁保護膜を選択的に除去す
る工程とを有してなる。
の全面に第１の絶縁保護膜を形成して被覆する工程と、
素子形成領域の第１の絶縁保護膜を選択的に除去し、イ
オン注入法により高濃度層及び動作層を形成する工程
と、高濃度層上にソース電極又はドレイン電極を形成
し、動作層上にゲート電極を形成する工程と、全面に第
２の絶縁保護膜を形成して被覆する工程と、少なくとも
ボンディング領域の第２の絶縁保護膜を選択的に除去す
る工程とを有してなる。
【００１４】請求項７記載の発明は、請求項６記載の発
明において、第１の絶縁保護膜はシリコン酸化膜又はＰ
ＳＧ膜からなり、第２の絶縁保護膜はシリコン窒化膜又
はポリイミド膜からなる。
明において、第１の絶縁保護膜はシリコン酸化膜又はＰ
ＳＧ膜からなり、第２の絶縁保護膜はシリコン窒化膜又
はポリイミド膜からなる。
【００１５】
【作用】上記構成において、この発明は、素子形成領域
の被覆に要求される特性を有する第１の絶縁保護膜で素
子形成領域を被覆し、ボンディング領域の被覆に要求さ
れる特性を有する第２の絶縁保護膜でボンディング領域
を被覆するようにしている。
の被覆に要求される特性を有する第１の絶縁保護膜で素
子形成領域を被覆し、ボンディング領域の被覆に要求さ
れる特性を有する第２の絶縁保護膜でボンディング領域
を被覆するようにしている。
【００１６】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。
る。
【００１７】図１は請求項１又は５記載の発明の一実施
例に係わる化合物半導体装置の構造を示す平面図であ
る。
例に係わる化合物半導体装置の構造を示す平面図であ
る。
【００１８】図１において、ＧａＡｓやＩｎＰの化合物
半導体基板１に動作層及び高濃度層が形成され、動作層
上にゲート電極２、高濃度層上にドレイン電極３又はソ
ース電極４が形成されて、ＦＥＴの素子が形成されてい
る。ゲート電極２、ドレイン電極３及びソース電極４に
は、それぞれ対応したボンディングワイヤ接合部５を介
してボンディングワイヤ（図示せず）が接合されてい
る。
半導体基板１に動作層及び高濃度層が形成され、動作層
上にゲート電極２、高濃度層上にドレイン電極３又はソ
ース電極４が形成されて、ＦＥＴの素子が形成されてい
る。ゲート電極２、ドレイン電極３及びソース電極４に
は、それぞれ対応したボンディングワイヤ接合部５を介
してボンディングワイヤ（図示せず）が接合されてい
る。
【００１９】また、少なくともチャネル領域を含んでＦ
ＥＴの素子として動作する実質的な動作領域となる素子
形成領域６は、耐湿性に優れた第１の絶縁保護膜となる
シリコン窒化膜（図示せず）により選択的に被覆されて
いる。さらに、少なくともそれぞれのボンディングワイ
ヤ接合部５を含むボンディング領域７は、基板との密着
性の良好な第２の絶縁保護膜となるシリコン酸化膜（図
示せず）により選択的に被覆されている。
ＥＴの素子として動作する実質的な動作領域となる素子
形成領域６は、耐湿性に優れた第１の絶縁保護膜となる
シリコン窒化膜（図示せず）により選択的に被覆されて
いる。さらに、少なくともそれぞれのボンディングワイ
ヤ接合部５を含むボンディング領域７は、基板との密着
性の良好な第２の絶縁保護膜となるシリコン酸化膜（図
示せず）により選択的に被覆されている。
【００２０】このように、素子形成領域６がシリコン窒
化膜によって被覆されているため、シリコン酸化膜で被
覆した場合に比べて素子の耐湿性を向上させることがで
きる。これにより、湿気による腐食等の不良や電気的特
性の劣化が低減されて信頼性の向上ならびに歩留りの向
上を達成することができる。
化膜によって被覆されているため、シリコン酸化膜で被
覆した場合に比べて素子の耐湿性を向上させることがで
きる。これにより、湿気による腐食等の不良や電気的特
性の劣化が低減されて信頼性の向上ならびに歩留りの向
上を達成することができる。
【００２１】さらに、ボンディング領域７の基板１がシ
リコン酸化膜によって被覆されているため、基板との密
着性はシリコン窒化膜で被覆した場合に比べて良好とな
る。これにより、接合時に衝撃が加わるボンディング接
合部５におけるシリコン酸化膜の剥離を防止することが
でき、信頼性ならびに歩留りの向上を達成することがで
きる。
リコン酸化膜によって被覆されているため、基板との密
着性はシリコン窒化膜で被覆した場合に比べて良好とな
る。これにより、接合時に衝撃が加わるボンディング接
合部５におけるシリコン酸化膜の剥離を防止することが
でき、信頼性ならびに歩留りの向上を達成することがで
きる。
【００２２】また、ボンディング工程は半導体装置の全
製造工程の中でも装置の完成度の高い比較的後の工程と
なるため、後工程での不良を低減することができる。こ
れにより、完成度の高い製品の不良が低減されて、前工
程で不良が低減される場合に比べて工数ならびに生産費
用を大幅に削減することができる。
製造工程の中でも装置の完成度の高い比較的後の工程と
なるため、後工程での不良を低減することができる。こ
れにより、完成度の高い製品の不良が低減されて、前工
程で不良が低減される場合に比べて工数ならびに生産費
用を大幅に削減することができる。
【００２３】なお、上記実施例ならびに以下に説明する
実施例においては、第１の絶縁膜となるシリコン窒化膜
に代えてポリイミド膜、第２の絶縁膜となるシリコン酸
化膜に代えてＰＳＧ（リンガラス）膜であっても同様の
効果を得ることができる。
実施例においては、第１の絶縁膜となるシリコン窒化膜
に代えてポリイミド膜、第２の絶縁膜となるシリコン酸
化膜に代えてＰＳＧ（リンガラス）膜であっても同様の
効果を得ることができる。
【００２４】また、素子形成領域及びボンディング領域
以外の領域はいかなる絶縁膜を用いても良く、装置に応
じて適宜設計的な事項として決定するようにすればよ
い。
以外の領域はいかなる絶縁膜を用いても良く、装置に応
じて適宜設計的な事項として決定するようにすればよ
い。
【００２５】さらに、素子形成領域ならびにボンディン
グ領域は図１に示す範囲に限らず、素子形成領域は少な
くとも実質的に素子として動作する領域が包含され、ボ
ンディング領域はボンディングワイヤ接合部が包含され
ていればよく、その大きさならびに範囲は設計的な事項
として適宜設定するようにすればよい。
グ領域は図１に示す範囲に限らず、素子形成領域は少な
くとも実質的に素子として動作する領域が包含され、ボ
ンディング領域はボンディングワイヤ接合部が包含され
ていればよく、その大きさならびに範囲は設計的な事項
として適宜設定するようにすればよい。
【００２６】また、化合物半導体基板に形成される素子
は、ＦＥＴに限らず抵抗、容量等の半導体装置に使用さ
れているあらゆる能動、受動素子であってもかまわな
い。
は、ＦＥＴに限らず抵抗、容量等の半導体装置に使用さ
れているあらゆる能動、受動素子であってもかまわな
い。
【００２７】次に、上記した構造の化合物半導体装置の
製造方法を説明する。
製造方法を説明する。
【００２８】図２及び図３は請求項２，３又は５記載の
発明の一実施例に係わる化合物半導体装置の製造方法を
示す工程断面図である。
発明の一実施例に係わる化合物半導体装置の製造方法を
示す工程断面図である。
【００２９】まず、例えばＧａＡｓの化合物半導体基板
２１上に動作層２２及び高濃度層２３を結晶成長法によ
り形成する（図２（ａ））。次に、素子形成領域２４以
外の動作層２２及び高濃度層２３をメサエッチングによ
り除去して、素子形成領域２４に動作層２２及び高濃度
層２３を選択的に形成し、素子を分離する（図２
（ｂ））。次に、高濃度層２３上にソース電極２５又は
ドレイン電極２６を選択的に形成する（図２（ｃ））。
次に、ソース電極２５とドレイン電極２６との間の高濃
度層２３を選択的にエッチング除去して、動作層２２を
露出させる（図２（ｄ））。
２１上に動作層２２及び高濃度層２３を結晶成長法によ
り形成する（図２（ａ））。次に、素子形成領域２４以
外の動作層２２及び高濃度層２３をメサエッチングによ
り除去して、素子形成領域２４に動作層２２及び高濃度
層２３を選択的に形成し、素子を分離する（図２
（ｂ））。次に、高濃度層２３上にソース電極２５又は
ドレイン電極２６を選択的に形成する（図２（ｃ））。
次に、ソース電極２５とドレイン電極２６との間の高濃
度層２３を選択的にエッチング除去して、動作層２２を
露出させる（図２（ｄ））。
【００３０】次に、露出された動作層２２上にゲート電
極２７を選択的に形成する（図３（ｅ））。次に、全面
にシリコン窒化膜２８を１０００Å〜２０００Å程度の
厚さに形成して被覆する（図３（ｆ））。次に、ボンデ
ィング領域２９のシリコン窒化膜２８を選択的に除去す
る。その後、全面にシリコン酸化膜３０を５０００Å前
後の厚さに形成して被覆する（図３（ｇ））。最後に、
ソース電極２５、ドレイン電極２６及びゲート電極２７
上のシリコン窒化膜２８及びシリコン酸化膜３０を選択
的に除去して開孔し、それぞれの電極と接続される配線
３１及びボンディング領域２９にボンディングパッド３
１を形成し、ボンディングパッド３１にボンディングワ
イヤ３２を接続して装置が完成する（図３（ｈ））。
極２７を選択的に形成する（図３（ｅ））。次に、全面
にシリコン窒化膜２８を１０００Å〜２０００Å程度の
厚さに形成して被覆する（図３（ｆ））。次に、ボンデ
ィング領域２９のシリコン窒化膜２８を選択的に除去す
る。その後、全面にシリコン酸化膜３０を５０００Å前
後の厚さに形成して被覆する（図３（ｇ））。最後に、
ソース電極２５、ドレイン電極２６及びゲート電極２７
上のシリコン窒化膜２８及びシリコン酸化膜３０を選択
的に除去して開孔し、それぞれの電極と接続される配線
３１及びボンディング領域２９にボンディングパッド３
１を形成し、ボンディングパッド３１にボンディングワ
イヤ３２を接続して装置が完成する（図３（ｈ））。
【００３１】このような製造方法においては、素子形成
領域２４が選択的にシリコン窒化膜２８により被覆さ
れ、ボンディング領域２９及び他の領域がシリコン酸化
膜３０により被覆されて、前述した効果を達成し得る化
合物半導体装置を製造することができる。
領域２４が選択的にシリコン窒化膜２８により被覆さ
れ、ボンディング領域２９及び他の領域がシリコン酸化
膜３０により被覆されて、前述した効果を達成し得る化
合物半導体装置を製造することができる。
【００３２】図４は請求項２，４又は５記載の発明の一
実施例に係わる化合物半導体装置の製造方法を示す工程
断面図である。
実施例に係わる化合物半導体装置の製造方法を示す工程
断面図である。
【００３３】この製造方法の特徴とするところは、動作
層及び高濃度層をイオン注入法により形成したことにあ
る。
層及び高濃度層をイオン注入法により形成したことにあ
る。
【００３４】まず、例えばＧａＡｓの化合物半導体基板
４１に動作層４２及び高濃度層４３をイオン注入法によ
り形成した後、基板４１の表面をシリコン窒化膜４４で
被覆する（図４（ａ））。次に、ソース電極及びドレイ
ン電極が形成される領域のシリコン窒化膜４４を選択的
に除去して開孔した後、ソース電極４５及びドレイン電
極４６を形成する。同様にして、ゲート電極が形成され
る領域のシリコン窒化膜４４を選択的に開孔した後、ゲ
ート電極４７を形成する（図４（ｂ））。次に、フォト
レジストパターン４８により素子形成領域４９を選択的
に被覆してボンディング領域５０を含む他の領域のシリ
コン窒化膜４４をドライエッチングもしくはウェトエッ
チングにより除去する（図４（ｃ））。次に、フォトレ
ジストパターン４８を除去した後、全面にシリコン酸化
膜５１形成して被覆する（図４（ｄ））。最後に、それ
ぞれの電極上のシリコン酸化膜５１を選択的に除去して
開孔した後、それぞれの電極に対応して接続される配線
５２及びボンディングパッド５２を形成する。その後、
ボンディング領域５０のボンディングパッド５２にボン
ディングワイヤ５３を接続して装置が完成する（図４
（ｅ））。
４１に動作層４２及び高濃度層４３をイオン注入法によ
り形成した後、基板４１の表面をシリコン窒化膜４４で
被覆する（図４（ａ））。次に、ソース電極及びドレイ
ン電極が形成される領域のシリコン窒化膜４４を選択的
に除去して開孔した後、ソース電極４５及びドレイン電
極４６を形成する。同様にして、ゲート電極が形成され
る領域のシリコン窒化膜４４を選択的に開孔した後、ゲ
ート電極４７を形成する（図４（ｂ））。次に、フォト
レジストパターン４８により素子形成領域４９を選択的
に被覆してボンディング領域５０を含む他の領域のシリ
コン窒化膜４４をドライエッチングもしくはウェトエッ
チングにより除去する（図４（ｃ））。次に、フォトレ
ジストパターン４８を除去した後、全面にシリコン酸化
膜５１形成して被覆する（図４（ｄ））。最後に、それ
ぞれの電極上のシリコン酸化膜５１を選択的に除去して
開孔した後、それぞれの電極に対応して接続される配線
５２及びボンディングパッド５２を形成する。その後、
ボンディング領域５０のボンディングパッド５２にボン
ディングワイヤ５３を接続して装置が完成する（図４
（ｅ））。
【００３５】なお、図４（ｆ）に示すように、必要に応
じて図４（ｅ）に示す工程の後全面に保護膜５４を形成
し、ボンディング領域５０の保護膜を選択的に除去して
開孔し、ボンディングワイヤ５３を接続するようにして
もよい。
じて図４（ｅ）に示す工程の後全面に保護膜５４を形成
し、ボンディング領域５０の保護膜を選択的に除去して
開孔し、ボンディングワイヤ５３を接続するようにして
もよい。
【００３６】このような製造方法においては、上記実施
例の製造方法と同様な効果が得られるとともに、動作層
及び高濃度層を形成した後全面にシリコン窒化膜４４を
形成するようにしているので、前工程で装置の表面が被
覆されるため製造工程における半導体装置の汚染を防止
することができる。
例の製造方法と同様な効果が得られるとともに、動作層
及び高濃度層を形成した後全面にシリコン窒化膜４４を
形成するようにしているので、前工程で装置の表面が被
覆されるため製造工程における半導体装置の汚染を防止
することができる。
【００３７】一方、上記実施例において、イオン注入法
により動作層及び高濃度層を形成後、ソース電極、ドレ
イン電極及びゲート電極を形成し、その後全面にシリコ
ン窒化膜を形成するようにしてもよい。
により動作層及び高濃度層を形成後、ソース電極、ドレ
イン電極及びゲート電極を形成し、その後全面にシリコ
ン窒化膜を形成するようにしてもよい。
【００３８】図５及び図６は請求項２，６又は７記載の
発明の一実施例に係わる化合物半導体装置の製造方法を
示す工程断面図である。
発明の一実施例に係わる化合物半導体装置の製造方法を
示す工程断面図である。
【００３９】まず、例えばＧａＡｓの化合物半導体基板
６１の全面にシリコン酸化膜６２を形成して被覆する
（図５（ａ））。次に、フォトレジストパターンニング
６３を用いて素子形成領域６４のシリコン酸化膜６２を
選択的にエッチング除去し、イオン注入法により例えば
Ｎ型のキャリアを注入して高濃度層６５を形成する（図
５（ｂ））。引き続いて、イオン注入法により動作層６
６を形成する（図５（ｃ））。次に、フォトレジストパ
ターン６３を除去した後、フラッシュアニール等により
注入したキャリアを活性化させる。（図５（ｄ））。
６１の全面にシリコン酸化膜６２を形成して被覆する
（図５（ａ））。次に、フォトレジストパターンニング
６３を用いて素子形成領域６４のシリコン酸化膜６２を
選択的にエッチング除去し、イオン注入法により例えば
Ｎ型のキャリアを注入して高濃度層６５を形成する（図
５（ｂ））。引き続いて、イオン注入法により動作層６
６を形成する（図５（ｃ））。次に、フォトレジストパ
ターン６３を除去した後、フラッシュアニール等により
注入したキャリアを活性化させる。（図５（ｄ））。
【００４０】次に、高濃度層６５及び動作層６６上にそ
れぞれ対応してソース電極６７、ドレイン電極６８及び
ゲート電極６９を形成する（図６（ｅ））。次に、全面
にシリコン窒化膜７０を形成して被覆する（図６
（ｆ））。次に、フォトレジストパターン７１を用いて
それぞれの電極上及びボンディング領域７２のシリコン
窒化膜７０をドライエッチングもしくはウェトエッチン
グにより選択的に除去する（図６（ｇ））。最後に、フ
ォトレジストパターン７１を除去した後、ボンディング
パッド７３及び配線７３を形成した後、ボンディングパ
ッド７３にボンディングワイヤ７４を接続して装置が完
成する（図６（ｈ））。
れぞれ対応してソース電極６７、ドレイン電極６８及び
ゲート電極６９を形成する（図６（ｅ））。次に、全面
にシリコン窒化膜７０を形成して被覆する（図６
（ｆ））。次に、フォトレジストパターン７１を用いて
それぞれの電極上及びボンディング領域７２のシリコン
窒化膜７０をドライエッチングもしくはウェトエッチン
グにより選択的に除去する（図６（ｇ））。最後に、フ
ォトレジストパターン７１を除去した後、ボンディング
パッド７３及び配線７３を形成した後、ボンディングパ
ッド７３にボンディングワイヤ７４を接続して装置が完
成する（図６（ｈ））。
【００４１】なお、この実施例においても、図４に示す
実施例と同様に、ボンディングパッド７３及び配線７３
を形成した後保護膜を形成するようにしてもよい。
実施例と同様に、ボンディングパッド７３及び配線７３
を形成した後保護膜を形成するようにしてもよい。
【００４２】このような実施例にあっては、上述した実
施例と同様な効果を得ることができるとともに、先にボ
ンディング領域７２をシリコン酸化膜６２により被覆す
るようにしているので、シリコン酸化膜６２はＧａＡｓ
の基板６１に対してより一層確実で良好な密着性を得る
ことができる。さらに、イオン注入工程で使用したシリ
コン酸化膜６２を用いることにより前述した実施例に比
較して工程数を削減することができる。なお、イオン注
入工程後キャリアを活性化するアニール工程の際にシリ
コン酸化膜６２の劣化もしくは剥離が懸念される場合に
は、膜質への影響の少ないフラッシュアニール等を用い
るようにすればよい。
施例と同様な効果を得ることができるとともに、先にボ
ンディング領域７２をシリコン酸化膜６２により被覆す
るようにしているので、シリコン酸化膜６２はＧａＡｓ
の基板６１に対してより一層確実で良好な密着性を得る
ことができる。さらに、イオン注入工程で使用したシリ
コン酸化膜６２を用いることにより前述した実施例に比
較して工程数を削減することができる。なお、イオン注
入工程後キャリアを活性化するアニール工程の際にシリ
コン酸化膜６２の劣化もしくは剥離が懸念される場合に
は、膜質への影響の少ないフラッシュアニール等を用い
るようにすればよい。
【００４３】
【発明の効果】以上説明したように、この発明によれ
ば、素子形成領域とボンディング領域とでそれぞれ異な
る特性を有する絶縁保護膜で選択的に被覆するようにし
たので、ボンディング領域における基板と絶縁膜との剥
離を防止することができる。また、素子形成領域におけ
る耐湿性の向上を図り素子特性の劣化を抑制することが
できる。これらのことから、信頼性ならびに歩留りの向
上を達成し得る化合物半導体装置を提供することができ
る。
ば、素子形成領域とボンディング領域とでそれぞれ異な
る特性を有する絶縁保護膜で選択的に被覆するようにし
たので、ボンディング領域における基板と絶縁膜との剥
離を防止することができる。また、素子形成領域におけ
る耐湿性の向上を図り素子特性の劣化を抑制することが
できる。これらのことから、信頼性ならびに歩留りの向
上を達成し得る化合物半導体装置を提供することができ
る。
【図１】請求項１又は５記載の発明の一実施例に係わる
化合物半導体装置の構造を示す平面図である。
化合物半導体装置の構造を示す平面図である。
【図２】請求項２，３又は５記載の発明の一実施例に係
わる化合物半導体装置の製造方法を示す工程断面図であ
る。
わる化合物半導体装置の製造方法を示す工程断面図であ
る。
【図３】請求項２，３又は５記載の発明の一実施例に係
わる化合物半導体装置の製造方法を示す工程断面図であ
る。
わる化合物半導体装置の製造方法を示す工程断面図であ
る。
【図４】請求項２，４又は５記載の発明の一実施例に係
わる化合物半導体装置の製造方法を示す工程断面図であ
る。
わる化合物半導体装置の製造方法を示す工程断面図であ
る。
【図５】請求項２，６又は７記載の発明の一実施例に係
わる化合物半導体装置の製造方法を示す工程断面図であ
る。
わる化合物半導体装置の製造方法を示す工程断面図であ
る。
【図６】請求項２，６又は７記載の発明の一実施例に係
わる化合物半導体装置の製造方法を示す工程断面図であ
る。
わる化合物半導体装置の製造方法を示す工程断面図であ
る。
【図７】従来の化合物半導体装置の製造方法を示す工程
断面図である。
断面図である。
１，２１、４１、６１、１０１ 化合物半導体基板 ２，２７、４６、６９、１０７ ゲート電極 ３，２６、４７、６８、１０６ ドレイン電極 ４，２５、４５、６７、１０５ ソース電極 ５ ボンディングワイヤ接合部 ６，２４、４９、６４ 素子形成領域 ７，２９、５０、７２ ボンディング領域 ２２、４２、６６、１０２ 動作層 ２３、４３、６５、１０３ 高濃度層 ２８、４４、１０４ シリコン窒化膜 ３０、５１、６２、７０、１０８ シリコン酸化膜 ３１、５２、７３、１０９ 配線及びボンディングパッ
ド ３２、５３、７４、１１０ ボンディングワイヤ ４８、６３、７１ フォトレジストパターン
ド ３２、５３、７４、１１０ ボンディングワイヤ ４８、６３、７１ フォトレジストパターン
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/318 Ｍ 21/60 ３０１ Ｐ (72)発明者 木下 義弘 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内 (72)発明者 本明 謙二 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内 (72)発明者 今村 壮一 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内
Claims (7)
- 【請求項１】 化合物半導体基板表面に形成された素子
形成領域が第１の絶縁保護膜により選択的に被覆され、
化合物半導体基板上のボンディング領域が第２の絶縁保
護膜により選択的に被覆されてなることを特徴とする化
合物半導体装置。 - 【請求項２】 化合物半導体基板表面の素子形成領域を
含む化合物半導体基板の表面に第１の絶縁保護膜を形成
する工程と、 少なくとも前記化合物半導体基板表面のボンディング領
域上に形成された第１の絶縁保護膜を選択的に除去する
工程と、 少なくとも前記化合物半導体基板表面のボンディング領
域に第２の絶縁保護膜を形成して被覆する工程とを有す
ることを特徴とする化合物半導体装置の製造方法。 - 【請求項３】 化合物半導体基板表面の素子形成領域に
動作層及び高濃度層を結晶成長法により選択的に積層形
成する工程と、 高濃度層上にソース電極及びドレイン電極を選択的に形
成する工程と、 ソース電極とドレイン電極との間の高濃度層を選択的に
除去して動作層を露出させる工程と、 露出された動作層上にゲート電極を選択的に形成する工
程と、 前記化合物半導体基板全面に第１の絶縁保護膜を形成し
て被覆する工程と、 少なくとも前記化合物半導体基板表面のボンディング領
域上に形成された第１の絶縁保護膜を選択的に除去する
工程と、 少なくとも前記化合物半導体基板表面のボンディング領
域に第２の絶縁保護膜を形成して被覆する工程とを有す
ることを特徴とする化合物半導体装置の製造方法。 - 【請求項４】 化合物半導体基板表面の素子形成領域に
動作層及び高濃度層をイオン注入法により選択的に形成
する工程と、 前記化合物半導体基板全面に第１の絶縁保護膜を形成し
て被覆する工程と、 前記素子形成領域上の第１の絶縁保護膜を選択的に除去
した後、高濃度層上にソース電極又はドレイン電極を形
成し、動作層上にゲート電極を形成する工程と、 少なくともボンディング領域の第１の絶縁保護膜を選択
的に除去する工程と、 少なくともボンディング領域に第２の絶縁保護を形成し
て被覆する工程とを有することを特徴とする化合物半導
体装置の製造方法。 - 【請求項５】 前記第１の絶縁保護膜はシリコン窒化膜
又はポリイミド膜からなり、前記第２の絶縁保護膜はシ
リコン酸化膜又はＰＳＧ膜からなることを特徴とする請
求項１，２，３又は４記載の化合物半導体装置及びその
製造方法。 - 【請求項６】 化合物半導体基板の全面に第１の絶縁保
護膜を形成して被覆する工程と、 素子形成領域上に形成された第１の絶縁保護膜を選択的
に除去し、イオン注入法により高濃度層及び動作層を形
成する工程と、 高濃度層上にソース電極又はドレイン電極を形成し、動
作層上にゲート電極を形成する工程と、 前記化合物半導体基板全面に第２の絶縁保護膜を形成し
て被覆する工程と、 少なくとも前記化合物半導体基板表面のボンディング領
域上に形成された第２の絶縁保護膜を選択的に除去する
工程とを有することを特徴とする化合物半導体装置の製
造方法。 - 【請求項７】 前記第１の絶縁保護膜はシリコン酸化膜
又はＰＳＧ膜からなり、前記第２の絶縁保護膜はシリコ
ン窒化膜又はポリイミド膜からなることを特徴とする請
求項６記載の化合物半導体装置及びその製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10690994A JPH07321127A (ja) | 1994-05-20 | 1994-05-20 | 化合物半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10690994A JPH07321127A (ja) | 1994-05-20 | 1994-05-20 | 化合物半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321127A true JPH07321127A (ja) | 1995-12-08 |
Family
ID=14445577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10690994A Pending JPH07321127A (ja) | 1994-05-20 | 1994-05-20 | 化合物半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321127A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7190010B2 (en) | 2004-04-06 | 2007-03-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2010177248A (ja) * | 2009-01-27 | 2010-08-12 | Anritsu Corp | 半導体装置及びその製造方法 |
| US8237244B2 (en) | 2008-11-26 | 2012-08-07 | Mitsubishi Electric Corporation | Semiconductor device including a transistor and a capacitor having multiple insulating films |
-
1994
- 1994-05-20 JP JP10690994A patent/JPH07321127A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7190010B2 (en) | 2004-04-06 | 2007-03-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US8237244B2 (en) | 2008-11-26 | 2012-08-07 | Mitsubishi Electric Corporation | Semiconductor device including a transistor and a capacitor having multiple insulating films |
| JP2010177248A (ja) * | 2009-01-27 | 2010-08-12 | Anritsu Corp | 半導体装置及びその製造方法 |
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