JPH07312558A - シリアル／パラレル変換器、パラレル／シリアル変換器および演算処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 １群のデータがシリアルに入力され、これら
の１群のデータが周期的に連続して、時間的余裕なしに
到来する場合でも、前のデータをオーバーライトを起こ
させず、パラレル変換可能なシリアル／パラレル変換器
を提供する。 【構成】 シリアル／パラレル変換器は、シリアル入力
したデータをパラレル出力する時間の間、１群のデータ
の一部のデータをシリアルに格納しパラレルに出力す
る、並列に設けられ選択的に動作する第１および第２の
シリアル／パラレル変換回路（Ｓ／Ｐ）と、これらＳ／
Ｐで格納しない残りのデータを格納してパラレル出力す
る第３のＳ／Ｐを有する。第１のＳ／Ｐと第２のＳ／Ｐ
とはバンク構成になっており、オーバーライトするデー
タを交互に格納する。第１のＳ／Ｐと第３のＳ／Ｐ、ま
たは、第２のＳ／Ｐと第３のＳ／Ｐとは作動的に直列接
続され、１群のデータをシリアルに入力しパラレルに出
力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号のディジタル
処理等に用いるシリアル／パラレル変換器、パラレル／
シリアル変換器、並びに、これらシリアル／パラレル変
換器およびパラレル／シリアル変換器を用いた並列プロ
セッサを有する演算処理装置に関する。特に、本発明は
映像信号の信号処理に好適な、シリアル／パラレル変換
器、パラレル／シリアル変換器およびディジタル映像信
号処理装置に関する。

【０００２】

【従来の技術】まず、従来のシリアル／パラレル変換器
について述べる。図１３は従来のシリアル／パラレル変
換器の回路構成図である。このシリアル／パラレル変換
器は、この例では、９ワードのシリアル／パラレル変換
器であり、９個のレジスタＲ１〜Ｒ９、ライトポインタ
ＷＰを遅延するする９個の１ビット単位時間遅延素子Ｈ
１〜Ｈ９、レジスタＲ１〜Ｒ９の入力側に設けられたた
９個のスイッチＵ１〜Ｕ９、レジスタＲ１〜Ｒ９の出力
側に設けられた９個のスイッチＴ１〜Ｔ９により構成さ
れている。まず、このシリアル／パラレル変換器の基本
動作を述べる。１ビット単位時間遅延素子Ｈ１〜Ｈ９は
直列に接続されており、スイッチＵ１〜Ｕ９を順次付勢
する（オンする）１ビットのライトポインタＷＰが入力
データＩＮの印加と共に順次、１ビット単位時間遅延素
子Ｈ１〜Ｈ９を遅延されていく。印加されたライトポイ
ンタＷＰはスイッチＵ１を付勢し、さらに、順次、１ビ
ット単位時間遅延素子Ｈ１〜Ｈ８を遅延されていくライ
トポインタＷＰがスイッチＵ２〜Ｕ９を順次付勢してい
くことにより、入力データＩＮを構成するデータＤＡＴ
Ａ１〜ＤＡＴＡ９が順次、レジスタＲｉ（ｉ＝１〜９）
に格納されていく。たとえば、入力データＩＮを映像信
号とした場合、個々のデータＤＡＴＡ１〜ＤＡＴＡ９は
それぞれ映像信号を構成する１フレーム（１Ｈ）内の画
素データに該当し、レジスタＲｉにはこれら画素データ
が格納される。ライトポインタＷＰは１フレームの最初
の画素データの印加タイミングに応じて印加され、第２
番目の画素データの入力タイミングに応じて１ビット単
位時間遅延素子Ｈ１〜Ｈ９を遅延されていく。入力デー
タＩＮを構成するデータＤＡＴＡ１〜ＤＡＴＡ９（ＤＡ
ＴＡｉ）がそれぞれレジスタＲｉに格納された後、ライ
トイネーブル信号ＷＥを印加してレジスタＲｉの出力側
に設けられたスイッチＴｉを同時に付勢して、レジスタ
Ｒｉに格納されていたデータＤＡＴＡｉを出力データＯ
ＵＴｉ（ｉ＝１〜９）として並列に出力する。これによ
り、シリアルに入力された９個のデータＤＡＴＡ１〜Ｄ
ＡＴＡ９からなる入力データＩＮがパラレルの出力デー
タＯＵＴ１〜ＯＵＴ９として出力され、シリアル／パラ
レル変換が行われる。

【０００３】上述したシリアル／パラレル変換器の動作
を図１４を参照して詳述する。第１サイクル 入力データＩＮを構成するデータＤＡＴＡ１１〜ＤＡＴ
Ａ１９が順次（シリアルに）入力される。たとえば、入
力データＩＮを映像信号とした場合、個々のデータＤＡ
ＴＡ１１〜ＤＡＴＡ１９はそれぞれ映像信号を構成する
１フレーム毎の画素データに該当する。最初のデータＤ
ＡＴＡ１１が入力されると同時に１ビットのライトポイ
ンタＷＰも入力される。このライトポインタＷＰにより
スイッチＵ１がオンになるので、最初の入力データＤＡ
ＴＡ１１がレジスタＲ１に格納される。ライトポインタ
ＷＰは第１の１ビット単位時間遅延素子Ｈ１に転送され
て遅延され、その出力ライトポインタＷＰによってスイ
ッチＵ２がオンになる。このとき、入力データＩＮとし
て第２のデータＤＡＴＡ１２が入力されてくるから、こ
の入力データＤＡＴＡ１２がレジスタＲ２に格納され
る。以降、同様にして入力データＤＡＴＡ１３〜ＤＡＴ
Ａ１９がレジスタＲ３〜Ｒ９に格納される。レジスタＲ
１〜Ｒ９に格納されたデータＤＡＴＡ１〜ＤＡＴ９を出
力するときは、入力データＩＮの最後のデータＤＡＴＡ
９の格納後、ライトイネーブル信号ＷＥを印加する。こ
のライトイネーブル信号ＷＥの印加によりスイッチＴ１
〜Ｔ９（Ｔｉ）が同時にオンされ、９個のレジスタＲｉ
（ｉ＝１〜９）に格納されている９個のデータＤＡＴＡ
１ｉが、９個のパラレル出力データＯＵＴｉとして同時
に出力される。但し、ここでは、このパラレルデータ出
力動作には、入力データＩＮの個々のデータの入力を１
周期とした場合、その３周期分時間がかかるものとす
る。つまり、ライトイネーブル信号ＷＥが入力されてか
ら３周期の間、レジスタＲｉ（ｉ＝１〜９）にデータが
保持され続けた場合だけ、正しいデータを出力するもの
とする。

【０００４】第２サイクル 第１サイクルにおける入力データＩＮの最後のデータＤ
ＡＴＡ９の印加から、３周期分たった後、入力データＩ
Ｎを構成する新しいデータＤＡＴＡ２１〜ＤＡＴＡ２９
が入力される。ライトポインタＷＰを用いてスイッチＵ
１〜Ｕ９を順次付勢して、これらデータＤＡＴＡ２１〜
ＤＡＴＡ２９をレジスタＲ１〜Ｒ９に格納する動作は上
記第１サイクルの動作と同様に行われる。その後、第１
サイクルと同様、ライトイネーブル信号ＷＥが印加され
て、レジスタＲ１〜Ｒ９に格納されたデータＤＡＴＡ２
１〜ＤＡＴＡ２９がパラレルに出力される。このパラレ
ルデータ出力にも３周期分時間がかかる。

【０００５】もし、第１サイクルのデータ群ＤＡＴＡ１
１〜ＤＡＴＡ１９の最後の入力データＤＡＴＡ１９と、
第２サイクルのデータ群ＤＡＴＡ２１〜ＤＡＴＡ２９の
最初の入力データＤＡＴＡ２１との間の時間が３周期分
以上ない場合、このシリアル／パラレル変換器の回路構
成では第２サイクル以降のシリアル／パラレル変換を正
常に行うことが出来ない。その理由は、データＤＡＴＡ
１１〜ＤＡＴＡ１９が全てレジスタＲ１〜Ｒ９に格納さ
れた直後に、ライトイネーブル信号ＷＥを入力しても、
パラレルデータを出力するまでに３周期だけ時間がかか
るが、その３周期内に第２サイクルの最初のデータＤＡ
ＴＡ２１がライトポインタＷＰと共に入力されて、スイ
ッチＵ１を介してレジスタＲ１に格納され、それまで格
納されていたデータＤＡＴＡ１をオーバーライトしてし
まうからである。つまり、レジスタＲ１に格納されてい
るデータＤＡＴＡ１１を完全に出力する前に、レジスタ
Ｒ１は新しいデータＤＡＴＡ２１によりオーバーライト
されてしまう。

【０００６】このように入力と出力との間のタイミング
余裕がなく、連続的にデータが到来する場合、従来から
使われている手段として、２バンク方式が挙げられる。
その２バンク方式は、２つのシリアル／パラレル変換器
を用いて交互に使用して、パラレル出力途中のタイミン
グにおいてレジスタの内容が新しいデータにオーバーラ
イトされてしまうということを回避している。つまり、
第１のシリアルデータ群ＤＡＴＡ１１〜ＤＡＴＡ１９は
第１のシリアル／パラレル変換器に入力してパラレル変
換を行い、続く第２のシリアルデータ群ＤＡＴＡ２１〜
ＤＡＴＡ２９は第２のシリアル／パラレル変換器に入力
してパラレル変換を行う。さらに続く第３のシリアルデ
ータ群ＤＡＴＡ３１〜ＤＡＴＡ３９は第１のシリアル／
パラレル変換器に入力してパラレル変換を行い、そし
て、さらに続く第４のシリアルデータ群ＤＡＴＡ４１〜
ＤＡＴＡ４９は第２のシリアル／パラレル変換器に入力
してパラレル化を行う。以降、同様である。このように
することで、それぞれのシリアル／パラレル変換器に着
目すると、次のデータ到来まで、９周期分の時間的余裕
がでてくる。これにより、それぞれのシリアル／パラレ
ル変換器において、オーバーライトされることなく、パ
ラレル変換を行うことが出来る。しかしながら、このよ
うな２バンク方式では回路規模が２倍になってしまうと
いう問題がある。

【０００７】次に、従来のパラレル／シリアル変換器に
ついて述べる。図１５は従来のパラレル／シリアル変換
器の回路図である。このパラレル／シリアル変換器は、
この例では、９ワードのパラレル／シリアル変換器であ
り、９個のレジスタＱ１〜Ｑ９、１ビットのリードポイ
ンタＲＰを順次遅延する９個の１ビット単位時間遅延素
子Ｇ１〜Ｇ９、レジスタＱ１〜Ｑ９の入力側に設けられ
た９個のスイッチＳ１〜Ｓ９、レジスタＱ１〜Ｑ９の出
力側に設けられた９個のスイッチＶ１〜Ｖ９により構成
されている。まず、このパラレル／シリアル変換器の基
本動作を述べる。１ビット単位時間遅延素子Ｇ１〜Ｇ９
は直列に接続されており、スイッチＶ１〜Ｖ９を順次付
勢（オン）する１ビットのリードポインタＲＰを順次遅
延していく。 入力データＩＮを構成する９個のパラレ
ル入力データＩＮ１〜ＩＮ９の入力とともに、ライトポ
インタＷＰが印加されると、スイッチＳｉ（ｉ＝１〜
９）が同時にオンされ、９個のパラレル入力データＩＮ
１〜ＩＮ９が同時にレジスタＱｉに格納される。レジス
タＱｉに格納されたデータを出力するときは、１ビット
のリードポインタＲＰが印加され、順次、１ビット単位
時間遅延素子Ｇ１〜Ｇ９を遅延されていく。このリード
ポインタＲＰによって、レジスタＱｉに格納されている
データが、順次、シリアルに出力データＯＵＴとして出
力される。以上の動作により、パラレル／シリアル変換
が行われる。

【０００８】このシリアル／パラレル変換器の動作を図
１６を参照して詳述する。第１サイクル ９個のパラレル入力データＩＮ１〜ＩＮ９として、９個
の第１群のパラレルデータＤＡＴＡ５１〜ＤＡＴＡ５９
が、ライトイネーブル信号ＷＥとともに入力される。こ
のライトイネーブル信号ＷＥによってスイッチＳｉが同
時にオンになり、入力データＤＡＴＡ５１〜ＤＡＴＡ５
９が同時にレジスタＱｉに格納される。この格納動作に
３周期かかるものとする。つまり、ライトイネーブル信
号ＷＥが入力されてから３周期たたないと、レジスタＱ
ｉ（ｉ＝１〜９）にデータが完全に保持されないものと
する。データＤＡＴＡ５１〜ＤＡＴＡ５９の印加から３
周期分たった後、リードポインタＲＰを印加する。その
結果、リードポインタＲＰによって第１のスイッチＶ１
がオンされてレジスタＱ１に格納されていた第１の入力
データＤＡＴＡ５１が出力データＯＵＴとして出力され
る。リードポインタＲＰは第１の１ビット単位時間遅延
素子Ｇ１で遅延され、遅延されたリードポインタＲＰが
スイッチＶ２をオンし、レジスタＲ２に格納されていた
入力データＤＡＴＡ５２を出力データＯＵＴとして出力
する。以降、同様にして入力データＤＡＴＡ５３〜ＤＡ
ＴＡ５９が順にシリアル出力される。この出力動作に９
周期かかる。

【０００９】第２サイクル データＤＡＴＡ５９を出力した後、３周期かけて、新し
い第２群のデータＤＡＴＡ６１〜ＤＡＴＡ６９を入力
し、同時にライトイネーブル信号ＷＥも印加する。その
結果、第１サイクルと同様に、データＤＡＴＡ６１〜Ｄ
ＡＴＡ９がレジスタＱｉに格納される。その後、リード
ポインタＲＰを印加して、レジスタＱｉに格納されてい
るデータＤＡＴＡ６１〜ＤＡＴＡ６９をシリアル出力す
る。

【００１０】もし、第１サイクルのデータ群ＤＡＴＡ５
１〜ＤＡＴＡ５９と第２サイクルのデータ群ＤＡＴＡ６
１〜ＤＡＴＡ６９との間が９周期分以上ない場合、この
パラレル／シリアル変換器においてはパラレル／シリア
ル変換を行うことが出来ない。なぜなら、データＤＡＴ
Ａ１１〜ＤＡＴＡ１９が３周期かけてレジスタＱ１〜Ｑ
９に格納された直後に、リードポインタＲＰを入力して
も９つのデータをシリアル出力するのに９周期だけ時間
がかかるが、その９周期内にレジスタＱ９に次のデータ
ＤＡＴＡ６９がスイッチＳ９を介して入力されて、デー
タＤＡＴＡ５９が格納されているレジスタＱ９にオーバ
ーライトするからである。つまり、レジスタＱ９に格納
されているデータＤＡＴＡ５９を出力する前にレジスタ
Ｑ９はデータＤＡＴＡ６９によりオーバーライトされ
る。

【００１１】このように連続的にデータが来る場合、従
来から使われている手段として、２バンク方式が挙げら
れる。この方式は、２つのパラレル／シリアル変換器を
用いて交互に使用することで、シリアル出力途中の時刻
において新しいデータにオーバーライトされてしまうと
いうことを回避している。つまり、第１のデータ群ＤＡ
ＴＡ５１〜ＤＡＴＡ５９を第１のパラレル／シリアル変
換器に入力してシリアル変換を行い、続く第２のデータ
群ＤＡＴＡ６１〜ＤＡＴＡ６９を第２のパラレル／シリ
アル変換器に入力してシリアル変換を行い、さらに続く
第３のデータ群ＤＡＴＡ７１〜ＤＡＴＡ７９を第１のパ
ラレル／シリアル変換器に入力してシリアル変換を行
い、そして、さらに続く第４のデータ群ＤＡＴＡ８１〜
ＤＡＴＡ８９を第２のパラレル／シリアル変換器に入力
してシリアル変換を行う。以降、同様である。このよう
にすることで、それぞれのパラレル／シリアル変換器に
着目すると、入力されてくるデータ群同士の間に９周期
分以上のの時間的余裕がでてくる。これにより、オーバ
ーライトされずにパラレル／シリアル変換を行うことが
出来る。しかしながら、２バンク方式では回路規模が２
倍になってしまうという問題がある。

【００１２】上述したシリアル／パラレル変換器および
パラレル／シリアル変換器は、たとえば、ディジタル映
像信号処理装置の入力データバッファおよび出力データ
バッファとして、好適に用いられる。そのディジタル映
像信号処理装置の構成例を、図１７を参照して述べる。
このディジタル映像信号処理装置は、シリアル／パラレ
ル変換器（Ｓ／Ｐ）、複数のプロセッサエレメントおよ
びパラレル／シリアル変換器（Ｐ／Ｓ）で構成されてい
る。各プロセッサエレメントは、入力データＩＮを映像
信号とした場合、映像信号の１フレーム内の各画素デー
タを信号処理する。つまり、プロセッサエレメントは１
フレーム内の画素数だけ設けられている。この例示にお
いては、図解の関係で、１フレーム内に９個の画素があ
ると仮定し、９個のプロセッサエレメントが設けられて
いる。入力端子から入力データＩＮが、図１３に図解し
たシリアル／パラレル変換器にシリアルに印加され、レ
ジスタに格納されたデータがプロセッサエレメントに印
加される。９個のプロセッサエレメントはそれぞれ、メ
モリと演算回路を有しており、所望の演算処理を行う。
９個のプロセッサエレメントの出力は、１水平期間（１
Ｈ）分の映像信号を構成する画素数、この例では９画素
分の数を有する、図１５に図解したパラレル／シリアル
変換器から出力端子に出力される。このディジタル映像
信号処理装置において、１水平期間（１Ｈ）毎にシリア
ル／パラレル変換器に供給された映像信号の各画素のデ
ータは、その後の水平ブランキング期間内にプロセッサ
エレメントに渡される。このプロセッサエレメントに渡
された入力データが次の１水平期間の間に演算処理され
る。そして、その後の水平ブランキング期間内に、プロ
セッサエレメント内で演算処理されたデータがパラレル
／シリアル変換器に書き込まれ、続く水平期間に演算処
理されたデータ（映像信号）が出力端子から取り出され
る。このようにして例えば映像信号のディジタル処理が
行われる。なお、図１７において、１水平期間（１Ｈ）
分のデータ容量を９個としているが、これは図解を簡単
化するためであり、実際には数百〜数千である。

【００１３】入力データＩＮを映像信号と仮定した場
合、映像信号の内、ＮＴＳＣ信号のように充分に水平ブ
ランキング期間が長ければ、その期間内にシリアル／パ
ラレル変換器でのパラレル化、パラレル／シリアル変換
器でのシリアル化がタイミング的に余裕をもって処理可
能である。しかしながら、例えば、図２０に図解したＭ
ＵＳＥ信号のように、水平ブランキング期間の極端に短
い映像信号もある。このような場合、水平ブランキング
期間を利用して、データをシリアル／パラレル変換して
パラレルデータをプロセッサエレメントに入力すること
や、プロセッサエレメントで演算処理したデータを受け
取りパラレル／シリアル変換器でシリアル化をすること
はタイミング的に不可能である。なぜなら、先にも述べ
たように、連続的にデータが来る場合、時間的制約で、
シリアル／パラレル変換器でのシリアル／パラレル変
換、パラレル／シリアル変換器でのパラレル／シリアル
変換は行えないからである。勿論、シリアル／パラレル
変換器およびパラレル／シリアル変換器を２バンク式に
することで回避できるが、これでは回路規模が大きくな
り過ぎてしまう。

【００１４】映像信号のディジタル処理装置として、例
えば、Jim Chiders, et al,"ＳＶＰ：Serial Video Pro
cessor,Proceedings of the IEEE,1990,Custom Integra
tedCircuits Conference,pp.17.3.1 〜17.3.4" に記述
されている装置が知れている。そのディジタル映像信号
処理装置の構成を図１８に示す。このディジタル映像信
号処理装置は、並列プロセッサで構成されている。その
並列プロセッサは、特に、１水平期間分のデータ数（画
素数）＝Ｍ個と同じＭ個のプロセッサエレメントが並列
に設けられたＳＩＭＤ（Sigle Instruction Multiple D
ata:単一命令多重データ処理) 方式のプロセッサであ
る。ＳＩＭＤ方式については後述する。図１８に図解し
たディジタル映像信号処理装置の詳細を述べる。ディジ
タル映像信号処理装置は、シフトレジスタ回路１００、
メモリ回路２００、演算回路３００、アドレスデコード
回路４００および制御回路５００を有する。ディジタル
映像信号処理装置の入力データＩＮとしては１水平期間
についてＭ画素からなる映像信号がシリアルに印加され
る。各画素データはそれぞれ複数のビットで構成されて
いる。

【００１５】シフトレジスタ回路１００はシリアル／パ
ラレル相互変換回路として機能するものであり、Ｍ個の
直列に設けられた１ビット単位時間遅延素子Ｇ１〜Ｇ
ｍ、Ｍ個の直列に接続された１ビット単位時間遅延素子
Ｈ１〜Ｈｍ、Ｍ個のレジスタＲ１〜Ｒｍ、これらＭ個の
レジスタの前後に設けられた２Ｍ対のスイッチ回路、た
とえば、１対のスイッチＵ１：Ｓ１および１対のスイッ
チＶ１：Ｔ１を有する。シフトレジスタ回路１００は後
述するように、シリアル／パラレル変換回路として機能
する。Ｍ個の１ビット単位時間遅延素子Ｇ１〜Ｇｍは、
リードポインタＲＰを順次遅延していく。リードポイン
タＲＰはレジスタＲ１〜Ｒｍに格納されているデータを
読み出すために、スイッチＶ１〜Ｖｍを制御するのに用
いるポインタ（制御データ）である。Ｍ個の１ビット単
位時間遅延素子Ｈ１〜Ｈｍは、ライトポインタＷＰを順
次遅延していく。ライトポインタＷＰはレジスタＲ１〜
Ｒｍにデータを書き込むために、スイッチＵ１〜Ｕｍを
付勢（オン）するのに用いるポインタである。入力デー
タＩＮとしてのワード（画素）シリアルに印加される映
像信号を、ライトポインタＷＰに基づいて付勢されるス
イッチ、たとえば、第１段目のスイッチＵ１の付勢によ
ってその映像信号を第１段目のレジスタＲ１に記憶させ
る。この動作を２段目以降のレジスタについても順次行
うことにより、ワードシリアルに印加された映像信号が
順次、Ｍ個のレジスタＲ１〜Ｒｍに保存されていく。レ
ジスタＲ１〜Ｒｍに記憶された画素データは、演算回路
３００で演算に使用するため、一旦、ＭのレジスタＲ１
〜Ｒｍからメモリ回路２００内の対応する並列に設けら
れたメモリ回路２１０、２２０、２３０、２４０に転送
された後、並列に設けられたメモリ回路に対応して並列
に設けられた演算回路３１０、３２０、３３０、３４０
に転送される、あるいは、レジスタＲ１〜Ｒｍから直
接、並列に設けられたＭ個のメモリ回路２１０、２２
０、２３０、２４０に、リードビット線ＲＢ１を介して
転送される。その転送は、アドレスデコード回路４００
がスイッチＴ１〜Ｔｍに読出制御データＲＷを印加し
て、スイッチＴ１〜Ｔｍを同時的に付勢して行う。演算
回路３１０、３２０、３３０、３４０の演算結果、また
は、メモリ回路２１０、２２０、２３０、２４０に記憶
されている演算結果は、アドレスデコード回路４００が
スイッチＳ１〜Ｓｍに書込制御データＷＰを印加してＭ
個のスイッチＳ１〜Ｓｍを同時的に付勢することによ
り、ライトビット線ＷＢ１を介してシフトレジスタ回路
１００内のレジスタＲ１〜Ｒｍに転送される。レジスタ
Ｒ１〜Ｒｍに転送された演算結果は、リードポインタＲ
Ｐに基づいてスイッチＶ１〜Ｖｍが順次付勢することに
より、出力データＯＵＴとして出力される。

【００１６】メモリ回路２００は、Ｍ個の並列に設けら
れたメモリ回路２１０、２２０、２３０、２４０を有す
る。それぞれのメモリ回路、たとえば、メモリ回路２１
０は、本例では、３段のレジスタＲ１０、Ｒ１１、Ｒ１
２と、これらレジスタの入力側にそれぞれ設けられたス
イッチＴ１０、Ｔ１１、Ｔ１２と、これらレジスタの出
力側にそれぞれ設けられたスイッチＳ１０、Ｓ１１、Ｓ
１２とを有する。スイッチＳ１０、Ｓ１１、Ｓ１２の付
勢（オン）および消勢（オフ）はアドレスデコード回路
４００からのワード書込信号ＷＷ０、ＷＷ１、ＷＷ２に
基づいて行われる。またスイッチＴ１０、Ｔ１１、Ｔ１
２の付勢および消勢はアドレスデコード回路４００から
のワード読出信号ＲＷ０、ＲＷ１、ＲＷ２に基づいて行
われる。Ｍ本のリードビット線ＲＢｉ（ｉ＝１〜ｍ）
は、メモリ回路２００のリードビット線を示しており、
シフトレジスタ回路１００内のスイッチＴｉおよびメモ
リ回路２００内のスイッチＴｉ０、Ｔｉ１、Ｔｉ２のい
ずれかがオンすることにより、シフトレジスタ回路１０
０内のレジスタＲｉおよびメモリ回路２００内のレジス
タＲｉ０、Ｒｉ１、Ｒｉ２に格納されているデータをリ
ードビット線ＲＢｉ上に呼び出す。上述のスイッチを制
御することにより、シフトレジスタ回路１００内のレジ
スタＲｉおよびメモリ回路２００内のレジスタＲｉ０、
Ｒｉ１、Ｒｉ２に格納されているデータを該当する演算
回路３１０、３２０、３３０、３４０のいずれかに供給
する。Ｍ本のライトビット線ＷＢｉ（ｉ＝１〜ｍ）はメ
モリ回路２００のライトビット線を示しており、適切に
シフトレジスタ回路１００内のスイッチＳｉおよびメモ
リ回路２００内のスイッチＳｉ０、Ｓｉ１、Ｓｉ２のい
ずれかがオンすることにより、ライトビット線ＷＢｉ上
のデータをシフトレジスタ回路１００内のレジスタＲｉ
およびメモリ回路２００内のレジスタＲｉ０、Ｒｉ１、
Ｒｉ２に格納させることが出来る。つまり、上述のスイ
ッチを制御することにより、演算回路３００の演算結果
をシフトレジスタ回路１００内のレジスタＲｉ、メモリ
回路２００内のレジスタＲｉ０、Ｒｉ１、Ｒｉ２に格納
させることが出来る。

【００１７】演算回路３００は、Ｍ個の演算回路３１
０、３２０、３３０、３４０を有する。これらの演算回
路は並列に同時的に動作可能である。制御回路５００が
演算回路３００の動作制御に必要な制御信号ＣＴＲＬ、
および、アドレスデコード回路４００にアドレス信号Ａ
ＤＲＳを出力する。アドレスデコード回路４００は、制
御回路５００から入力されたアドレス信号ＡＤＲＳをデ
コードして、上述したシフトレジスタ回路１００に対す
るワード読出信号ＲＷおよびワード書込信号ＷＷ、メモ
リ回路２００に対するワード書込信号ＷＷ０〜ＷＷ２お
よびワード読出信号ＲＷ０〜ＲＷ２を出力する。

【００１８】このディジタル映像信号処理装置において
は、映像信号の水平期間毎にシフトレジスタ回路１００
に供給された映像信号の１フレーム（１Ｈ）ごとの各画
素のデータは、その後の水平ブランキング期間内にメモ
リ回路２００内のレジスタに書き込まれる。このメモリ
回路２００に書き込まれたデータが次の１水平期間の間
に演算回路３００に供給され、演算回路３００において
演算処理された値が再びメモリ回路２００内のレジスタ
に書き込まれる。その後の水平ブランキング期間内に、
メモリ回路２００のレジスタに記憶されているデータが
シフトレジスタ回路１００内のレジスタに書き込まれ、
出力端子ＯＵＴから、各水平期間毎に演算回路３００に
おいて演算処理された映像信号が取り出される。

【００１９】このように、図１８に示したディジタル映
像信号処理装置は、映像信号の１水平期間分の画素デー
タ数（Ｍ）と同じ個数（Ｍ個）のプロセッサエレメント
を有するＳＩＭＤ（Sigle Instruction Multiple Data)
方式の並列プロセッサである。ビデオ信号処理において
は全ての画素に対して同じ演算処理をすることが多いの
で、全ての演算回路に同一の処理命令を与えるＳＩＭＤ
方式で充分に対応でき、同じ演算処理をしても不便はな
い。そして、ＳＩＭＤ方式ならば制御が１つでよいから
制御回路５００は１つで済み、ディジタル映像信号処理
装置の回路規模が小さくなるという利点がある。

【００２０】図１８に示したディジタル映像信号処理装
置の詳細な動作およびそのタイミングを、図１９を参照
して述べる。図１９はシフトレジスタ回路１００内の動
作と、メモリ回路２００と演算回路３００と間の動作と
を、時系列的に示した図である。タイミングＴ１ 映像信号は、１水平期間（１Ｈ）ごと周期内に、ディジ
タル映像信号処理装置に印加される入力データＩＮとし
て映像信号がワード（画素）シリアルに印加される（タ
イミングＴ１）。映像信号の最初の画素データが印加さ
れると同時に１ビットのライトポインタＷＰも印加さ
れ、このライトポインタＷＰが第１のスイッチＵ１をオ
ン（付勢）する。これにより、スイッチＵ１が閉にな
り、映像信号の最初の画素データがレジスタＲ１に格納
される。ライトポインタＷＰは１ビット単位時間遅延素
子Ｈ１に印加されて遅延される。この遅延時間は、次の
画素データが入力される時間に設定してある。次の映像
信号伝送タイミングで、次の画素データが入力される
が、スイッチＵ１を付勢させたライトポインタＷＰが１
ビット単位時間遅延素子Ｈ１から出力されてスイッチＵ
２を付勢してスイッチＵ２を閉にして入力データＩＮと
して印加された次の画素データをレジスタＲ２に格納す
る。以下、同様にして映像信号の画素データが順次、メ
モリ回路２００内のレジスタＲ３〜Ｒｍに格納される。
つまり、１水平期間（１Ｈ）分の映像信号が画素ごとレ
ジスタＲ１〜Ｒｍに格納される（図１９のタイミングＴ
９）。

【００２１】タイミングＴ２ 水平ブランキング期間（タイミングＴ２）内において、
アドレスデコード回路４００からのワード読出信号ＲＷ
によってシフトレジスタ回路１００内のスイッチＴ１〜
Ｔｍを付勢し、これと同時的に、ワード読出信号ＲＷ０
〜ＲＷ２のいずれかによってメモリ回路２００内のスイ
ッチＴｉ０（ｉ＝１〜ｍ）、Ｔｉ１、Ｔｉ２のいずれか
を付勢する。これにより、メモリ回路２００内のレジス
タＲｉに格納された画素データは、リードビット線ＲＢ
ｉを介して対応する演算回路（ＡＬＵ）３１０、３２
０、３３０、３４０に入力され、それぞれの演算回路３
１０、３２０、３３０、３４０において所定の画像処理
演算が行われる。本例では、ＳＩＭＤ式による演算が行
われる。演算処理後、アドレスデコード回路４００から
のワード書込信号ＷＷｉ（ｉ＝０〜２）によってメモリ
回路２００内のスイッチＳｉ０をオンにして、ライトビ
ット線ＷＢｉを介して演算回路３１０、３２０、３３
０、３４０における演算結果をメモリ回路２１０、２２
０、２３０、２４０内のレジスタＲｉ０に格納する（タ
イミングＴ１０）。

【００２２】タイミングＴ３ 次の１水平期間（タイミングＴ３）の間に、アドレスデ
コード回路４００からのワード書込信号ＷＷｉ（ｉ＝０
〜２）によって、メモリ回路２１０、２２０、２３０、
２４０内のスイッチＳｉ０、Ｓｉ１、Ｓｉ２、および、
スイッチＴｉ０、Ｔｉ１、Ｔｉ２をオンし、メモリ回路
２１０、２２０、２３０、２４０内のレジスタＲｉ０、
Ｒｉ１、Ｒｉ２からデータを演算回路３１０、３２０、
３３０、３４０に転送し、演算回路３１０、３２０、３
３０、３４０を介してメモリ回路２１０、２２０、２３
０、２４０内のレジスタＲｉ０、Ｒｉ１、Ｒｉ２に戻す
（タイミングＴ１２）。そして、最終的な演算結果をメ
モリ回路２１０、２２０、２３０、２４０内のレジスタ
Ｒｉ２に格納する。この水平期間にディジタル映像信号
処理装置に印加される映像信号は、上記タイミングＴ１
と同じく、シフトレジスタ回路１００内のＭ個のレジス
タＲ１〜Ｒｍに格納される（タイミングＴ１１）。

【００２３】タイミングＴ４ 水平ブランキング期間（タイミングＴ４）内において、
アドレスデコード回路４００からのワード読出信号ＲＷ
２によってメモリ回路２１０、２２０、２３０、２４０
内のスイッチＴｉ２をオンし、ワード書込信号ＷＷによ
ってシフトレジスタ回路１００内のスイッチＳｉをオン
にする。その結果、レジスタＲｉ２に格納されている演
算結果のデータをリードビット線ＲＢｉ、演算回路３１
０、３２０、３３０、３４０を介してライトビット線Ｗ
Ｂｉを介してシフトレジスタ回路１００内のレジスタＲ
ｉにそのデータを格納する（タイミングＴ１３）。

【００２４】タイミングＴ５ レジスタＲｉに演算回路３１０、３２０、３３０、３４
０における演算結果を格納した後、次の１水平期間（タ
イミングＴ５）の最初において、スイッチＶ１をオンに
するリードポインタＲＰを入力する。その結果、シフト
レジスタ回路１００内のスイッチＶ１がオンになり、レ
ジスタＲ１に格納されていた演算結果が出力データＯＵ
Ｔとして出力される。スイッチＶ１はリードポインタＲ
Ｐが印加されている間だけ付勢され、その後、オフにな
る。その直後、ライトポインタＷＰが印加されスイッチ
Ｕ１を付勢してスイッチＵ１の接点を閉にする。このと
き、入力データＩＮとして次の映像信号の画素データが
入力され、最初の画素データが出力データＯＵＴとして
出力されて空の状態のレジスタＲ１に格納される。上記
リードポインタＲＰが１ビット単位時間遅延素子Ｇ１に
転送されてそこで遅延され、その出力によってスイッチ
Ｖ２がオンとなり、レジスタＲ２に格納されていた演算
結果が出力される。上記同様、スイッチＶ２はリードポ
インタＲＰが印加されている間だけ付勢されており、そ
の後、オフになる。その直後、１ビット単位時間遅延素
子Ｇ１からのライトポインタＷＰがスイッチＵ２に印加
され、スイッチＵ１を付勢して閉にする。映像信号の次
ぎの画素データが印加され、そのの画素データがレジス
タＲ２から出力されて空の状態になったレジスタＲ２に
格納される。以降、同様にしてレジスタＲ３〜Ｒｍに格
納されていた演算結果が順次出力される。その結果、１
水平期間（１Ｈ）分の演算結果が出力データＯＵＴがワ
ード（画素）シリアルに出力される（タイミングＴ１
５）。それと同時的に、レジスタＲ１〜Ｒｍに次ぎの映
像信号の画素データが格納される。タイミングＴ１５に
おいてレジスタＲ１〜Ｒｍに格納された画素データは、
タイミングＴ１６において、タイミングＴ１２と同様、
データの転送および演算処理が行われる。

【００２５】以下、上記同様に処理が行われる。タイミングＴ６ タイミングＴ１７において、タイミングＴ１３と同様の
処理が行われる。タイミングＴ７ タイミングＴ１８およびタイミングＴ１９において、タ
イミングＴ１４およびタイミングＴ１５と同様の処理が
行われる。タイミングＴ２０において、タイミングＴ１
６と同様の処理が行われる。タイミングＴ８ タイミングＴ２１において、タイミングＴ１３およびタ
イミングＴ１７と同様の処理が行われる。

【００２６】また、図１８に示したディジタル映像信号
処理装置においては、隣り合うメモリ内のデータを使用
して演算できない構成になっているが、例えば、リード
ビット線ＲＢｉとリードビット線ＲＢｉ＋１とをセレク
タ（図示せず）を介して、隣接する演算回路３００に供
給するようにすれば、レジスタＲｉｊ（ｊ＝０〜２）に
あるデータと、レジスタＲ（ｉ＋１）ｊにあるデータと
を用いて演算回路３００で演算できる。このセレクタの
制御も制御回路５００により行われる。しかし、メモリ
回路２００内の隣り合うレジスタ（メモリ）内のデータ
同士の演算を行うためのセレクタは、本発明とは直接関
係ないので、図１８においても省略しており、また、以
降で述べる本発明の説明においても省略する。

【００２７】また、図１８において、１つのメモリ回
路、たとえば、メモリ回路２１０は３個のレジスタによ
り構成されているが、通常、メモリ回路２１０は画素数
に応じて１２８〜１０２４個のレジスタにより構成され
る。ここでは、説明を簡略化するために、メモリ回路２
１０内のレジスタ数を３個にしてある。

【００２８】以上の映像信号の処理は、ブランキング期
間が充分長く存在する映像信号について述べたが、たと
えば、図２０に示したように、ＭＵＳＥ信号のように、
水平ブランキング期間の極端に短い映像信号もある（た
とえば、「ＭＵＳＥ−ハイビジョン伝送方式、二宮佑一
著、電子情報通信学会発行」の第３章、45ページ、を参
照されたい）。

【００２９】

【発明が解決しようとする課題】図１３に図解した従来
のシリアル／パラレル変換器の問題について述べる。デ
ータが連続的に来る場合、上述したシリアル／パラレル
変換器ではオーバーライトが発生し、データの破壊が生
ずる。このオーバーライトを解決する２バンク方式の回
路構成をとると回路構成が複雑になる。

【００３０】図１５に図解した従来のパラレル／シリア
ル変換器の問題について述べる。このパラレル／シリア
ル変換器においても、シリアル／パラレル変換器と同じ
オーバーライトの問題に遭遇している。このオーバーラ
イトを解決する２バンク方式の回路構成をとると回路構
成が複雑になる。

【００３１】上述したシリアル／パラレル変換器オーバ
ーライトパラレル／シリアル変換器を用いた演算処理装
置は、上述した問題を抱えることになる。

【００３２】図１８に図解したディジタル映像信号処理
装置の問題を述べる。ＭＵＳＥ信号においては、水平ブ
ランキング期間は１１サンプルの期間しかない。このよ
うに短いブランキング期間でシフトレジスタ回路１００
内のＭ個のレジスタＲ１〜Ｒｍからメモリ回路２００内
のレジスタにデータを転送することは、タイミング的に
不可能である。同様に、短いブランキング期間に、メモ
リ回路２００内のレジスタからシフトレジスタ回路１０
０内のレジスタＲ１〜Ｒｍにデータを書き込むとも、タ
イミング的に不可能である。

【００３３】その理由を詳述する。アドレスデコード回
路４００からの制御信号で、シフトレジスタ回路１００
内のレジスタＲｉの前後のスイッチＴｉ（ｉ＝１〜ｍ）
およびスイッチＳｉ０をオンにして、レジスタＲｉに格
納された映像信号の画素データをリードビット線ＲＢｉ
に出力し、演算回路３００に印加して演算を行わせ、そ
の結果をライトビット線ＷＢｉを介してメモリ回路２０
０内のレジスタＲｉ０に格納する。さらに、メモリ回路
２００内のスイッチＴｉ２およびシフトレジスタ回路１
００内のスイッチＳｉをオンにして、メモリ回路２００
内のレジスタＲｉ２に格納された演算結果をリードビッ
ト線ＲＢｉ、演算回路３００、ライトビット線ＷＢｉを
介してシフトレジスタ回路１００内のレジスタＲｉに格
納するのに、ＭＵＳＥ信号において１２サンプル（周
期）の時間以上かかるとする。ある１水平期間（１Ｈ）
分のデータがシフトレジスタ回路１００内のレジスタＲ
１〜Ｒｍに格納された直後、即ち、水平ブランキング期
間、例えば図１９のタイミングＴ４の始まりからシフト
レジスタ回路１００内のレジスタＲｉのデータをメモリ
回路２００内のレジスタＲｉ０に転送し、レジスタＲｉ
２のデータをシフトレジスタ回路１００内のレジスタＲ
ｉに転送するが（タイミングＴ１３）が、この転送に１
２サンプルの時間以上かかるので、転送途中の時刻にお
いて新しい画素データが入力され、スイッチＵ１を介し
てレジスタＲ１に格納されてしまう（タイミングＴ１
４）。従って、シフトレジスタ回路１００内のレジスタ
Ｒ１の既存のデータはメモリ回路２００への転送完了前
に新しいデータにオーバーライトされてしまい、データ
の破壊が発生する。つまり、メモリ回路２００へは本来
のデータを正常に転送できない。

【００３４】このように、水平ブランキング期間の極端
に短い映像信号は、または、水平ブランキング期間が事
実上存在しない映像信号は、シフトレジスタ回路１００
内のレジスタから、メモリ回路２００に書き込む時間的
余裕がなく、そして、逆に、メモリ回路２００からシフ
トレジスタ回路１００内のレジスタに書き込む時間的余
裕もない。その結果として、従来のディジタル映像信号
処理装置においては、水平ブランキング期間の短い映像
信号の処理を行うことができないという問題に遭遇して
いる。

【００３５】本発明の目的 したがって、本発明は、入力データが連続的に到来して
もオーバーライトに起因するデータの破壊を発生させ
ず、かつ、回路規模を増大させないシリアル／パラレル
変換器を提供することにある。

【００３６】または本発明の目的は、入力データが連続
的に到来してもオーバーライトに起因するデータの破壊
を発生させず、かつ、回路規模を増大させないパラレル
／シリアル変換器を提供することにある。

【００３７】さらに本発明の目的は、上記シリアル／パ
ラレル変換器オーバーライトパラレル／シリアル変換器
を用いる演算処理装置において、入力データが連続的に
到来してもオーバーライトに起因するデータの破壊を発
生させず、かつ、回路規模を増大させない演算処理装置
を提供することにある。

【００３８】本発明の目的は、水平ブランキングが短い
映像信号、あるいは、水平ブランキング期間が事実上存
在しない映像信号についても、所定の処理を行うことが
可能なディジタル映像信号処理装置を提供することにあ
る。

【００３９】

【課題を解決するための手段】本発明の、所定の時間あ
たりＭ＝（ｍ＋ｎ）個のデータからなる入力データをシ
リアルに入力し、それらのデータをパラレルに出力する
動作を周期的に行うシリアル／パラレル変換器は、ｍ個
のデータをシリアルに入力してパラレルに出力する、ｍ
個の第１のレジスタ回路と、該第１のレジスタ回路と並
列に設けられ、ｍ個のデータをシリアルに入力してパラ
レルに出力するｍ個の第２のレジスタ回路と、ｎ個のデ
ータをシリアルに入力してパラレルに出力するｎ個の第
３のレジスタ回路とを有する。

【００４０】ｍ個のレジスタ回路の数は、パラレル出力
の間、第１または第２のレジスタ回路が次の周期のデー
タを受入れ可能な数で規定される。特定的には、記ｍ個
のレジスタ回路の数は、前記パラレル出力時間、およ
び、周期的に入力されるＭ＝（ｍ＋ｎ）個のデータの入
力時間間隔で規定される。

【００４１】特定的には、第１のレジスタ回路、第２の
レジスタ回路と第３のレジスタ回路のそれぞれが、デー
タの各々を格納するレジスタと、該レジスタの入力側に
設けられライトポインタによって付勢される入力スイッ
チと、該レジスタの出力側に設けられたライトイネーブ
ル信号によって付勢される出力スイッチとを有する。

【００４２】好適には、第１のレジスタ回路、第２のレ
ジスタ回路と第３のレジスタ回路のそれぞれが、前記入
力スイッチを付勢する１ビットのライトポインタを前記
データの入力タイミングに応じて遅延する１ビット単位
時間遅延素子を有する。各々のレジスタ回路内の１ビッ
ト単位時間遅延素子は直列に接続され、データ入力タイ
ミングに対応して１ビットの第１のライトポインタが順
次遅延されて第１のレジスタ回路および第２のレジスタ
回路内の該当する入力スイッチを連続的に付勢するよう
に、第１のレジスタ回路内の最終段の１ビット単位時間
遅延素子と前記第２のレジスタ回路内の初段の１ビット
単位時間遅延素子とが直列に接続される。また、データ
入力タイミングに対応して第１のライトポインタの印加
と交互に印加される１ビットの第２のライトポインタが
順次遅延されて第１のレジスタ回路および第３のレジス
タ回路内の該当する入力スイッチを連続的に付勢するよ
うに、第１のレジスタ回路内の最終段の１ビット単位時
間遅延素子と第３のレジスタ回路内の初段の１ビット単
位時間遅延素子とが直列に接続される。

【００４３】特定的には、前記入力データが、Ｍ（＝ｍ
＋ｎ）個の画素データからなる１フレームの映像信号で
あり、前記入力時間間隔が、水平ブランキング期間であ
る。

【００４４】また本発明の、所定の時間あたりＭ＝（α
＋β）個のデータからなる入力データをパラレル入力
し、それらのデータをシリアル出力する動作を周期的に
行うパラレル／シリアル変換器は、α個のデータをパラ
レルに入力してシリアルに出力するα個の第１のレジス
タ回路と、β個のデータをパラレルに入力してシリアル
に出力するβ個の第２のレジスタ回路と、該第２のレジ
スタ回路と並列に設けられ、β個のデータをパラレルに
入力してシリアルに出力するβ個の第３のレジスタ回路
とを有する。

【００４５】前記β個のレジスタ回路の数は、パラレル
データ入力の間、次の周期のデータを受入れ可能な数で
規定される。特定的には、前記β個のレジスタ回路の数
は、パラレルデータ入力出力時間、および、周期的に入
力されるＭ＝（α＋β）個のデータの入力時間間隔で規
定される。

【００４６】特定的には、第１のレジスタ回路、第２の
レジスタ回路と第３のレジスタ回路のそれぞれが、前記
データの各々を格納するレジスタと、該レジスタの入力
側に設けられライトイネーブル信号によって付勢される
入力スイッチと、該レジスタの出力側に設けられリード
ポインタによって付勢される出力スイッチとを有する。

【００４７】また特定的には、第１のレジスタ回路、第
２のレジスタ回路と第３のレジスタ回路のそれぞれが、
前記出力スイッチを付勢する１ビットのリードポインタ
を前記データの入力タイミングに応じて遅延する１ビッ
ト単位時間遅延素子を有する。各々のレジスタ回路内の
該１ビット単位時間遅延素子が直列に接続されている。
前記データ出力タイミングに印加されるリードポインタ
が順次遅延されて第１のレジスタ回路および前記第２の
レジスタ回路内の該当する出力スイッチを付勢するよう
に、第１のレジスタ回路内の最終段の１ビット単位時間
遅延素子と第２のレジスタ回路内の初段の１ビット単位
時間遅延素子とが直列に接続される。また、前記データ
出力タイミングの次のデータ出力タイミングにリードポ
インタが順次遅延されて第１のレジスタ回路および第３
のレジスタ回路内の該当する出力スイッチを付勢するよ
うに、第１のレジスタ回路内の最終段の１ビット単位時
間遅延素子と第３のレジスタ回路内の初段の１ビット単
位時間遅延素子とが直列に接続される。

【００４８】特定的には、前記入力データが、Ｍ（＝α
＋β）個の画素データからなる１フレームの映像信号で
あり、前記入力時間間隔が水平ブランキング期間であ
る。

【００４９】さらに本発明によれば、所定の時間あたり
Ｍ＝（ｍ＋ｎ）＝（α＋β）個のデータからなる入力デ
ータをシリアルに入力し、それらのデータをパラレルに
演算処理する演算処理装置であって、上記シリアル／パ
ラレル変換器と、該シリアル／パラレル変換器から出力
されるデータを独立に演算処理するＭ個のプロセッサエ
レメントを有するプロセッサ手段と、該プロセッサ手段
のＭ個の演算結果をパラレルに入力してシリアルに出力
する上記パラレル／シリアル変換器とを有する演算処理
装置が提供される。

【００５０】本発明の、第１形態の演算処理装置は、所
定の時間あたりＭ個のデータからなる入力データをシリ
アルに入力し、これらＭ個のデータをパラレルに演算処
理し、これらパラレルの演算結果をシリアルに出力する
演算処理装置であって、Ｎ＝Ｍ／２個のデータをシリア
ルに入力してパラレルに出力し、Ｎ個のパラレルデータ
を入力してシリアルに出力する第１のレジスタ回路、Ｎ
＝Ｍ／２個のデータをシリアルに入力してパラレルに出
力し、Ｎ個のパラレルデータを入力してシリアルに出力
する第２のレジスタ回路、および、前半のＮ個のデータ
を第１のレジスタ回路に入力してパラレル出力させ、後
半のＮ個のデータを第２のレジスタ回路に入力してパラ
レル出力させる制御手段を有するシリアル／パラレル相
互変換器と、前記第１のレジスタ回路からのＮ個のパラ
レルデータを受入れ、該受け入れたパラレルデータに所
定の演算を行ない、該演算結果を前記第１のレジスタ回
路に送出する第１の演算回路手段と、前記第２のレジス
タ回路からのＮ個のパラレルデータを受入れ、該受け入
れたパラレルデータに所定の演算を行ない、該演算結果
を前記第２のレジスタ回路に送出する第２の演算回路手
段とを有する。

【００５１】特定的には、第１の演算回路手段は、第１
のレジスタ回路からのパラレルデータを受入れるＮ個の
メモリ回路と、該受け入れたパラレルデータに所定の演
算を行うＮ個の演算回路とを有し、該演算結果を前記メ
モリ回路を介してまたは直接前記第１のレジスタ回路に
送出する。第２の演算回路手段も、第２のレジスタ回路
からのパラレルデータを受入れるＮ個のメモリ回路と、
該受け入れたパラレルデータに所定の演算を行うＮ個の
演算回路とを有し、該演算結果を前記メモリ回路を介し
てまたは直接第２のレジスタ回路に送出する。

【００５２】さらに、特定的には、第１のレジスタ回路
および第２のレジスタ回路はそれぞれ、前記データを格
納するレジスタ、シリアル入力データを対応する該レジ
スタに入力する第１の入力スイッチ、該レジスタに格納
されたデータを演算回路手段に出力する第１の出力スイ
ッチ、演算回路手段からの演算結果をレジスタに入力す
る第２の入力スイッチ、該レジスタに格納された演算結
果を出力する第２の出力スイッチを有する。第１の入力
スイッチは前記シリアル入力データの入力タイミングに
応答して付勢され、第１の出力スイッチは前記演算回路
手段へのパラレル出力タイミングに応じて付勢される。
第２の入力スイッチは前記演算回路手段の演算出力タイ
ミングに応答して付勢され、第２の出力スイッチは前記
シリアル出力タイミングに応じて付勢される。

【００５３】本発明の演算処理装置の第２形態の演算処
理装置は、所定の時間あたりＭ個のデータからなる入力
データをシリアルに入力し、これらＭ個のデータをパラ
レルに演算処理し、これらパラレルの演算結果をシリア
ルに出力する演算処理装置であって、Ｎ＝Ｍ／２個のデ
ータをシリアルに入力してパラレルに出力する第１のシ
リアル／パラレル変換器と、Ｎ＝Ｍ／２個のデータをシ
リアルに入力してパラレルに出力する第２のシリアル／
パラレル変換器と、Ｎ個のパラレルデータを入力してシ
リアルに出力する第１のパラレル／シリアル変換器と、
Ｎ個のパラレルデータを入力してシリアルに出力する第
２のパラレル／シリアル変換器と、前記第１のシリアル
／パラレル変換器からのＮ個のパラレルデータを受入
れ、該受け入れたパラレルデータに所定の演算を行な
い、該演算結果を前記第１のパラレル／シリアル変換器
に送出する第１の演算回路手段と、前記第２のシリアル
／パラレル変換器からのＮ個のパラレルデータを受入
れ、該受け入れたパラレルデータに所定の演算を行な
い、該演算結果を前記第２のパラレル／シリアル変換器
に送出する第２の演算回路手段と、制御回路手段とを有
する。

【００５４】特定的には、第１の演算回路手段は、第１
のシリアル／パラレル変換器からのパラレルデータを受
入れるＮ個のメモリ回路と、該受け入れたパラレルデー
タに所定の演算を行うＮ個の演算回路とを有し、該演算
結果を前記メモリ回路を介してまたは直接、第１のパラ
レル／シリアル変換器に送出し、第２の演算回路手段
は、第２のシリアル／パラレル変換器からのパラレルデ
ータを受入れるＮ個のメモリ回路と、該受け入れたパラ
レルデータに所定の演算を行うＮ個の演算回路とを有
し、該演算結果を前記メモリ回路を介してまたは直接前
記第２のパラレル／シリアル変換器に送出する。

【００５５】特定的には、第１のシリアル／パラレル変
換器および第２のシリアル／パラレル変換器はそれぞ
れ、前記入力データを格納するレジスタ、シリアル入力
データを対応する該レジスタに入力する入力スイッチ、
該レジスタに格納されたデータを前記演算回路手段に出
力する出力スイッチを有し、第１のパラレル／シリアル
変換器および第２のパラレル／シリアル変換器はそれぞ
れ、演算結果を格納するレジスタ、演算結果を該レジス
タに入力する入力スイッチ、該レジスタに格納されたデ
ータをシリアル出力する出力スイッチを有する。第１の
パラレル／シリアル変換器および第２のパラレル／シリ
アル変換器はそれぞれ、演算回路手段からの演算結果を
前記レジスタに入力する入力スイッチ、該レジスタに格
納された演算結果を出力する出力スイッチを有する。シ
リアル／パラレル変換器の入力スイッチは前記シリアル
入力データの入力タイミングに応答して付勢され、シリ
アル／パラレル変換器の出力スイッチは演算回路手段へ
のパラレル出力タイミングに応じて付勢される。パラレ
ル／シリアル変換器の入力スイッチは演算回路手段の演
算出力タイミングに応答して付勢され、パラレル／シリ
アル変換器の出力スイッチはシリアル出力タイミングに
応じて付勢される。

【００５６】また本発明の第３形態の演算処理装置は、
第１のシリアル／パラレル相互変換回路と、第２のシリ
アル／パラレル相互変換回路と、第２の入力データを第
１のシリアル／パラレル相互変換回路または第２のシリ
アル／パラレル相互変換回路に選択的に入力する入力デ
ータ選択回路と、第１のシリアル／パラレル相互変換回
路または第２のシリアル／パラレル相互変換回路からパ
ラレルデータを受け入れて、所定の演算を行い、再び、
第１のシリアル／パラレル相互変換回路または第２のシ
リアル／パラレル相互変換回路に送出する演算回路手段
と、第１のシリアル／パラレル相互変換回路または第２
のシリアル／パラレル相互変換回路のシリアル出力を選
択的に切り換えて出力する出力データ選択回路とを有す
る。

【００５７】

【作用】本発明のシリアル／パラレル変換器において
は、ｍ個のデータを周期的に交互に、第１のレジスタ回
路と第２のレジスタ回路にシリアル入力し、ｎ個のデー
タを該シリアル入力に続けて第３のレジスタ回路にシリ
アル入力し、さらに、シリアル入力したデータを同時的
にパラレル出力する。第１のレジスタ回路と第２のレジ
スタ回路を交互に使用するので、オーバーライトは発生
しない。ｍ個のレジスタ回路の数は、前記パラレル出力
の間、次の周期のデータを受入れ可能な数で規定される
が、従来の２バンク方式に比べると、回路構成が非常に
小さい。

【００５８】本発明のパラレル／シリアル変換器におい
ては、α個のデータを第１のレジスタ回路にパラレル入
力した後、β個のデータを周期的に交互に、第２のレジ
スタ回路と第３のレジスタ回路にパラレル入力し、さら
に、第１のレジスタ回路および第２または第３のレジス
タ回路に入力したデータをシリアルに出力する。第２と
第３のレジスタ回路を交互に使用するので、オーバーラ
イトは発生しない。β個のレジスタ回路の数は、前記シ
リアル出力の間、次の周期のデータを受入れ可能な数で
規定されるが、従来のようにパラレル／シリアル変換器
を２バンクにする場合に比較して、回路構成は小さい。

【００５９】本発明の演算処理装置は、上記シリアル／
パラレル変換器と上記パラレル／シリアル変換器を用い
るので、回路構成が簡単になり、オーバーライトの問題
も発生しない。

【００６０】本発明の第１形態の演算処理装置の作用に
ついて述べる。シリアル／パラレル相互変換器内の、制
御手段は、前半のＮ個のデータを第１のレジスタ回路に
入力してパラレル出力させ、後半のＮ個のデータを第２
のレジスタ回路に入力してパラレル出力させる。さらに
制御手段は、第１のレジスタ回路と第２のレジスタ回路
を作動的に直列接続し、第１の演算回路手段から出力さ
れた演算結果を第１のレジスタ回路に受入れてシリアル
出力させ、第２の演算回路手段から出力された演算結果
を第２のレジスタ回路に受入れて第１のレジスタ回路の
シリアル出力に続けてシリアル出力させる。

【００６１】本発明の第２形態の演算処理装置の作用に
ついて述べる。制御回路手段は、前半のＮ個のシリアル
入力データを前記第１のシリアル／パラレル変換器に入
力し、後半のＮ個のシリアル入力データを前記第２のシ
リアル／パラレル変換器に入力する。また制御回路手段
は、第１のパラレル／シリアル変換器に格納された演算
結果シリアル出力し、該演算結果のシリアル出力に続け
て、第２のパラレル／シリアル変換器に格納された演算
結果シリアル出力する。シリアル／パラレル相互変換器
内の、制御手段は、前半のＮ個のデータを第１のレジス
タ回路に入力してパラレル出力させ、後半のＮ個のデー
タを第２のレジスタ回路に入力してパラレル出力させ
る。さらに制御手段は、第１のレジスタ回路と第２のレ
ジスタ回路を作動的に直列接続し、第１の演算回路手段
から出力された演算結果を第１のレジスタ回路に受入れ
てシリアル出力させ、第２の演算回路手段から出力され
た演算結果を第２のレジスタ回路に受入れて第１のレジ
スタ回路のシリアル出力に続けてシリアル出力させる。

【００６２】本発明の第３形態の演算処理装置の作用に
ついて述べる。この演算処理装置は２バンク構成のシリ
アル／パラレル相互変換回路を有するから、入力データ
と次の入力データとの時間余裕がないときは、通常の２
バンク方式で動作させる。一方、入力データと次の入力
データとの時間余裕が充分あるときは、入力データ選択
回路を動作させて交互に、第１のシリアル／パラレル相
互変換回路と第２のシリアル／パラレル相互変換回路と
に入力データを印加し、これらのデータを用いて複雑な
演算を可能とする。その演算結果は、出力データ選択回
路を選択して出力する。

【００６３】

【実施例】先ず、シリアル／パラレル変換器について述
べる。図１は本発明のシリアル／パラレル変換器の第１
の実施例としてのシリアル／パラレル変換器の回路構成
図である。このシリアル／パラレル変換器は、本実施例
においては、９ワードのシリアル／パラレル変換器であ
り、第１群のレジスタＲ１Ａ〜Ｒ３Ａ、第２群のレジス
タＲ１Ｂ〜Ｒ３Ｂ、第３群のレジスタＲ４〜Ｒ９、第１
のライトポインタＷＰＡを単位時間遅延する第１群の１
ビット単位時間遅延素子Ｈ１Ａ〜Ｈ３Ａ、第２のライト
ポインタＷＰＢを単位時間遅延する１ビット単位時間遅
延素子Ｈ１Ｂ〜Ｈ３Ｂ、第１のライトポインタＷＰＡお
よび第２のライトポインタＷＰＢを単位時間遅延する第
３群の１ビット単位時間遅延素子Ｈ４〜Ｈ９、第１群の
入力スイッチＵ１Ａ〜Ｕ３Ａ、第２群の入力スイッチＵ
１Ｂ〜Ｕ３Ｂ、第３群のスイッチＵ４〜Ｕ９、第１群の
出力スイッチＴ１Ａ〜Ｔ３Ａ、第２群の出力スイッチＴ
１Ｂ〜Ｔ３Ｂ、第３群のスイッチＴ４〜Ｔ９、第１のオ
ア回路ＯＲＷ、および第２のオア回路ＯＲＲにより、図
示の如く接続構成されている。上記１ビット単位時間遅
延素子Ｈ１Ａ〜Ｈ３Ａ、Ｈ１Ｂ〜Ｈ３Ｂ、Ｈ４〜Ｈ９
は、第１のライトポインタＷＰＡ、第２のライトポイン
タＷＰＢによって、入力スイッチＵ１Ａ〜Ｕ３Ａまたは
Ｕ１Ｂ〜Ｕ３Ｂ、Ｕ４〜Ｕ９を順次付勢して、連続して
入力されるデータをレジスタに順次格納するため、連続
するデータの入力時間に相当するだけの単位時間を遅延
する。

【００６４】第１のライトポインタＷＰＡを遅延する第
１群の１ビット単位時間遅延素子Ｈ１Ａ〜Ｈ３Ａは直列
に接続されている。第２のライトポインタＷＰＢを遅延
する第２群の１ビット単位時間遅延素子Ｈ１Ｂ〜Ｈ３Ｂ
も直列に接続されている。第１のライトポインタＷＰＡ
および第２のライトポインタＷＰＢを遅延する第３群の
１ビット単位時間遅延素子Ｈ４〜Ｈ９も直列に接続され
ている。第１群の１ビット単位時間遅延素子Ｈ１Ａ〜Ｈ
３Ａと、第２群の１ビット単位時間遅延素子Ｈ１Ｂ〜Ｈ
３Ｂとは並列に設けられているが、第３群の１ビット単
位時間遅延素子Ｈ４は、第１のオア回路ＯＲＷを介し
て、１ビット単位時間遅延素子Ｈ３Ａおよび１ビット単
位時間遅延素子Ｈ３Ｂに接続されている。つまり、１ビ
ット単位時間遅延素子Ｈ３Ａから第１のライトポインタ
ＷＰＡが遅延されて出力されると、または、１ビット単
位時間遅延素子Ｈ３Ｂから第２のライトポインタＷＰＢ
が遅延されて出力されると、これらいずれかのライトポ
インタが１ビット単位時間遅延素子Ｈ４に入力される。

【００６５】第１のライトポインタＷＰＡが入力される
と、第１群の１ビット単位時間遅延素子Ｈ１Ａ〜Ｈ３Ａ
で順次遅延され、さらに、第３群の１ビット単位時間遅
延素子Ｈ４〜Ｈ９で順次遅延されていく。第１群のレジ
スタＲｉＡ（ｉ＝１〜３）および第３群のレジスタＲｊ
（ｊ＝４〜９）の入力部には第１群の入力スイッチＵｉ
Ａ（ｉ＝１〜３）および第３群の入力スイッチＵｊ（ｊ
＝４〜９）が設けられており、第１のリードポインタＲ
ＰＡで第１群のスイッチＵｉＡおよび第３群のスイッチ
Ｕｊが順次オンされれば入力データＩＮを構成するデー
タＤＡＴＡ１〜ＤＡＴＡ９が順次、第１群のレジスタＲ
ｉＡおよび第３群のレジスタＲｊに格納される。 同様
に、第２のライトポインタＷＰＢが入力されると、第２
群の１ビット単位時間遅延素子Ｈ１Ｂ〜Ｈ３Ｂで順次遅
延され、さらに、第３群の１ビット単位時間遅延素子Ｈ
４〜Ｈ９で順次遅延されていく。第２群のレジスタＲｉ
Ｂ（ｉ＝１〜３）および上述した第３群のレジスタＲｊ
（ｊ＝４〜９）の入力部にも第２群の入力スイッチＵｉ
Ｂ（ｉ＝１〜３）および上述した第３群の入力スイッチ
Ｕｊ（ｊ＝４〜９）が設けられており、第２のリードポ
インタＲＰＢでスイッチＵｉＢおよびスイッチＵｊがオ
ンされれば入力データＩＮを構成するデータＤＡＴＡ１
〜ＤＡＴＡ９がレジスタＲｉＡおよびレジスタＲｊに順
次格納される。ただし、第１のライトポインタＷＰＡと
第２のライトポインタＷＰＢとは、交互のタイミングで
印加される。

【００６６】第１群のレジスタＲｉＡの出力部には第１
群の出力スイッチＴｉＡがあり、第１のリードイネーブ
ル信号ＲＥＡを与えるとスイッチＴｉＡ（ｉ＝１〜３）
がオンされ、レジスタＲｉＡに格納されているデータが
出力データＯＵＴｉ（ｉ＝１〜３）として出力される。
第２群のレジスタＲｉＢの出力部にも第２群の出力スイ
ッチＴｉＢがあり、第２のリードイネーブル信号ＲＥＢ
を与えるとスイッチＴｉＢ（ｉ＝１〜３）がオンされ、
レジスタＲｉＢに格納されているデータが出力データＯ
ＵＴｉ（ｉ＝１〜３）として出力される。第１のリード
イネーブル信号ＲＥＡと第２のリードイネーブル信号Ｒ
ＥＢとは交互のタイミングで印加される。第１のリード
イネーブル信号ＲＥＡまたは第２のリードイネーブル信
号ＲＥＢがオア回路ＯＲＲを介してスイッチＴｉ（ｉ＝
４〜９）に印加されることにより、これらスイッチＴｊ
（ｊ＝４〜９）がオンされて、レジスタＲ４〜Ｒ９に格
納されているデータが、上記出力データＯＵＴｉ（ｉ＝
１〜３）の出力に続けて、出力データＯＵＴ４〜ＯＵＴ
９として出力される。

【００６７】上記シリアル／パラレル変換器の詳細動作
を図２を参照して述べる。入力データＩＮを構成するデ
ータ群ＤＡＴＡ１１〜ＤＡＴＡ１９、データ群ＤＡＴＡ
２１〜ＤＡＴＡ２９、データ群ＤＡＴＡ３１〜ＤＡＴＡ
３９が順次入力される。これらのデータ群として、たと
えば、映像信号の１フレームごとの画像データである。
この例では、第１群のデータ群ＤＡＴＡ１１〜ＤＡＴＡ
１９の最後の入力データＤＡＴＡ１９と、第２群のデー
タ群ＤＡＴＡ２１〜ＤＡＴＡ２９の最初の入力データＤ
ＡＴＡ２１との間が全くない場合、即ち、連続的にデー
タが来る場合を考えている。第１のデータＤＡＴＡ１の
入力とともに、第１のライトポインタＷＰＡも入力され
る。ライトポインタＷＰＡによりスイッチＵ１Ａがオン
にされ、データＤＡＴＡ１１がレジスタＲ１Ａに格納さ
れる。第１の１ビット単位時間遅延素子Ｈ１Ａで遅延さ
れた第１のライトポインタＷＰＡによってスイッチＵ２
Ａがオンにされ、第２の入力データＤＡＴＡ１２がレジ
スタＲ２Ａに格納される。第１の１ビット単位時間遅延
素子Ｈ２Ａで遅延された第１のライトポインタＷＰＡに
よってスイッチＵ３Ａがオンにされ、第３の入力データ
ＤＡＴＡ１３がレジスタＲ３Ａに格納される。第１のラ
イトポインタＷＰＡはオア回路ＯＲＷを介して入力スイ
ッチＵ４をオンにする。それにより、第４の入力データ
ＤＡＴＡ１４がレジスタＲ４に格納される。第１のライ
トポインタＷＰＡは第３群の１ビット単位時間遅延素子
Ｈ４に転送され入力スイッチＵ５をオンにして第５の入
力データＤＡＴＡ１５をレジスタＲ５に格納させる。以
下、同様に、入力データＤＡＴＡ１６〜ＤＡＴＡ１９
が、レジスタＲ６〜Ｒ９に格納される。データＤＡＴＡ
１９が入力された直後に、第１のリードイネーブル信号
ＲＥＡが印加される。これにより、スイッチＴｉＡ（ｉ
＝１〜３）およびスイッチＴｊ（ｊ＝４〜９）が同時に
付勢（オン）されるので、レジスタＲｉＡ（ｉ＝１〜
３）およびレジスタＲｊ（ｊ＝４〜９）に格納されてい
たデータＤＡＴＡ１ｉおよびデータＤＡＴＡｊが出力デ
ータＯＵＴｉ（ｉ＝１〜９）としてパラレルに同時に出
力される。この実施例では、この出力時間として３周期
かかるとする。

【００６８】この例では、入力データＩＮとして映像信
号を考えた場合、水平ブランキング期間が存在しない例
のように、第１群のデータの最後の入力データＤＡＴＡ
１９が入力され終わると、すぐに第２群のデータの最初
の入力データＤＡＴＡ２１が入力される場合を想定して
いる。データＤＡＴＡ２１が入力されると同時に第２の
ライトポインタＷＰＢも入力される。ライトポインタＷ
ＰＢによりスイッチＵ１Ｂがオンになり、データＤＡＴ
Ａ２１がレジスタＲ１Ｂに格納される。第１の１ビット
単位時間遅延素子Ｈ１Ｂで遅延された第２のライトポイ
ンタＷＰＢによってスイッチＵ２Ｂがオンにされ、第２
の入力データＤＡＴＡ２２がレジスタＲ２Ｂに格納され
る。第２の１ビット単位時間遅延素子Ｈ２Ｂで遅延され
た第２のライトポインタＷＰＢによってスイッチＵ３Ｂ
がオンにされ、第３の入力データＤＡＴＡ２３がレジス
タＲ３Ｂに格納される。第２のライトポインタＷＰＢは
オア回路ＯＲＷを介して入力スイッチＵ４をオンにす
る。それにより、第４の入力データＤＡＴＡ２４がレジ
スタＲ４に格納される。第２のライトポインタＷＰＢは
第３群の１ビット単位時間遅延素子Ｈ４に転送され、入
力スイッチＵ５をオンにして第５の入力データＤＡＴＡ
２５をレジスタＲ５に格納させる。以下、同様に、入力
データＤＡＴＡ２６〜ＤＡＴＡ２９がレジスタＲ６〜Ｒ
９に格納される。データＤＡＴＡ２９が入力された直後
に、第２のリードイネーブル信号ＲＥＢが印加される。
これにより、スイッチＴｉＢ（ｉ＝１〜３）およびスイ
ッチＴｊ（ｊ＝４〜９）が同時に付勢（オン）されるの
で、レジスタＲｉＢ（ｉ＝１〜３）およびレジスタＲｊ
（ｊ＝４〜９）に格納されていたデータＤＡＴＡ２ｉお
よびデータＤＡＴＡｊが出力データＯＵＴｉ（ｉ＝１〜
９）としてパラレルに同時に出力される。この出力にも
３周期かかるとしている。

【００６９】上述した動作において、第２群のデータＤ
ＡＴＡ２１、ＤＡＴＡ２２、ＤＡＴＡ２３は、第１群の
最後のデータＤＡＴＡ１９の後に続けて、水平ブランキ
ング期間のような入力空き時間なしに、入力されるが、
データＤＡＴＡ２１〜ＤＡＴＡ２３はレジスタＲ１Ｂ〜
Ｒ３Ｂにそれぞれ格納されるので、第１群のレジスタＲ
１Ａ〜Ｒ３Ａに格納されているデータＤＡＴＡ１１、Ｄ
ＡＴＡ１２、ＤＡＴＡ１３はこれら次のデータＤＡＴＡ
２１、ＤＡＴＡ２２、ＤＡＴＡ２３によってオーバーラ
イトされず、破壊されない。また、共用する第３群のレ
ジスタＲ４〜Ｒ９に次のタイミングで入力される新たな
データＤＡＴＡ２４〜ＤＡＴＡ２９が格納される時期に
は、これら第３群のレジスタＲ４〜Ｒ９に格納されてい
たデータＤＡＴＡ１４〜ＤＡＴＡ１９は出力されてしま
っているので、第３群のレジスタＲ４〜Ｒ９についても
オーバーライトは発生しない。

【００７０】さらに続くデータ群ＤＡＴＡ３１〜ＤＡＴ
Ａ３９の最初の入力データＤＡＴＡ３１が入力されると
同時に第１のライトポインタＷＰＡが入力され、データ
ＤＡＴＡ３１〜ＤＡＴＡ３９が第１群のレジスタＲｉＡ
（ｉ＝１〜３）および第３群のレジスタＲｊ（ｊ＝４〜
９）に格納される。データＤＡＴＡ２９が入力された直
後に、第２のリードイネーブル信号ＲＥＢが入力され、
レジスタＲｉＢ（ｉ＝１〜３）およびレジスタＲｊ（ｊ
＝４〜９）に格納されていた入力データＤＡＴＡ２ｉ
は、スイッチＴｉＢ（ｉ＝１〜３）およびスイッチＴｊ
（ｊ＝４〜９）を介して、出力データＯＵＴｉ（ｉ＝１
〜９）としてパラレル出力される。

【００７１】データＤＡＴＡ３１、ＤＡＴＡ３２、ＤＡ
ＴＡ３３は、データＤＡＴＡ２９の後に続けて入力され
るが、これらのデータＤＡＴＡ３１〜ＤＡＴＡ３３はレ
ジスタＲ１Ａ〜Ｒ３Ａにそれぞれ格納されるので、レジ
スタＲ１Ｂ〜Ｒ３Ｂに格納されているデータＤＡＴＡ２
１、ＤＡＴＡ２２、ＤＡＴＡ２３はオーバーライトされ
ない。データ群ＤＡＴＡ２１〜ＤＡＴＡ２９のパラレル
出力は、データＤＡＴＡ２９が入力した直後の３周期、
即ち、新たなデータＤＡＴＡ３１、ＤＡＴＡ３２、ＤＡ
ＴＡ３３が入力されている時刻で行われるが、この間、
先に述べたように、データＤＡＴＡ２ｉ（ｉ＝１〜３）
はレジスタＲｉＢ（ｉ＝１〜３）に格納され続けている
のでオーバーライトは発生しない。また、レジスタＲ４
〜Ｒ９へのデータＤＡＴＡ３４〜ＤＡＴＡ３９の格納
は、これらのレジスタＲ４〜Ｒ９に格納されているデー
タＤＡＴＡ２４〜ＤＡＴＡ２９の出力の後なので、これ
らレジスタＲ４〜Ｒ９もオーバーライトは発生しない。

【００７２】以降、上記同様に、入力データＩＮのシリ
アル入力とともに第１のライトポインタＷＰＡと第２の
ライトポインタＷＰＢとを交互に与えてデータをレジス
タに格納し、その後、第１のリードイネーブル信号ＲＥ
Ａと第２のリードイネーブル信号ＲＥＢも交互に与えて
レジスタに格納されているデータをパラレル出力する。
このように、シリアル／パラレル変換器の入力側（添え
字が１〜３の部分）を部分的に２バンク式にすること
で、水平ブランキング期間が存在しないようなデータが
連続的に来る場合にもオーバーライトを生じさせず、問
題なくシリアル／パラレル変換できる。第１群のレジス
タＲ１Ａ〜Ｒ１Ａの数（ｍ）、第２群のレジスタＲ１Ｂ
〜Ｒ３Ｂの数（ｍ）、および、これらレジスタの入力側
と出力側に設けるスイッチの数（ｍ）は、この例ではパ
ラレル出力に要する時間、つまり、オーバーライトを防
止する時間をかせぐ数として、ｍ＝３個にした。この数
ｍの最小値ｍｍｉｎは、下記式で規定される。 ｍｍｉｎ＝Ｔｐｏ−Ｔｉ ・・・（１） ただし、Ｔｐｏはパラレル出力時間であり、Ｔｉは入力
データ時間間隔、つまり、あるデータ群の最後のデータ
のシリアル入力時間と、次のデータ群の最初のデータの
シリアル入力時間との時間間隔 勿論、パラレル出力時間Ｔｐｏより、入力データ時間間
隔Ｔｉが長ければ、ｍ個のレジスタ、スイッチを冗長に
設ける必要はない。このように、本発明のシリアル／パ
ラレル変換器の回路はｍ個の回路の冗長で済み、従来の
シリアル／パラレル変換器を丸々２つ用いる場合より回
路構成が簡単になる。

【００７３】上述の説明では、９ワードのシリアル／パ
ラレル変換器について述べたが、その他のワード数につ
いても本発明は適用できることは言うまでもない。たと
えば、映像信号を例示すると、１フレーム内のデータ
数、たとえは、１０２４ワードになる。このような、大
量のデータを処理するとき、従来の２バンク方式だと、
１０２４のレジスタ、スイッチなどを２重に設ける必要
があるが、本発明においては、パラレル出力時間に相当
する冗長回路を設けるだけでよいから、処理するデータ
数が多いほど、本発明のシリアル／パラレル変換器の効
果が大きい。

【００７４】次に本発明のパラレル／シリアル変換器に
ついて述べる。図３は本発明のパラレル／シリアル変換
器の実施例として回路図である。このパラレル／シリア
ル変換器は、本実施例では、９ワードのパラレル／シリ
アル変換器であり、６個の第１群のレジスタＱ１〜Ｑ
６、３個の第２群のレジスタＱ７Ａ〜Ｑ９Ａ、３個の第
３群のレジスタＱ７Ｂ〜Ｑ９Ｂ、６個の第１群の１ビッ
ト単位時間遅延素子Ｇ１〜Ｇ６、３個の第２群の１ビッ
ト単位時間遅延素子Ｇ７Ａ〜Ｇ９Ａ、３個の第３群の１
ビット単位時間遅延素子Ｇ７Ｂ〜Ｇ９Ｂ、６個の第１群
の入力スイッチＳ１〜Ｓ６、３個の第２群の入力スイッ
チＳ７Ａ〜Ｓ９Ａ、３個の第３群の入力スイッチＳ７Ｂ
〜Ｓ９Ｂ、６個の第１群の出力スイッチＶ１〜Ｖ６、３
個の第２群の出力スイッチＶ７Ａ〜Ｖ９Ａ、３個の第３
群の出力スイッチＶ７Ｂ〜Ｖ９Ｂ、および、第１のセレ
クタ回路ＳＥＬＷ、第２のセレクタ回路ＳＥＬＲにより
構成されている。

【００７５】リードポインタＲＰを遅延する６個直列に
接続された第１群の１ビット単位時間遅延素子Ｇ１〜Ｇ
６と、３個直列に接続された第２群の１ビット単位時間
遅延素子Ｇ７Ａ〜Ｇ９Ａとはセレクタ回路ＳＥＬＲを介
しては直列に接続される。同様に、第１群の１ビット単
位時間遅延素子Ｇ１〜Ｇ６と、３個直列に接続された第
３群の１ビット単位時間遅延素子Ｇ７Ｂ〜Ｇ９Ｂとはセ
レクタ回路ＳＥＬＲを介して直列に接続される。１ビッ
ト単位時間遅延素子Ｇ１〜Ｇ６と１ビット単位時間遅延
素子Ｇ７Ａ〜Ｇ９Ａとの直列接続、または、１ビット単
位時間遅延素子Ｇ１〜Ｇ６と１ビット単位時間遅延素子
Ｇ７Ｂ〜Ｇ９Ｂその直列接続は、セレクタ回路ＳＥＬＲ
によって選択的に行われる。つまり、１ビット単位時間
遅延素子Ｇ６の出力がセレクタ回路ＳＥＬＲを介して１
ビット単位時間遅延素子Ｇ７Ａまたは１ビット単位時間
遅延素子Ｇ７Ｂに入力される。セレクタ回路ＳＥＬＲの
選択は、制御回路ＣＮＴからの信号により制御される。
もし、セレクタ回路ＳＥＬＲが１ビット単位時間遅延素
子Ｇ７Ａ側にセレクトされていれば、１ビット単位時間
遅延素子Ｇ６で遅延されたリードポインタＲＰが１ビッ
ト単位時間遅延素子Ｇ７Ａに入力され、１ビット単位時
間遅延素子Ｇ７ＢにはリードポインタＲＰは入力されな
い。もし、セレクタ回路ＳＥＬＲが１ビット単位時間遅
延素子Ｇ７Ｂ側にセレクトされていれば、１ビット単位
時間遅延素子Ｇ６で遅延されたリードポインタＲＰは１
ビット単位時間遅延素子Ｇ７Ｂに入力され、１ビット単
位時間遅延素子Ｇ７Ａには入力されない。リードポイン
タＲＰは、レジスタＱ１〜Ｑ６（Ｑｉ（ｉ＝１〜
６））、レジスタＱ７Ａ〜Ｑ９Ａ（ＱｊＡ（ｊ＝７〜
９））、レジスタＱ７Ｂ〜Ｑ９Ｂ（ＱｊＢ（ｊ＝７〜
９））の出力側に設けられた出力スイッチＶ１〜Ｖ６
（Ｖｉ（ｉ＝１〜６））、出力スイッチＶ７Ａ〜Ｖ９Ａ
（ＶｊＡ（ｊ＝７〜９））、出力スイッチＶ７Ｂ〜Ｖ９
Ｂ（ＶｊＢ（ｊ＝７〜９））の付勢（オン）に使用され
る。ただし、出力スイッチＶ７Ａ〜Ｖ９Ａ（ＶｊＡ（ｊ
＝７〜９））と出力スイッチＶ７Ｂ〜Ｖ９Ｂ（ＶｊＢ
（ｊ＝７〜９））とは選択的に付勢される。これらのス
イッチが付勢されると、レジスタＱ１〜Ｑ６、レジスタ
Ｑ７Ａ〜Ｑ９ＡまたはレジスタＱ７Ｂ〜Ｑ９Ｂに格納さ
れたデータがシリアルに出力される。レジスタＱ１〜Ｑ
６（Ｑｉ（ｉ＝１〜６））、レジスタＱ７Ａ〜Ｑ９Ａ
（ＱｊＡ（ｊ＝７〜９））またはレジスタＱ７Ｂ〜Ｑ９
Ｂ（ＱｊＢ（ｊ＝７〜９））の入力部には入力スイッチ
Ｓｉ（ｉ＝１〜６）、入力スイッチＳｊＡ（ｊ＝７〜
９）、入力スイッチＳｊＢ（ｊ＝７〜９）がある。ただ
し、入力スイッチＳｊＡ（ｊ＝７〜９）と入力スイッチ
ＳｊＢ（ｊ＝７〜９）とは選択的に付勢される。スイッ
チＳｉ、および、スイッチＳｊＡまたはスイッチＳｊＢ
がライトイネーブル信号ＷＥによって同時にオンされる
と、パラレル入力データＩＮｉ（ｉ＝１〜９）がレジス
タＱｉおよびレジスタＱｊＡまたはレジスタＱｊＢに同
時に格納される。レジスタＱｊＡまたはレジスタＱｊＢ
のいずれかにパラレル入力データＩＮ７〜ＩＮ９が格納
されるかは、セレクタ回路ＳＥＬＷがいずれかに選択さ
れているかに依存する。セレクタ回路ＳＥＬＷは制御回
路ＣＮＴからの信号により制御される。もし、セレクタ
回路ＳＥＬＷがスイッチＳｊＡ側にセレクトされていれ
ば、ライトイネーブル信号ＷＥによってスイッチＳｊＡ
（ｊ＝７〜９）がオンされレジスタＲｉＡにデータが格
納され、スイッチＳｊＢ（ｊ＝７〜９）はオフのままで
ある。もし、セレクタ回路ＳＥＬＷがスイッチＳｊＢ側
にセレクトされていれば、ライトイネーブル信号ＷＥに
よってスイッチＳｊＢ（ｊ＝７〜９）がオンされレジス
タＲｉＢにデータが格納され、スイッチＳｊＡ（ｊ＝７
〜９）はオフのままである。

【００７６】図４を参照して図３に図解したパラレル／
シリアル変換器の動作の詳細を述べる。ここでは、最初
のパラレルデータ群ＤＡＴＡ５１〜ＤＡＴＡ５９（ＤＡ
ＴＡ５ｉ（ｉ＝１〜９））が３周期で入力され、６周期
後に、次のデータ群ＤＡＴＡ６１〜ＤＡＴＡ６９を３周
期で入力する場合を想定する。即ち、最初のデータ群と
次のデータ群の間は６周期であるとする。第１群のパラ
レル入力データＩＮ１〜ＩＮ９として、データＤＡＴＡ
５１〜ＤＡＴＡ５９（ＤＡＴＡ５ｉ（ｉ＝１〜９））が
入力される。データＤＡＴＡ５１〜ＤＡＴＡ５９の入力
と同時にライトイネーブル信号ＷＥが入力され、制御回
路ＣＮＴによってセレクタ回路ＳＥＬＷがスイッチＳｊ
Ａ側にセレクトされる。ライトイネーブル信号ＷＥによ
ってスイッチＳｉ（ｉ＝１〜６）とスイッチＳｊＡ（ｊ
＝７〜９）がオンになり、入力データＤＡＴＡ５ｉ（ｉ
＝１〜９）がレジスタＱｉ（ｉ＝１〜６）とレジスタＱ
ｊＡ（ｊ＝７〜９）に格納される。これら第１のデータ
群ＤＡＴＡ５ｉが入力され終わった直後に、リードポイ
ンタ入力端子ＲＰが入力されてスイッチＶ１がオンさ
れ、レジスタＱ１に格納されている入力データＤＡＴＡ
５１が出力データＯＵＴとして出力される。続いて、リ
ードポインタＲＰが１ビット単位時間遅延素子Ｇ１に送
られて遅延されスイッチＶ２をオンし、レジスタＱ２に
格納されている入力データＤＡＴＡ５２を出力する。以
降、同様にしてレジスタＱｉ（ｉ＝３〜６）とレジスタ
ＱｊＡ（ｊ＝７〜９）に格納されている入力データＤＡ
ＴＡ５３〜ＤＡＴＡ５９が順にシリアル出力される。な
お、これらデータを９周期かけてシリアル出力している
間、リードポインタＲＰが１ビット単位時間遅延素子Ｇ
６から出力された後、制御回路ＣＮＴによってセレクタ
回路ＳＥＬＲが１ビット単位時間遅延素子Ｇ７Ａ側に選
択される。

【００７７】データ群ＤＡＴＡ５ｉが入力され終わって
６周期後に、次のデータ群ＤＡＴＡ６ｉが入力される。
データＤＡＴＡ６１〜ＤＡＴＡ６９が入力されると同時
にライトイネーブル信号ＷＥが入力され、セレクタ回路
ＳＥＬＷはスイッチＳｉＢ側にセレクトされる。これに
より、スイッチＳｉ（ｉ＝１〜６）とスイッチＳｊＢ
（ｊ＝７〜９）がオンになり、入力データＤＡＴＡ６ｉ
（ｉ＝１〜９）が、レジスタＱｉ（ｉ＝１〜６）とレジ
スタＱｊＢ（ｊ＝７〜９）に格納される。

【００７８】このように、データＤＡＴＡ６ｉ（ｉ＝１
〜９）は、データＤＡＴＡ５７、ＤＡＴＡ５８、ＤＡＴ
Ａ５９がまだ出力されないタイミングで入力されるが、
データＤＡＴＡ６７〜ＤＡＴＡ６９はレジスタＱ７Ｂ〜
Ｑ９Ｂにそれぞれ格納されるので、レジスタＱ７Ａ〜Ｑ
９Ａにまだ格納されているデータＤＡＴＡ５７〜ＤＡＴ
Ａ５９にオーバーライトは発生しない。また、データＤ
ＡＴＡ５１〜ＤＡＴＡ５６が格納されているレジスタＱ
１〜Ｑ６には、新たなデータＤＡＴＡ６１〜ＤＡＴＡ６
６が格納されるが、データＤＡＴＡ５１〜ＤＡＴＡ５６
はすでに出力してしまった後であり問題ない。つまり、
データＤＡＴＡ６ｉ（ｉ＝１〜９）が入力されてくる前
にレジスタＱｉ（ｉ＝１〜６）に格納されていたデータ
ＤＡＴＡ５１〜ＤＡＴＡ５６を出力し、データＤＡＴＡ
６ｉ（ｉ＝１〜９）が入力されレジスタＱｉ（ｉ＝１〜
６）とレジスタＱｉＢ（ｉ＝７〜９）に格納している３
周期の時間で、レジスタＱｊＡ（ｊ＝７〜９）に格納さ
れていたデータＤＡＴＡ５７〜ＤＡＴＡ５９を出力する
ので、最初のデータ群ＤＡＴＡ５１〜ＤＡＴＡ５９のシ
リアル出力は正しく出力できる。

【００７９】データ群ＤＡＴＡ６ｉが入力され終わって
６周期後に、さらに次のデータ群ＤＡＴＡ７ｉが入力さ
れる。データＤＡＴＡ７１〜ＤＡＴＡ７９が入力される
と同時にライトイネーブル信号ＷＥが入力され、セレク
タ回路ＳＥＬＷがスイッチＳｉＡ側にセレクトされる。
これにより、スイッチＳｉ（ｉ＝１〜６）とスイッチＳ
ｊＡ（ｊ＝７〜９）がオンになり、入力データＤＡＴＡ
７ｉ（ｉ＝１〜９）がレジスタＱｉ（ｉ＝１〜６）とレ
ジスタＱｊＡ（ｊ＝７〜９）に格納される。データ群Ｄ
ＡＴＡ６ｉが３周期かけて入力され終わった直後に、リ
ードポインタＲＰが入力される。これにより、スイッチ
Ｖ１がオンされて、レジスタＱ１に格納されていた入力
データＤＡＴＡ６１が出力される。続いて、リードポイ
ンタＲＰが１ビット単位時間遅延素子Ｇ１に転送されて
遅延され、スイッチＶ２をオンし、レジスタＱ２に格納
されている入力データＤＡＴＡ６２を出力させる。以
降、同様にしてレジスタＱｉ（ｉ＝３〜６）とレジスタ
ＱｊＢ（ｊ＝７〜９）に格納されているデータＤＡＴＡ
６３〜ＤＡＴＡ６９を順にシリアル出力させる。但し、
これらデータを９周期かけてシリアル出力している間、
制御回路ＣＮＴがセレクタ回路ＳＥＬＲは１ビット単位
時間遅延素子Ｇ７Ｂ側に選択しておく。

【００８０】データＤＡＴＡ７ｉ（ｉ＝１〜９）は、デ
ータＤＡＴＡ６７〜ＤＡＴＡ６９がまだ出力されていな
いタイミングに入力されるが、データＤＡＴＡ７７はレ
ジスタＱ７Ａに、データＤＡＴＡ７８はレジスタＱ８Ａ
に、データＤＡＴＡ７９はレジスタＱ９Ａにそれぞれ格
納されるので、レジスタＱ７Ｂ、Ｑ８Ｂ、Ｑ９Ｂにまだ
格納されているデータＤＡＴＡ６７、ＤＡＴＡ６８、Ｄ
ＡＴＡ６９にオーバーライトの問題はない。また、デー
タＤＡＴＡ６１〜ＤＡＴＡ６６が格納されているレジス
タＱ１〜Ｑ６には、新たなデータＤＡＴＡ７１〜ＤＡＴ
Ａ７６が格納されるが、データＤＡＴＡ６１〜ＤＡＴＡ
６６は既にシリアル出力してしまった後であり問題な
い。

【００８１】データＤＡＴＡ７ｉ（ｉ＝１〜９）が入力
されてくる前にレジスタＱｉ（ｉ＝１〜６）に格納され
ていたデータＤＡＴＡ６１〜ＤＡＴＡ６６を出力し、デ
ータＤＡＴＡ７ｉ（ｉ＝１〜９）が入力されレジスタＱ
ｉ（ｉ＝１〜６）とレジスタＱｉＡ（ｉ＝７〜９）に格
納している３周期の時間で、レジスタＱｉＢ（ｉ＝７〜
９）に格納されていたデータＤＡＴＡ６７〜ＤＡＴＡ６
９を出力するので、データ群ＤＡＴＡ６１〜ＤＡＴＡ６
９のシリアル出力は正しく出力できる。以降、同様に、
セレクタ回路ＳＥＬＷ、セレクタ回路ＳＥＬＲをそれぞ
れ交互に切り替えていく。

【００８２】このように、本発明のパラレル／シリアル
変換器の出力側（添え字が７〜９の部分）を部分的に２
バンク式にすることで、オーバーライトを発生させず
に、パラレル／シリアル変換を行うことができる。本発
明においては、部分的に冗長を持たせる、部分的な２バ
ンク方式なので、回路は、従来のパラレル／シリアル変
換器を丸々２つ用いる場合よりも簡単である。第２群の
レジスタＱ７Ａ〜Ｑ９Ａの数（β）と、これらレジスタ
の前後のスイッチＳ７Ａ〜Ｓ９Ａの数（β）、スイッチ
Ｖ７Ａ〜Ｖ９Ａの数（β）、および、第３群のレジスタ
Ｑ７Ｂ〜Ｑ９Ｂの数（β）と、これらレジスタの前後の
スイッチＳ７Ｂ〜Ｓ９Ｂの数（β）と、スイッチＶ７Ｂ
〜Ｖ９Ｂの数（β）は、上記仁氏例では、上述したよう
に、パラレル入力時間で規定される。より一般的には、
上記数βの最小値βｍｉｎは下記式で規定される。 βｍｉｎ＝Ｔｐｉ−Ｔｉ ・・・（１） ただし、Ｔｐｉはパラレル入力時間であり、Ｔｉは入力
データ時間間隔、つまり、あるデータ群の最後のデータ
のシリアル入力時間と、次のデータ群の最初のデータの
シリアル入力時間との時間間隔 勿論、パラレル入力時間Ｔｐｉより、入力データ時間間
隔Ｔｉが長ければ、β個のレジスタ、スイッチを冗長に
設ける必要はない。このように、本発明のパラレル／シ
リアル変換器の回路はβ個の回路の冗長で済み、従来の
シリアル／パラレル変換器を丸々２つ用いる場合より回
路構成が簡単になる。

【００８３】上述の説明では、９ワードのパラレル／シ
リアル変換器について述べたが、その他のワード数につ
いても本発明は適用できることは言うまでもない。たと
えば、映像信号を例示すると、１フレーム内のデータ
数、たとえは、１０２４ワードになる。このような、大
量のデータを処理するとき、従来の２バンク方式だと、
１０２４のレジスタ、スイッチなどを２重に設ける必要
があるが、本発明においては、パラレル入力時間に相当
する冗長回路を設けるだけでよいから、処理するデータ
数が多いほど、本発明のパラレル／シリアル変換器の効
果が大きい。

【００８４】本発明の演算処理装置について述べる。上
述した本発明のシリアル／パラレル変換器及びパラレル
／シリアル変換器を用いて、従来例で述べた並列プロセ
ッサを有する演算処理装置を構成すれば、水平ブランキ
ング期間の短い映像信号、または、ＭＵＳＥのように水
平ブランキング期間が殆どない場合にも、オーバーライ
トなしで対応できる。

【００８５】図５および図６は本発明の演算処理装置の
好適例としてのディジタル映像信号処理装置の第１実施
例の構成図である。このディジタル映像信号処理装置
は、第１のシフトレジスタ回路（ＳＲＡ）１００Ａ、第
１のメモリ回路２００Ａ、第１の演算回路３００Ａ、ア
ドレスデコード回路４００Ａ、制御回路５００Ａ、およ
び、ゲート回路６００を有する。さらにディジタル映像
信号処理装置は、第２のシフトレジスタ回路（ＳＲＢ）
１００Ｂ、第２のメモリ回路２００Ｂ、第２の演算回路
３００Ｂを有する。第１のシフトレジスタ回路１００Ａ
は、シリアルに入力されるデータを受け入れて、第１の
演算回路３００Ａにパラレル出力し、第１の演算回路３
００Ａの演算結果をパラレルに受け入れてシリアルに出
力する、シリアル／パラレル変換器とパラレル／シリア
ル変換器との両方の回路として機能するシリアル／パラ
レル相互変換回路として機能する。同様に、第２のシフ
トレジスタ回路１００Ｂもシリアル／パラレル相互変換
回路として機能する。

【００８６】第１のシフトレジスタ回路１００Ａ、第１
のメモリ回路２００Ａ、第１の演算回路３００Ａ、アド
レスデコード回路４００Ａ、制御回路５００Ａは、図１
８に図解したシフトレジスタ回路１００、メモリ回路２
００、演算回路３００、アドレスデコード回路４００
Ａ、制御回路５００に対応しており、その基本構成は実
質的に同じである。ただし、Ｎ＝Ｍ／２である。Ｍは１
水平期間分の映像信号の画素データの個数Ｍに等しい。
したがって、Ｎは１水平期間分の映像信号の画素データ
の個数Ｍの半分である。上述したシリアル／パラレル変
換器の画素数（ｍ＋ｎ）と対応付けると、Ｍ＝ｍ＋ｎと
なる。しかしながら、以下、シリアル／パラレル変換器
における個数ｍ、ｎとは無関係にパラメータｍ、ｎを用
いる。また、この実施例の記述においては、パラメータ
Ｍ、Ｎを添字として表すときは、小文字のｍ、ｎを用い
る。さらに、上述したパラレル／シリアル変換器の画素
数（α＋β）と対応付けると、Ｍ＝α＋βとなる。

【００８７】シフトレジスタ回路１００Ａは、映像信号
の１水平期間におけるＮ画素データ分のリードポインタ
格納用１ビット単位時間遅延素子Ｇ１〜Ｇｎ、Ｎ（＝Ｍ
／２）画素データ分のライトポインタ格納用１ビット単
位時間遅延素子Ｈ１〜Ｈｎ、Ｎ画素データ分のレジスタ
Ｒ１〜Ｒｎ、これらレジスタＲ１〜Ｒｎの前段に設けら
れ対応する映像信号の画素データをレジスタＲ１〜Ｒｎ
に格納するためのスイッチ対Ｕ１：Ｓ１〜Ｕｎ：Ｓｎ、
これらレジスタＲ１〜Ｒｎの後段に設けられ対応する映
像信号の画素データをレジスタＲ１〜Ｒｎから出力する
ためのスイッチ対Ｖ１：Ｔ１〜Ｖｎ：Ｔｎを有する。メ
モリ回路２００Ａは、Ｎ個並列の設けられたメモリ回路
２１０、２２０、２３０、２４０を有している。メモリ
回路２１０、２２０、２３０、２４０のそれぞれは同じ
回路構成をしている。たとえば、メモリ回路２１０は、
３段のレジスタＲ１０〜Ｒ１２を有し、これらレジスタ
Ｒ１０〜Ｒ１２の両側にスイッチＳ１０：Ｔ１０〜Ｓ１
２：Ｔ１２が設けられている。演算回路３００Ａは、Ｎ
個並列の設けられた演算回路３１０、３２０、３３０、
３４０を有する。

【００８８】ディジタル映像信号処理装置は、図５に図
解した回路構成において、上述したシフトレジスタ回路
１００Ａ、メモリ回路２００Ａ、演算回路３００Ａにゲ
ート回路６００を付加し、さらに、図２に図解した回
路、つまり、第２のシフトレジスタ回路（ＳＲＢ）１０
０Ｂ、第２のメモリ回路２００Ｂ、第２の演算回路３０
０Ｂを付加している。第２のシフトレジスタ回路１００
Ｂ、第２のメモリ回路２００Ｂ、および、第２の演算回
路３００Ｂはそれぞれ、第１のシフトレジスタ回路１０
０Ａ、第１のメモリ回路２００Ａ、および、第１の演算
回路３００Ａに類似した構成をしている。シフトレジス
タ回路１００Ｂは、Ｍ画素データ分のリードポインタ格
納用１ビット単位時間遅延素子Ｇ（ｎ＋１）〜Ｇｍ、Ｍ
画素データ分のライトポインタ格納用１ビット単位時間
遅延素子Ｈ（ｎ＋１）〜Ｈｍ、Ｍ画素データ分のレジス
タＲ（ｎ＋１）〜Ｒｍ、これらレジスタＲ（ｎ＋１）〜
Ｒｍの前段に設けられ対応する映像信号の画素データを
レジスタＲ（ｎ＋１）〜Ｒｍに格納するためのスイッチ
対Ｕｎ＋１：Ｓｎ＋１〜Ｕｍ：Ｓｍ、これらレジスタＲ
（ｎ＋１）〜Ｒｍの後段に設けられ対応する映像信号の
画素データをレジスタＲ（ｎ＋１）〜Ｒｍから出力する
ためのスイッチ対Ｖｎ＋１：Ｔｎ＋１〜Ｖｍ：Ｔｍを有
する。メモリ回路２００Ｂは、Ｍ個並列の設けられたメ
モリ回路２５０、２６０、２７０、２８０を有してい
る。メモリ回路２５０、２６０、２７０、２８０のそれ
ぞれは同じ回路構成をしている。たとえば、メモリ回路
２５０は、３段のレジスタＲ（ｎ＋１）０〜Ｒ（ｎ＋
１）２を有し、これらレジスタＲ（ｎ＋１）０〜Ｒ（ｎ
＋１）２の両側にスイッチＳ（ｎ＋１）０：Ｔ（ｎ＋
１）０〜Ｓ（ｎ＋１）２：Ｔ（ｎ＋１）２が設けられて
いる。演算回路３００Ｂは、Ｍ個並列に設けられた演算
回路３５０、３６０、３７０、３８０を有する。

【００８９】第１のシフトレジスタ回路１００Ａと第２
のシフトレジスタ回路１００Ｂとは、連続している。つ
まり、シフトレジスタ回路１００Ａ内の最終段のリード
ポインタ格納用１ビット単位時間遅延素子Ｇｎと、シフ
トレジスタ回路１００Ｂ内の初段のリードポインタ格納
用１ビット単位時間遅延素子Ｇ（ｎ＋１）とはリードポ
インタを連続的に格納可能に接続されている。同様に、
シフトレジスタ回路１００Ａ内の最終段のライトポイン
タ格納用１ビット単位時間遅延素子Ｈｎと、シフトレジ
スタ回路１００Ｂ内の初段のライトポインタ格納用１ビ
ット単位時間遅延素子Ｈ（ｎ＋１）とはライトポインタ
を連続的に格納可能に接続されている。図１および図２
のディジタル映像信号処理装置においては、第１のシフ
トレジスタ回路１００Ａと第２のシフトレジスタ回路１
００Ｂとを分離した回路構成として示したが、これらを
一体構成することもできる。

【００９０】本実施例においても、ＳＩＭＤ式の演算処
理が行われる。従って、制御回路５００Ａは１台のみ設
けられている。第１の演算回路３００Ａ内の並列に設け
られた演算回路３１０、３２０、３３０、３４０はそれ
ぞれ同じ回路構成である。第２の演算回路３００Ｂ内の
並列に設けられた演算回路３５０、３６０、３７０、３
８０もそれぞれ同じ回路構成である。

【００９１】ゲート回路６００は、第１のアンド回路６
０１、第２のアンド回路６０２、第３のアンド回路６０
３、第４のアンド回路６０４からなり、制御回路５００
Ａから出力されるイネーブル信号ＥＮ１〜ＥＮ４に応じ
て、アドレスデコード回路４００Ａから出力されたワー
ド書込信号ＷＷおよびワード書込信号ＷＷ０をゲートす
る。第１のイネーブル信号ＥＮ１と第２のイネーブル信
号ＥＮ２とは制御回路５００Ａから排他的（交互に）に
出力され、アンド回路６０１またはアンド回路６０２か
ら、第１のシフトレジスタ回路１００Ａ内のレジスタＲ
１〜Ｒｎに接続されたスイッチＳ１〜Ｓｎを付勢する第
１−０のワード書込信号ＷＷＡ、または、第２のシフト
レジスタ回路１００Ｂ内のレジスタＲ（ｎ＋１）１〜Ｒ
ｍに接続されたスイッチＳ（ｎ＋１）〜Ｓｍを付勢する
第２−０のワード書込信号ＷＷＢのいずれかを出力す
る。第３のイネーブル信号ＥＮ３と第４のイネーブル信
号ＥＮ４とは制御回路５００Ａから排他的（交互に）に
出力され、アンド回路６０３またはアンド回路６０４か
ら、第１のメモリ回路２００内のそれぞれのメモリ回路
内の初段のレジスタＲ１０〜Ｒｎ０に接続されたスイッ
チＳ１０〜Ｓｎ０を付勢する第１−１のワード書込信号
ＷＷ０Ａ、または、第２のシフトレジスタ回路１００Ｂ
内の初段のレジスタＲ（ｎ＋１）０〜Ｒｎ０にスイッチ
Ｓ（ｎ＋１）０〜Ｓｍ０を付勢する第２−１のワード書
込信号ＷＷ０Ｂのいずれかを出力する。つまり、制御回
路５００Ａから「ライトビット線ＷＢｉからレジスタＲ
ｉに書き込みを行う」命令がアドレスデコード回路４０
０Ａに対して発生され、アドレスデコード回路４００Ａ
によりその命令がデコードされて「オン」状態のワード
書込信号ＷＷが発生されても、イネーブル信号ＥＮ１が
「オフ（低レベル）ならば第１−０のワード書込信号Ｗ
Ｗはオフであり、画素データはレジスタＲｉ（ｉ＝０〜
ｎ）には書き込まれない。アンド回路６０２には、ワー
ド書込信号ＷＷと第２のイネーブル信号ＥＮ２とが印加
されており、その出力は、第２のシフトレジスタ回路１
００Ｂ内のスイッチＳｎ＋１〜Ｓｍのオン信号として使
われている。もし、制御回路５００Ｂから「ライトビッ
ト線ＷＢｉからレジスタＲｉに書き込みを行う」命令が
発生され、アドレスデコード回路４００Ａによりデコー
ドされて、オン状態のワード書込信号ＷＷが発生して
も、アンド回路６０２に印加されているイネーブル信号
ＥＮ２がオフならば第１−０のワード書込信号ＷＷＢは
オン状態にはならず、画素データは第２のシフトレジス
タ回路１００Ｂ内のレジスタＲｉ（ｉ＝ｎ＋１〜ｍ）に
は書き込まれない。アンド回路６０３には、ワード書込
信号ＷＷ０と第３のイネーブル信号ＥＮ３とが入力され
ており、その出力は、第１のメモリ回路２００内のスイ
ッチＳ１０〜Ｓｎ０のオン信号として使われている。制
御回路５００Ａから「ライトビット線ＷＢｉからレジス
タＲｉ０に書き込みを行う」命令が発生され、アドレス
デコード回路４００Ａにおいてその命令がデコードされ
てオンのワード書込信号ＷＷ０が発生されても、第３の
イネーブル信号ＥＮ３がオフならば、オフのままのワー
ド書込信号ＷＷ０Ａとなり、画素データはレジスタＲｉ
０（ｉ＝０〜ｎ）には書き込まれない。アンド回路６０
４には、ワード書込信号ＷＷ０と第４のイネーブル信号
ＥＮ４とが入力されており、その出力は、スイッチＳｎ
＋１０〜Ｓｍ０のオン信号として使われている。制御回
路５００Ａから「ライトビット線ＷＢｉからレジスタＲ
ｉ０に書き込みを行う」命令が発生され、その命令がア
ドレスデコード回路４００Ａによりデコードされてオン
状態のワード書込信号ＷＷ０が発生されても、イネーブ
ル信号ＥＮ４がオフならばオフレベルのままのワード書
込信号ＷＷ０Ｂであり、画素データはレジスタＲｉ０
（ｉ＝ｎ＋１〜ｍ）には書き込まれない。

【００９２】以下、一般的に述べるため、メモリ回路２
００Ａおよび２００Ｂ内のレジスタを、レジスタＲｉｊ
（ｉ＝１〜ｍ、ｊ＝０〜２）と表す。第１のシフトレジ
スタ回路１００Ａおよび第２のシフトレジスタ回路１０
０Ｂ内のレジスタをレジスタＲｉ（ｉ＝１〜ｎ、ｎ＋１
〜ｍ）、スイッチＵｉ、Ｓｉ、Ｖｉ、Ｔｉと表す。第１
のメモリ回路２００Ａ内の回路内のレジスタおよびスイ
ッチ、第２のメモリ回路２００Ｂ内の回路内の回路内の
レジスタおよびスイッチも上記同様、添字を用いて一般
的に述べる。

【００９３】第１のシフトレジスタ回路１００Ａおよび
第２のシフトレジスタ回路１００Ｂにおいて、スイッチ
Ｕｉがオンされれば入力データＩＮとしての画素データ
がレジスタＲｉに格納され、スイッチＳｉがオンされれ
ばライトビット線ＷＢｉからの画素データがレジスタＲ
ｉに格納される。レジスタＲｉの出力部に設けられたス
イッチＶｉがオンされればレジスタＲｉに格納されてい
たデータが出力データＯＵＴとして出力され、スイッチ
ＴｉがオンされればレジスタＲｉに格納されていたデー
タがライトビット線ＲＢｉに出力される。

【００９４】図５および図６に図解したディジタル映像
信号処理装置の動作を述べる。この例においては、図７
を参照して、水平ブランキング期間が全くない、一番厳
しい条件についつて述べる。図７において、タイミング
Ｔ１とタイミングＴ２との間、タイミングＴ２とタイミ
ングＴ３との間、タイミングＴ３とタイミングＴ４との
間、以下、同様、水平ブランキング期間がない。タイミングＴ１ （１）タイミングＴ１１、１２ 映像信号は入力データＩＮとしてワード（画素）シリア
ルに印加される。１水平期間（図２のタイミングＴ１）
の最初の画素データが入力されると同時に、ライトポイ
ンタＷＰが入力される。これにより、第１のシフトレジ
スタ回路１００Ａ内のスイッチＵ１がオンになるので最
初の画素データが、第１のシフトレジスタ回路１００Ａ
内のレジスタＲ１に格納される。ライトポインタＷＰは
１ビット単位時間遅延素子Ｈ１に転送され、そこで遅延
される。次いで、１ビット単位時間遅延素子Ｈ１で遅延
されたライトポインタＷＰによってスイッチＵ２がオン
となるので次ぎの画素データがレジスタＲ２に格納され
る。以降、同様にして画素データが、第１のシフトレジ
スタ回路１００Ａ内のレジスタＲ３〜Ｒｎ、および、第
２のシフトレジスタ回路１００Ｂ内のレジスタＲ（ｎ＋
１）〜Ｒｍに順次、格納される。このようにして、１水
平期間（１Ｈ）分の画素データがレジスタＲ１〜Ｒｎ、
および、レジスタＲ（ｎ＋１）〜Ｒｍに格納される（タ
イミングＴ１１、およびタイミングＴ１２）。

【００９５】（２）タイミングＴ１３ タイミングＴ１の後半で、制御回路５００Ａは「レジス
タＲｉからリードビット線ＲＢｉにデータを読み出し、
演算回路ＡＬＵｉ、ライトビット線ＷＢｉを介して、レ
ジスタＲｉ０に書き込みを行う」命令を発する。アドレ
スデコード回路４００Ａはその命令に応答して、オン状
態のワード読出信号ＲＷ、および、恩状態のワード書込
信号ＷＷ０を発生する。制御回路５００Ａはまたオン状
態の第３のイネーブル信号ＥＮ３と、オフ状態の第４の
イネーブルＥＮ４を出力する。その結果、ワード書込信
号ＷＷ０Ａはオンとなるが、ワード書込信号ＷＷ０Ｂは
オフとなる。従って、レジスタＲ１〜Ｒｎに格納されて
いる入力データのみが第１のメモリ回路２００Ａ内のレ
ジスタＲ１０〜Ｒｎ０に書き込まれ、レジスタＲｎ＋１
〜Ｒｍに格納されているデータは第２のメモリ回路２０
０Ｂ内のジスタＲｎ＋１０〜Ｒｍ０に書き込まれない。

【００９６】タイミングＴ２ （１）タイミングＴ１４、１５ 次の１水平期間（タイミングＴ２）の初めに、制御回路
５００Ａは「レジスタＲｉからリードビット線ＲＢｉに
データを読み出し、演算回路ＡＬＵｉ、ライトビット線
ＷＢｉを介して、レジスタＲｉ０に書き込みを行う」命
令を発する。アドレスデコード回路４００Ａはその命令
に応答して、オンレベルのワード読出信号ＲＷおよびワ
ード書込信号ＷＷ０に出力する。同時に、制御回路５０
０Ａは、オンレベルの第４のイネーブル信号ＥＮ４およ
びオフレベルの第３のイネーブル信号ＥＮ３を出力す
る。その結果、ワード書込信号ＷＷ０Ｂはオンとなる
が、ワード書込信号ＷＷ０Ａはオフのままである。従っ
て、第２のシフトレジスタ回路１００Ｂ内のレジスタＲ
（ｎ＋１）〜Ｒｍに格納されている画素データのみがレ
ジスタＲ（ｎ＋１）０〜Ｒｍ０に書き込まれ、レジスタ
Ｒ１〜Ｒｎに格納されているデータはレジスタＲ１０〜
Ｒｎ０に書き込まれない（タイミングＴ１５）。タイミ
ングＴ１５が終了した時点で、レジスタＲ１０〜Ｒｎ０
及びレジスタＲｎ＋１０〜Ｒｍ０に画素データが格納さ
れている。

【００９７】（２）タイミングＴ１６ 次に、タイミングＴ２の中間のタイミングＴ１６におい
て、制御回路５００Ａおよびアドレスデコード回路４０
０Ａからの信号によって、適切にスイッチＳｉ０、Ｓｉ
１、Ｓｉ２、Ｔｉ０、Ｔｉ１、Ｔｉ２（ｉ＝０〜ｎ、ｎ
＋１〜ｍ）をオンし、演算回路ＡＬＵｉにおける演算を
制御することで、レジスタＲｉ０、Ｒｉ１、Ｒｉ２から
データを演算回路ＡＬＵｉに供給し、演算回路ＡＬＵｉ
での演算結果をレジスタＲｉ０、Ｒｉ１、Ｒｉ２に戻す
という操作を行う（タイミングＴ１６）。そして、最終
的な演算結果をレジスタＲｉ２に格納する。この操作
は、制御回路５００Ａにより制御される。また、この操
作期間中、イネーブル信号ＥＮ３、イネーブル信号ＥＮ
４はオンレベルにしておく。

【００９８】（３）タイミングＴ１９ タイミングＴ２の最後に、制御回路５００Ａは「レジス
タＲｉ２からリードビット線ＲＢｉにデータを読み出
し、演算回路ＡＬＵｉ、ライトビット線ＷＢｉを介し
て、レジスタＲｉに書き込みを行う」命令を発する。そ
の命令に応答して、アドレスデコード回路４００Ａは、
ライトビット線ＲＷ２、ＷＷにオン信号を与える。同時
に、制御回路５００Ａはオンレベルのイネーブル信号Ｅ
Ｎ１、および、オフレベルのイネーブル信号ＥＮ２を出
力する。その結果、ワード書込信号ＷＷＡはオンレベル
となるが、ワード書込信号ＷＷＢはオフレベルのままで
ある。従って、レジスタＲ１２〜Ｒｎ２に格納されてい
る上述した演算結果のデータのみがレジスタＲ１〜Ｒｎ
に書き込まれ、レジスタＲｎ＋１２〜Ｒｍ２に格納され
ているデータはレジスタＲｎ＋１〜Ｒｍに書き込まれな
い（タイミングＴ１９）。

【００９９】タイミングＴ３ 続く次の１水平期間（タイミングＴ３）の最初におい
て、リードポインタＲＰが入力される。これにより、ス
イッチＶ１がオンになるのでレジスタＲ１に格納されて
いた演算結果が出力データＯＵＴとして出力される。続
いて、リードポインタＲＰが１ビット単位時間遅延素子
Ｇ１に転送されて遅延され、その出力によってスイッチ
Ｖ２がオンとなり、レジスタＲ２に格納されていた演算
結果が出力される。以降、同様にしてレジスタＲ３〜Ｒ
ｎに格納されていた演算結果のデータが出力される。こ
れによって、１水平期間（１Ｈ）分の前半部分（ｎ＝ｍ
／２）の演算結果がワード（画素）シリアルに出力され
る（タイミングＴ２１）。

【０１００】タイミングＴ２１と同一のタイミング（時
間）において、即ち、タイミングＴ３の前半で、制御回
路５００Ａは「レジスタＲｉ２からリードビット線ＲＢ
ｉにデータを読み出し、演算回路ＡＬＵｉ、ライトビッ
ト線ＷＢｉを介して、レジスタＲｉに書き込みを行う」
命令を発する。アドレスデコード回路４００Ａはその命
令に応答して、リードビット線ＲＷ２にオン信号を与
え、オンレベルのワード書込信号ＷＷを出力する。同時
に、制御回路５００Ａは、オンレベルの第２のイネーブ
ル信号ＥＮ２、オフレベルの第１のイネーブル信号ＥＮ
１を出力する。その結果として、ワード書込信号ＷＷＢ
はオンレベルとなるが、ワード書込信号ＷＷＡはオフレ
ベルのままである。従って、レジスタＲｎ＋１２〜Ｒｍ
２に格納されている上述の演算結果のみがのレジスタＲ
（ｎ＋１）〜Ｒｍに書き込まれ、レジスタＲ１２〜Ｒｎ
２格納れているデータはレジスタＲ１〜Ｒｎに書き込ま
れない（タイミングＴ２３）。

【０１０１】タイミングＴ３の中間において、リードポ
インタＲＰは、第２のシフトレジスタ回路１００Ｂ内の
１ビット単位時間遅延素子Ｇ（ｎ＋１）に達する。その
結果、タイミングＴ３の後半で、スイッチＶ（ｎ＋１）
〜Ｖｍが順次オンされて、レジスタＲ（ｎ＋１）〜Ｒｍ
に格納されていた演算結果が出力される。つまり、１水
平期間（１Ｈ）分の後半部分の演算結果がデータ出力端
子ＯＵＴからワード（画素）シリアルに出力される（タ
イミングＴ２６）。

【０１０２】１水平期間遅れた次の画素データも、上記
同様の操作が行われる（タイミングＴ４、タイミングＴ
１４、タイミングＴ１７、タイミングＴ１８、タイミン
グＴ２２、タイミングＴ２４、タイミングＴ２８、タイ
ミングＴ３０、タイミングＴ３２、タイミングＴ３
５）。さらに、もう１水平期間遅れた次のデータも、上
記同様の操作が行われる（タイミングＴ２０、タイミン
グＴ２５、タイミングＴ２７、タイミングＴ３１、タイ
ミングＴ３３、タイミングＴ３７）。

【０１０３】上述した回路構成および動作によれば、水
平ブランキング期間が全く存在しない場合でも、映像信
号を演算処理することができる。つまり、本実施例にお
いては、（１）シリアル／パラレル変換とパラレル／シ
リアル変換とを行う、シリアル／パラレル相互変換回路
としてのシフトレジスタ回路として、Ｍ個の画像データ
のうちの前半のＮ個についてシリアル／パラレル変換と
パラレル／シリアル変換を行う第１の（前半の）シフト
レジスタ回路（ＳＲＡ）１００Ａと、Ｍ個の画像データ
のうちの後半のＮ個についてシリアル／パラレル変換と
パラレル／シリアル変換を行う第２の（後半の）シフト
レジスタ回路（ＳＲＢ）１００Ｂとに分け、（２）ゲー
ト回路６００を設け、さらに、アンド回路６０１、６０
２によりメモリ回路２００Ａおよび２００Ｂからシフト
レジスタ１００Ａおよび１００Ｂへの画素データの書き
込みを前半のシフトレジスタと後半のシフトレジスタと
で独立に出来るようにし、（３）さらに、メモリ回路２
００Ａおよび２００Ｂ内のレジスタＲｉ０も前半（ｉ＝
０〜ｎ）と後半（ｉ＝ｎ＋１〜ｍ）に分け、アンド回路
６０３、６０４によりシフトレジスタ１００Ａおよび１
００Ｂからメモリ回路２００Ａおよび２００Ｂへの画素
データの書き込みを前半と後半で独立に出来るようにし
た。これにより、水平ブランキング期間が存在しない映
像信号に対しても、シフトレジスタ１００Ａ、１００Ｂ
からメモリ回路２００Ａ、２００への画素データの書き
込み、そして、メモリ回路２００Ａ、２００Ｂからシフ
トレジスタ１００Ａ、１００へへの画素データの書き込
みが可能となった。

【０１０４】本発明のディジタル映像信号処理装置の変
形形態を述べる。図５および図６においては、ライトポ
インタを単位時間遅延する単位時間遅延素子群、Ｈ１〜
Ｈｍと、リードポインタの転送（格納）用の単位遅延素
子群、Ｇ１〜Ｇｍとを有する。しかし、上述の説明から
も分かるように、リードポインタＲＰの入力タイミン
グ、および、ライトポインタＷＰの入力タイミングはと
もに、常に水平期間の最初であるので、同時刻における
リードポインタ転送用の単位遅延素子Ｇｉに格納されて
いるデータと、ライトポインタ転送用の単位遅延素子Ｈ
ｉのデータとは同じである。従って、単位遅延素子Ｇｉ
と単位遅延素子Ｈｉを兼用することが可能である。その
兼用の回路構成を述べる。たとえば、リードポインタ入
力端子ＲＰおよび単位遅延素子Ｇｉ（ｉ＝１〜ｍ）を除
去し、スイッチＶｉのオン信号は単位遅延素子Ｈ（ｉ−
１）により与えても良い。

【０１０５】また、図５および図６においては、第１の
シフトレジスタ回路１００Ａ内のレジスタ、および、第
２のシフトレジスタ回路１００Ｂ内のレジスタとを、入
力用シフトレジスタと出力用シフトレジスタとに兼用し
て用いている。つまり、レジスタＲｉは入力データＩＮ
としての映像信号を受けメモリへデータを転送するため
のものであり、かつ、メモリからの演算結果のデータを
受け出力データＯＵＴとしてデータを出力転送するため
のものであった。本発明においては、上記レジスタを入
力用シフトレジスタと出力用シフトレジスタを分けても
良い。その回路構成としては、入力データＩＮを受けメ
モリへデータを転送するためのレジスタと、メモリから
の演算結果を転送するためのレジスタを独立に設ける。
つまり、その回路構成は、図１８に図解したような構成
になる。ただし、この場合、シリアル／パラレル変換器
としては、１フレームのＭ＝ｍ＋ｎの画像データについ
て、ｍ＝ｎとした場合の回路構成となる。つまり、１フ
レームの画素データＭの半分のＮ画素データを処理する
２つのシリアル／パラレル変換器を設ける。同様に、パ
ラレル／シリアル変換器としては、１フレームのＭ＝α
＋βの画像データについて、α＝βとした場合の回路構
成となる。つまり、１フレームの画素データＭの半分の
Ｎ画素データを処理する２つのパラレル／シリアル変換
器を設ける。

【０１０６】このように、本発明においては、シフトレ
ジスタを前半（ＳＲＡ）と後半（ＳＲＢ）とに分け、ア
ンド回路ＡＮＤ１、ＡＮＤ２によりメモリからシフトレ
ジスタへの書き込みを前半と後半で独立に出来るように
し、さらに、メモリ内のレジスタＲｉ０も前半（ｉ＝０
〜ｎ）と後半（ｉ＝ｎ＋１〜ｍ）に分け、アンド回路Ａ
ＮＤ３、ＡＮＤ４によりシフトレジスタからメモリへの
書き込みを前半と後半で独立に出来るようにしてある。
これにより、水平ブランキング期間の極端に短い映像信
においても、シフトレジスタからメモリに書き込み、そ
して、メモリからフトレジスタに書き込むことが出来る
ようになった。

【０１０７】本発明の演算処理装置の例示としてのディ
ジタル映像信号処理装置の第２実施例を述べる。図８は
ディジタル映像信号処理装置の第２実施例の構成図であ
る。このディジタル映像信号処理装置は、並列に設けら
れた第１のシフトレジスタ回路１００Ｃ、第２のシフト
レジスタ回路１００Ｄ、メモリ回路２００、演算回路３
００、アドレスデコード回路４００Ｂ、制御回路５００
Ｂを有する。

【０１０８】第１のシフトレジスタ回路１００Ｃは、リ
ードポインタＲＰを格納するＭ個の１ビット単位時間遅
延素子Ｇ１Ａ〜ＧｍＡ（以下、一般的にＧｉＡ、ｉ＝１
〜ｍ））、ライトポインタを格納するＭ個の１ビット単
位時間遅延素子Ｈ１Ａ〜ＨｍＡ（ＨｉＡ）、映像信号の
画素データを保存してシリアル／パラレル変換を行いさ
らに入力／出力バッファとして機能するＭ個のレジスタ
Ｒ１Ａ〜ＲｍＡ、これらレジスタＲ１Ａ〜ＲｍＡ（Ｒｉ
Ａ）の前後に設けられたＭ個のスイッチＵ１Ａ〜ＵｍＡ
（ＵｉＡ）、Ｍ個のスイッチＳ１Ａ〜ＳｍＡ（Ｓｉ
Ａ）、Ｍ個のスイッチＶ１Ａ〜ＶｍＡ（ＶｉＡ）、Ｍ個
のスイッチＴ１Ａ〜ＴｍＡ（ＴｉＡ）を有する。１ビッ
ト単位時間遅延素子Ｈ１Ａ〜ＨｍＡは直列に接続されて
おり、第１のライトポインタＷＰＡが１ビット単位時間
遅延素子Ｈ１Ａ〜ＨｍＡへと順次送られていく。同様
に、１ビット単位時間遅延素子Ｇ１Ａ〜ＧｍＡも直列に
接続されており、第１のリードポインタＲＰＡが１ビッ
ト単位時間遅延素子Ｇ１Ａ〜ＧｍＡへと順次送られてい
く。スイッチＵｉＡがオンされれば入力データＩＮとし
ての映像信号の画素データがレジスタＲｉＡに格納さ
れ、スイッチＳｉＡがオンされればライトビット線ＷＢ
ｉからのデータがレジスタＲｉＡに格納される。スイッ
チＶｉＡがオンされればレジスタＲｉＡに格納されてい
たデータが出力データＯＵＴとして出力され、スイッチ
ＴｉＡがオンされればレジスタＲｉＡに格納されていた
データがライトビット線ＷＢｉに出力される。

【０１０９】第２のシフトレジスタ回路１００Ｄは、第
１のシフトレジスタ回路１００Ｃと同じ回路構成であ
り、リードポインタＲＰを格納するＭ個の１ビット単位
時間遅延素子Ｇ１Ｂ〜ＧｍＢ（ＧｉＢ、ｉ＝１〜ｍ）、
ライトポインタを格納するＭ個の１ビット単位時間遅延
素子Ｈ１Ｂ〜ＨｍＢ（ＨｉＢ）、映像信号の画素データ
を保存してシリアル／パラレル変換を行いさらに入力／
出力バッファとして機能するＭ個のレジスタＲ１Ｂ〜Ｒ
ｍＢ（ＲｉＢ）、これらレジスタＲ１Ｂ〜ＲｍＢの前後
に設けられたＭ個のスイッチＵ１Ｂ〜ＵｍＢ（Ｕｉ
Ｂ）、Ｍ個のスイッチＳ１Ｂ〜ＳｍＢ（ＳｉＢ）、Ｍ個
のスイッチＶ１Ｂ〜ＶｍＢ（ＶｉＢ）、Ｍ個のスイッチ
Ｔ１Ｂ〜ＴｍＢ（ＴｉＢ）を有する。１ビット単位時間
遅延素子Ｈ１Ｂ〜ＨｍＢは直列に接続されており、第２
のライトポインタＷＰＢが１ビット単位時間遅延素子Ｈ
１Ｂ〜ＨｍＢへと順次送られていく。同様に、１ビット
単位時間遅延素子Ｇ１Ｂ〜ＧｍＢも直列に接続されてお
り、第２のリードポインタＲＰＢが１ビット単位時間遅
延素子Ｇ１Ｂ〜ＧｍＢへと順次送られていく。スイッチ
ＵｉＢがオンされれば映像信号の画素データがレジスタ
ＲｉＢに格納され、スイッチＳｉＢがオンされればライ
トビット線ＷＢｉからの画素データがレジスタＲｉＢに
格納される。スイッチＶｉＢがオンされればレジスタＲ
ｉＢに格納されていたデータが出力データＯＵＴとして
出力され、スイッチＴｉＢがオンされればレジスタＲｉ
Ｂに格納されていたデータがライトビット線ＲＢｉに出
力される。

【０１１０】メモリ回路２００は、Ｍ個の並列に設けら
れたメモリ回路２１０、２２０、２３０、２４０を有す
る。メモリ回路２１０、２２０、２３０、２４０のそれ
ぞれは、図５に図解したメモリ回路２１０、２２０、２
３０、２４０と同じ回路構成をしている。つまり、メモ
リ回路２００は、レジスタＲｉｊ（ｉ＝１〜ｍ、ｊ＝０
〜２）、その前後に設けられたスイッチＳｉｊ（ｉ＝１
〜ｍ、ｊ＝０〜２）、スイッチＴｉｊ（ｉ＝１〜ｍ、ｊ
＝０〜２）を有する。演算回路３００はＭ個の演算回路
３１０、３２０、３３０、３４０を有する。本実施例に
おいても、ＳＩＭＤ式の演算処理を行うから、演算回路
３１０、３２０、３３０、３４０は同じ回路構成であ
る。制御回路５００Ｂは、アドレス信号ＡＤＲＳと、演
算回路３１０、３２０、３３０、３４０（ＡＬＵ１〜
ｍ）での演算を制御するための制御信号ＣＴＲＬを発生
する。アドレスデコード回路４００Ｂは、制御回路５０
０Ａからのアドレス信号ＡＤＲＳを受取り、それをデコ
ードし、第１のワード書込信号ＷＷＡ、第１のワード読
出信号ＲＷＡ、第２のワード書込信号ＷＷＢ、第２のワ
ード読出信号ＲＷＢ、ワード書込信号ＷＷ０〜ＷＷ２、
ワード読出信号ＲＷ０〜ＲＷ２を出力する。これらの信
号は、シフトレジスタ回路１００Ｂ内のスイッチＳ１Ａ
〜ＳｍＡ、スイッチＴ１Ａ〜ＴｍＡ、シフトレジスタ回
路１００Ｄ内のスイッチＳ１Ｂ〜ＳｍＢ、スイッチＴ１
Ｂ〜ＴｍＢ、メモリ回路２００内のスイッチＳｉｊ（ｉ
＝１〜ｍ、ｊ＝０〜２）、スイッチＴｉｊ（ｉ＝１〜
ｍ、ｊ＝０〜２）を付勢および消勢の制御に使われる。

【０１１１】このディジタル映像信号処理装置は、２バ
ンク方式のディジタル映像信号処理装置である。つま
り、並列に設けられた２つのシフトレジスタ回路（第１
のシフトレジスタＳＲＡ）１００Ｃとシフトレジスタ回
路（第２のシフトレジスタＳＲＢ）１００Ｄとを交互に
使用して、図５および図６を参照して述べた第１実施例
のディジタル映像信号処理装置と同様に、水平ブランキ
ング期間が非常に短い、あるいは、水平ブランキング期
間が存在しない場合には発生する問題、「レジスタ相互
のデータ転送途中の時刻において新しいデータにオーバ
ーライトされてしまう」ことを防止している。ただし、
第１実施例のディジタル映像信号処理装置との相違は、
下記の通りである。 （１）第１のシフトレジスタ回路１００Ｃと第２のシフ
トレジスタ回路１００Ｄとがシリアルに接続されている
のではなくて、並列に設けられていること。それに関連
して、スイッチＳｉＡとスイッチＳｉＢとが同じライト
ビット線ＷＢｉに接続され、スイッチＴｉＡとスイッチ
ＴｉＢとが同じリードビット線ＲＢｉに接続されている
こと。さらに、リードポインタを第１のシフトレジスタ
回路１００Ｃに対する第１のリードポインタと、第２の
シフトレジスタ回路１００Ｄに対する第２のリードポイ
ンタとの２種を用いること。 （２）メモリ回路２００は１つであること。 （３）演算回路３００も１つであること。 （４）アドレスデコード回路４００Ｂは第１のシフトレ
ジスタ回路１００Ｃ用のワード書込信号ＷＷＡとワード
読出信号ＲＷＡ、第２のシフトレジスタ回路１００Ｄ用
のワード書込信号ＷＷＢとワード読出信号ＲＷＢとを発
生すること。 （５）ゲート回路６００が設けられていないこと。 このディジタル映像信号処理装置は、図５および図６に
図解したディジタル映像信号処理装置に比較すると、メ
モリ回路２００および演算回路３００が１系統で済むの
で、回路構成は簡単になっている。

【０１１２】図８に図解したディジタル映像信号処理装
置の動作を図９を参照して述べる。図９は水平ブランキ
ング期間が一番短い条件、即ち、水平ブランキング期間
が全くない場合の動作タイミング図である。タイミングＴ１ 入力データＩＮとして映像信号がワード（画素）シリア
ルに供給される。１水平期間（図５のタイミングＴ１）
に最初の画素データが入力されると同時に、ライトポイ
ンタＷＰＡが入力されるとスイッチＵ１Ａがオンになる
ので、最初の画素データがレジスタＲ１Ａに格納され
る。次の入力画素データは、ライトポインタＷＰが１ビ
ット単位時間遅延素子Ｈ１Ａに送られていてスイッチＵ
２ＡがオンとなるのでレジスタＲ２Ａに格納される。以
降、同様にして入力データが、レジスタＲ３Ａ〜ＲｍＡ
に格納される。その結果、１水平期間（１Ｈ）分のデー
タがレジスタＲ１Ａ〜ＲｍＡに格納される（タイミング
Ｔ１１）。

【０１１３】タイミングＴ２ 次の１水平期間（タイミングＴ２）の間に入力されてく
る画素データは、タイミングＴ２の最初にライトポイン
タＷＰＢを入力することで、レジスタＲ１Ｂ〜ＲｍＢに
格納させる（タイミングＴ２２）。これと同時に、タイ
ミングＴ２の最初において、スイッチＴｉＡ（ｉ＝１〜
ｍ）をオンにする。これにより、レジスタＲｉＡに格納
された上述の入力画素データは、レジスタＲＢｉを介し
て演算回路ＡＬＵｉに入力される。そして、スイッチＳ
ｉ０をオンにすることで、リードビット線ＲＢｉ、演算
回路ＡＬＵｉ、ライトビット線ＷＢｉを介して上述の入
力画素データをメモリ回路２００内のレジスタＲｉ０に
格納できる（タイミングＴ２１）。アドレスデコード回
路４００Ｂからのワード書込信号ＷＷ０〜ＷＷ２によっ
て、適切にメモリ回路２００内のスイッチＳｉ０、Ｓｉ
１、Ｓｉ２、Ｔｉ０、Ｔｉ１、Ｔｉ２をオンし、制御回
路５００Ｂからの制御信号ＣＴＲＬによって演算回路Ａ
ＬＵｉでの演算を制御することで、レジスタＲｉ０、Ｒ
ｉ１、Ｒｉ２から画素データを演算回路ＡＬＵｉに供給
し、演算回路ＡＬＵｉでの演算結果をレジスタＲｉ０、
Ｒｉ１、Ｒｉ２に戻すという操作を行う（タイミングＴ
２３）。そして、最終的な演算結果をレジスタＲｉ２に
格納する。タイミングＴ２の最後において、スイッチＴ
ｉ２をオンにし、スイッチＳｉＡをオンにすることで、
レジスタＲｉ２に格納されている上述の演算結果をリー
ドビット線ＲＢｉ、演算回路ＡＬＵｉ、ライトビット線
ＷＢｉを介してレジスタＲｉＡに格納する（タイミング
Ｔ２４）。

【０１１４】タイミングＴ３ シフトレジスタ回路１００Ｃ内のレジスタに格納した後
の１水平期間（タイミングＴ３）の最初において、リー
ドポインタＲＰＡを入力する。これにより、スイッチＶ
１ＡがオンになるのでレジスタＲ１Ａに格納されていた
演算結果が出力データＯＵＴとして出力される。続い
て、リードポインタＲＰＡは１ビット単位時間遅延素子
Ｇ１Ａに送られて遅延されその出力でスイッチＶ２Ａが
オンとなり、レジスタＲ２Ａに格納されていた演算結果
が出力データＯＵＴとして出力される。以降、同様にし
てレジスタＲ３Ａ〜ＲｍＡに格納されていた演算結果が
出力データＯＵＴとして出力される。このようにして、
１水平期間（１Ｈ）分の演算結果が出力データＯＵＴと
してワード（画素）シリアルに出力される（タイミング
Ｔ３２）。つまり、最初の１水平期間の間に入力されて
くる画素データは、タイミングＴ１１、タイミングＴ２
１、タイミングＴ２３、タイミングＴ２４、タイミング
Ｔ３２の順に操作が行われ、次の１水平期間の間に入力
されてくる画素データは、タイミングＴ２２、タイミン
グＴ３３、タイミングＴ３４、タイミングＴ３５、タイ
ミングＴ４３の順に操作が行われ、さらに次の１水平期
間の間に入力されてくるデータは、タイミングＴ３１、
タイミングＴ４１、タイミングＴ４４、タイミングＴ４
５の順に操作が行われる。この一連の操作は、制御回路
５００Ｂから出力される制御信号ＣＴＲＬにより行われ
る。

【０１１５】このように、第１のシフトレジスタ回路１
００Ｃ（ＳＲＡ）からメモリ回路２００への入力データ
の転送（タイミングＴ２１）と、メモリ回路２００から
第１のシフトレジスタ回路１００Ａへの演算結果のデー
タの転送（タイミングＴ２４）の期間に入力されてくる
画素データは、第２のシフトレジスタ回路１００Ｄ（Ｓ
ＲＢ）へ入力される（タイミングＴ２２）。第２のシフ
トレジスタ回路１００Ｄ（ＳＲＢ）からメモリ回路２０
０への入力画素データの転送（タイミングＴ３３）と、
メモリ回路２００から第２のシフトレジスタ回路１００
Ｄへの演算結果のデータの転送（タイミングＴ３５）の
期間に入力されてくる画素データは、第１のシフトレジ
スタ回路１００Ｃ（ＳＲＡ）へ入力される（タイミング
Ｔ３１）。従って、「転送途中の時刻において新しいデ
ータにオーバーライトされてしまう」ということが回避
できる。

【０１１６】本発明のディジタル映像信号処理装置の第
３実施例を述べる。以上、第１実施例および第２実施例
を参照して述べたように、全ての映像信号、つまり、水
平ブランキング期間の長い映像信号、水平ブランキング
期間の短い映像信号、水平ブランキング期間の殆どない
映像信号に対応できる構成にするためには、水平ブラン
キング期間の短い場合を考慮して、あるいは、水平ブラ
ンキング期間が殆どない場合を考慮して、図５および図
６に図解した回路構成、または、図８に図解したように
２バンク方式にしなくてはいけなかった。しかし、水平
ブランキング期間の長い映像信号に対して、これらのデ
ィジタル映像信号処理装置を適用すると、シフトレジス
タ回路を２つ設けるなど、回路構成が複雑であり、価格
的にも高くなるという不利益がある。つまり、水平ブラ
ンキング期間の長い映像信号に対しては、シフトレジス
タ回路は１つで良かったのに、図８に示したディジタル
映像信号処理装置においては、２つ用いており無駄であ
り、回路構成も複雑である。換言すれば、図８に示すよ
うに２バンク方式のディジタル映像信号処理装置の構成
では、水平ブランキング期間の短い映像信号に対しては
有効に働くが、水平ブランキング期間の長い映像信号に
対しては一方のシフトレジスタ回路、たとえば、第２の
シフトレジスタ回路１００Ｄが有効に働いていなかっ
た。本発明の第３実施例は上述した問題を解決する。

【０１１７】図１０は第３実施例のディジタル映像信号
処理装置の構成図である。第３実施例のディジタル映像
信号処理装置は、図８に図解した第２実施例のディジタ
ル映像信号処理装置に、入力画素データ選択スイッチ
（セレクタ）６１０と、出力画素データ選択スイッチ
（セレクタ）６２０とが付加されている。２つの入力端
子ＩＮＡ、ＩＮＢが設けられており、第１の入力端子Ｉ
ＮＡからの入力画素データは直接、第１のシフトレジス
タ回路１００Ｃ（ＳＲＡ）に入力されている。第１の入
力端子ＩＮＡからの入力画素データ、および、第２の入
力端子ＩＮＢからの入力画素データは、セレクタ６１０
を介して第２のシフトレジスタ回路１００Ｄ（ＳＲＢ）
に入力されている。また、２つの出力端子ＯＵＴＡ、Ｏ
ＵＴＢが設けられており、シフトレジスタ回路１００
Ｃ、１００Ｄの出力データはセレクタ６２０を介して第
１の出力端子ＯＵＴＡに出力されており、第２のシフト
レジスタ回路１００Ｄの出力は直接に第２の出力端子Ｏ
ＵＴＢに出力されている。このディジタル映像信号処理
装置も２バンク構成であり、その他の回路構成は、上述
した構成を除いて、第２実施例のディジタル映像信号処
理装置と同様である。セレクタ６１０およびセレクタ６
２０の制御は、制御回路５００Ｃからの制御信号ＣＴＲ
Ｌを用いてもよいし、このディジタル映像信号処理装置
の外部から与えるようにしても良い。本実施例において
は、制御回路５００Ｃがセレクタ６１０、およびセレク
タ６２０を制御する。

【０１１８】図１０に図解したディジタル映像信号処理
装置の動作を、水平ブランキング期間の長い場合と短い
場合に分けて説明する。まず、水平ブランキング期間の
短い映像信号を対象とした場合の本発明の回路の動作説
明を図１１を参照しながら述べる。この場合、セレクタ
６１０は第１の入力端子ＩＮＡ側に選択され、セレクタ
６２０は１水平期間毎に第１のシフトレジスタ回路１０
０Ｃ（ＳＲＡ）の出力と、第２のシフトレジスタ回路１
００Ｄ（ＳＲＢ）の出力を交互に選択出力するように、
付勢される。タイミングＴ１ 映像信号は第１のデータ入力端子ＩＮＡからワード（画
素）シリアルに供給される。１水平期間（図７のタイミ
ングＴ１）の最初の画素データが入力されると同時に、
第１のライトポインタＷＰＡが入力される。それによ
り、スイッチＵ１Ａがオンになり、最初の入力画素デー
タがレジスタＲ１Ａに格納される。ライトポインタＷＰ
Ａは１ビット単位時間遅延素子Ｈ１Ａに格納される。次
の画素データ入力タイミングで、１ビット単位時間遅延
素子Ｈ１Ａに格納されているライトポインタＷＰＡによ
ってスイッチＵ２Ａがオンになり、次の画素データがレ
ジスタＲ２Ａに格納される。以降、同様にして入力画素
データが、レジスタＲ３Ａ〜ＲｍＡに格納される。この
ようにして、１水平期間（１Ｈ）分のデータが第１のシ
フトレジスタ回路１００Ｃ内のレジスタＲ１Ａ〜ＲｍＡ
に格納される（タイミングＴ１１）。

【０１１９】タイミングＴ２ 次の１水平期間（タイミングＴ２）の間に第１の入力端
子ＩＮＡに入力され、セレクタ６１０を介して第２のシ
フトレジスタ回路１００Ｄに入力されてくる画素データ
は、タイミングＴ２の最初に第２のライトポインタＷＰ
Ｂが印加され１ビット単位時間遅延素子Ｈ１Ｂ〜ＨｍＢ
を転送されていきスイッチＵ１Ｂ〜ＵｍＢを順次オンい
ていくことにより、レジスタＲ１Ｂ〜ＲｍＢに格納され
ていく（タイミングＴ２２）。これと同時に、タイミン
グＴ２の最初において、アドレスデコード回路４００Ｂ
からのワード読出信号ＲＷＡによって第１のシフトレジ
スタ回路１００Ｃ内のスイッチＴｉＡ（ｉ＝１〜ｍ）を
オンにして、タイミングＴ１１においてレジスタＲ１Ａ
〜ＲｍＡに格納された画素データを、リードビット線Ｒ
Ｂｉを介して演算回路ＡＬＵｉに印加する。その後、ア
ドレスデコード回路４００Ｂからのワード書込信号ＷＷ
０によってメモリ回路２００内のスイッチＳｉ０をオン
にして、リードビット線ＲＢｉ、演算回路ＡＬＵｉ、ラ
イトビット線ＷＢｉを介して上述の画素データをレジス
タＲｉ０に格納する（タイミングＴ２１）。さらに、ア
ドレスデコード回路４００Ｂからの信号によって適切に
スイッチＳｉ０、Ｓｉ１、Ｓｉ２、スイッチＴｉ０、Ｔ
ｉ１、Ｔｉ２をオンにし、制御回路５００Ｃからの制御
信号ＣＴＲＬによって演算回路（ＡＬＵｉ）における演
算を制御して、メモリ回路２００内のレジスタＲｉ０、
Ｒｉ１、Ｒｉ２からデータを演算回路ＡＬＵｉに供給
し、演算回路ＡＬＵｉでの演算結果をレジスタＲｉ０、
Ｒｉ１、Ｒｉ２に戻すという操作を行う（タイミングＴ
２３）。最終的な演算結果はレジスタＲｉ２に格納す
る。タイミングＴ２の最後において、メモリ回路２００
内のスイッチＴｉ２をオンにし、スイッチＳｉＡをオン
にして、レジスタＲｉ２に格納されている上述の演算結
果をリードビット線ＲＢｉ、演算回路ＡＬＵｉ、ライト
ビット線ＷＢｉを介してシフトレジスタ回路１００Ｃ内
のレジスタＲｉＡに格納する（タイミングＴ２４）。

【０１２０】タイミングＴ３ このタイミングでは、セレクタ６２０は制御回路５００
Ｃからの制御信号によって第１のシフトレジスタ回路１
００Ｃからの出力を選択する位置に付勢されている。レ
ジスタＲｉＡに画素データを格納した後の１水平期間
（タイミングＴ３）の最初において、リードポインタＲ
ＰＡが印加される。その結果、スイッチＶ１Ａがオンに
なり、レジスタＲ１Ａに格納されていた演算結果がセレ
クタ６２０を介して出力データＯＵＴＡとして出力され
る。このリードポインタＲＰＡは１ビット単位時間遅延
素子Ｇ１Ａに転送されて遅延され、その結果スイッチＶ
２Ａがオンとなり、レジスタＲ２Ａに格納されていた演
算結果がセレクタ６２０を介して出力データＯＵＴＡと
して出力される。以降、同様にしてレジスタＲ３Ａ〜Ｒ
ｍＡに格納されていた演算結果がセレクタ６２０を介し
て出力データＯＵＴＡとして出力される。このように、
１水平期間（１Ｈ）分のレジスタＲ１Ａ〜ＲｍＡに格納
されている演算結果が出力データＯＵＴＡとしてワード
（画素）シリアルに出力される（タイミングＴ３２）。

【０１２１】以上述べたように、最初の１水平期間の間
に入力されてくるデータは、タイミングＴ１１、タイミ
ングＴ２１、タイミングＴ２３、タイミングＴ２４、タ
イミングＴ３２の順に操作が行われる。タイミングＴ３
の期間においてタイミングＴ３２の操作を行っている
間、セレクタ６２０は第１のシフトレジスタ回路１００
Ｃの出力を選択させておく（タイミングＴ３６）。これ
により、演算回路３００の演算結果である第１のシフト
レジスタ回路１００Ｃ（ＳＲＡ）からのデータが出力デ
ータＯＵＴＡとして出力される。次の１水平期間の間に
入力されてくる画素データは、タイミングＴ２２、タイ
ミングＴ３３、タイミングＴ３４、タイミングＴ３５、
タイミングＴ４３の順に操作が行われる。タイミングＴ
４の期間においてタイミングＴ４３の操作を行っている
間、セレクタ６２０は第２のシフトレジスタ回路１００
Ｄ（ＳＲＢ）の出力が選択されるように付勢されている
（タイミングＴ４６）。これにより、演算回路３００の
演算結果を保持している第２のシフトレジスタ回路１０
０Ｄ（ＳＲＢ）からの出力がセレクタ６２０から出力さ
れる。さらに次の１水平期間の間に入力されてくるデー
タは、タイミングＴ３１、タイミングＴ４１、タイミン
グＴ４４、タイミングＴ４５の順に操作が行われる。以
降、同様である。このように、制御回路５００Ｃによっ
て、セレクタ６２０を１水平期間毎に第１のシフトレジ
スタ回路１００Ｃ（ＳＲＡ）の出力側と、第２のシフト
レジスタ回路１００Ｄ（ＳＲＢ）の出力側に切り替える
事を除けば、図８に示した実施例と同じ操作で、演算処
理が行われていく。

【０１２２】次に、水平ブランキング期間の長い映像信
号を対象とした場合の本発明の回路の動作説明を図１２
を参照して述べる。ここでは、映像信号としては、２種
類の信号を入力とし、これら２つの信号を用いて演算を
行い、２種類の演算結果の映像信号を出力する場合を考
える。なお、上述したディジタル映像信号処理装置にお
いては、入出力端子は１つしかないため、このような２
種類の映像信号を入力して複雑な演算処理を行うことは
出来なかった。この場合、セレクタ６１０は第２の入力
端子ＩＮＢ側にセットされ、セレクタ６２０は第１のシ
フトレジスタ回路１００Ｃ（ＳＲＡ）の出力側にセット
される。

【０１２３】タイミングＴ２ 第１の映像信号はデータ入力端子ＩＮＡからワード（画
素）シリアルに印加される。１水平期間（タイミングＴ
１）の最初に映像信号の最初の画素データが入力される
と同時に、ライトポインタＷＰＡが入力され、スイッチ
Ｕ１Ａがオンになり、最初の入力画素データがレジスタ
Ｒ１Ａに格納される。次の入力画素データは、ライトポ
インタＷＰＡが１ビット単位時間遅延素子Ｈ１Ａに送ら
れていて、その出力によってスイッチＵ２Ａをオンする
ことにより、レジスタＲ２Ａに格納される。以降、同様
にして入力画素データが順次、レジスタＲ３Ａ〜ＲｍＡ
に格納される。これで、１水平期間（１Ｈ）分の画素デ
ータがレジスタＲ１Ａ〜ＲｍＡに格納される（タイミン
グＴ１１）。

【０１２４】同時に、第２の映像信号もデータ入力端子
ＩＮＢからワード（画素）シリアルに印加される。１水
平期間（タイミングＴ１）の最初のタイミングで映像信
号の最初の画素データが入力されると同時に、ライトポ
インタＷＰＢが入力されて、スイッチＵ１Ｂをオンに
し、最初の画素データをレジスタＲ１Ｂに格納する。次
の入力画素データは、ライトポインタＷＰＢが１ビット
単位時間遅延素子Ｈ１Ｂに転送され、その出力でスイッ
チＵ２ＢをオンにするのでレジスタＲ２Ｂに格納され
る。以降、同様にして入力画素データが順次、レジスタ
Ｒ３Ｂ〜ＲｍＢに格納される。このように、１水平期間
（１Ｈ）分のデータがレジスタＲ１Ｂ〜ＲｍＢに格納さ
れる（タイミングＴ１３）。その後の水平ブランキング
期間（タイミングＴ２）内の初めにおいて、アドレスデ
コード回路４００へからのワード読出信号ＲＷＢで第２
のシフトレジスタ回路１００Ｄ内のスイッチＴｉＡ（ｉ
＝１〜ｍ）をオンにする。これにより、レジスタＲｉＡ
に格納された第１の入力画素データは、リードビット線
ＲＢｉを介して演算回路ＡＬＵｉに入力される。そし
て、アドレスデコード回路４００からのワード書込信号
ＷＷ０によってスイッチＳｉ０をオンにすることで、リ
ードビット線ＲＢｉ、演算回路ＡＬＵｉ、ライトビット
線ＷＢｉを介して上述の第１の入力画素データをレジス
タＲｉ０に格納できる（タイミングＴ１２）。タイミン
グＴ２の終りにおいて、アドレスデコード回路４００Ｂ
からのワード読出信号ＲＷＢによってスイッチＴｉＢ
（ｉ＝１〜ｍ）をオンにする。これにより、レジスタＲ
ｉＢに格納された上述の第２の入力画素データは、リー
ドビット線ＲＢｉを介して演算回路ＡＬＵｉに入力され
る。そして、アドレスデコード回路４００Ｂからのワー
ド書込信号ＷＷ１に用いてスイッチＳｉ１をオンにする
ことで、リードビット線ＲＢｉ、演算回路ＡＬＵｉ、ラ
イトビット線ＷＢｉを介して第２の入力画素データをレ
ジスタＲｉ１に格納する（タイミングＴ３３）。

【０１２５】タイミングＴ３ 次の１水平期間（タイミングＴ３）の間に、適切にスイ
ッチＳｉ０、Ｓｉ１、Ｓｉ２、スイッチＴｉ０、Ｔｉ
１、Ｔｉ２をオンし、演算回路（ＡＬＵｉ）での演算を
制御することで、レジスタＲｉ０、Ｒｉ１、Ｒｉ２から
データを演算回路ＡＬＵｉに供給し、演算回路ＡＬＵｉ
での演算結果をレジスタＲｉ０、Ｒｉ１、Ｒｉ２に戻す
という操作を行う（タイミングＴ３２）。最終的な第１
の演算結果をレジスタＲｉ１に、第２の演算結果をレジ
スタＲｉ２に格納する。

【０１２６】タイミングＴ４ その後の水平ブランキング期間（タイミングＴ４）内の
初めにおいて、上述した制御方法と同様に、スイッチＴ
ｉ１をオンにし、スイッチＳｉＡをオンにすることで、
レジスタＲｉ１に格納されている第１の演算結果をリー
ドビット線ＲＢｉ、演算回路ＡＬＵｉ、ライトビット線
ＷＢｉを介してレジスタＲｉＡに格納する（タイミング
Ｔ４１）。タイミングＴ４の終りにおいて、スイッチＴ
ｉ２をオンにし、スイッチＳｉＢをオンにしてレジスタ
Ｒｉ２に格納されている第２の演算結果をリードビット
線ＲＢｉ、演算回路ＡＬＵｉ、ライトビット線ＷＢｉを
介してレジスタＲｉＢに格納する（タイミングＴ４
２）。

【０１２７】タイミングＴ５ 上記演算結果を格納した後の１水平期間（タイミングＴ
５）の最初において、リードポインタＲＰＡが印加され
る。それにより、スイッチＶ１Ａがオンになり、レジス
タＲ１Ａに格納されていた第１の演算結果が出力データ
ＯＵＴＡとして出力される。続いて、リードポインタＲ
ＰＡが１ビット単位時間遅延素子Ｇ１Ａに転送され、そ
の出力でスイッチＶ２Ａがオンとなり、レジスタＲ２Ａ
に格納されていた演算結果が出力データＯＵＴＡとして
出力される。以降、同様にしてレジスタＲ３Ａ〜ＲｍＡ
に格納されていた一方の演算結果が出力データＯＵＴＡ
として出力される。このようにして、１水平期間（１
Ｈ）分の一方の演算結果が出力データＯＵＴＡとしてワ
ード（画素）シリアルに出力される（タイミングＴ５
２）。

【０１２８】同時に、リードポインタＲＰＢが印加され
る。これにより、スイッチＶ１Ｂがオンになりレジスタ
Ｒ１Ｂに格納されていた他方の演算結果が出力データＯ
ＵＴＢとして出力される。続いて、リードポインタＲＰ
Ｂは１ビット単位時間遅延素子Ｇ１Ｂに転送され、その
出力でスイッチＶ２Ｂがオンとなり、レジスタＲ２Ｂに
格納されていた他方の演算結果が出力データＯＵＴＢと
して出力される。以降、同様にしてレジスタＲ３Ｂ〜Ｒ
ｍＢに格納されていた他方の演算結果が出力データＯＵ
ＴＢとして出力される。このように、１水平期間（１
Ｈ）分の他方の演算結果が出力データＯＵＴＢとしてワ
ード（画素）シリアルに出力される（タイミングＴ５
５）。

【０１２９】１水平期間遅れた次のデータも、同様の操
作が行われる（タイミングＴ３１、タイミングＴ３４、
タイミングＴ４１、タイミングＴ４２、タイミングＴ５
３、タイミングＴ６１、タイミングＴ６２、タイミング
Ｔ７２、タイミングＴ７５）。さらに、もう１水平期間
遅れた次のデータも、同様の操作が行われる（タイミン
グＴ５１、タイミングＴ５４、タイミングＴ６１、タイ
ミングＴ６２、タイミングＴ７３、タイミングＴ８１、
タイミングＴ８２）。

【０１３０】このディジタル映像信号処理装置において
は、ライトポインタＷＰＡを転送する単位遅延素子群Ｈ
１Ａ〜ＨｍＡと、リードポインタＲＰＡを転送する単位
遅延素子群Ｇ１Ａ〜ＧｍＡとを別個独立に設けている。
上述の説明からも分かるように、リードポインタＲＰＡ
の印加のタイミング、および、ライトポインタＷＰＡの
印加のタイミングは、両方とも常に水平期間の最初であ
るので、同時刻における１ビット単位時間遅延素子Ｇｉ
Ａと１ビット単位時間遅延素子ＨｉＡとに転送される値
は同じである。従って、１ビット単位時間遅延素子Ｇｉ
Ａと１ビット単位時間遅延素子ＨｉＡを兼用することが
可能である。たとえば、リードポインタＲＰＡの入力端
子、および、１ビット単位時間遅延素子ＧｉＡ（ｉ＝１
〜ｍ）を取り除き、スイッチＶｉＡのオン信号は１ビッ
ト単位時間遅延素子ＨｉＡにより与えても良い。同じこ
とが、１ビット単位時間遅延素子Ｈ１Ｂ〜ＨｍＢと１ビ
ット単位時間遅延素子Ｇ１Ｂ〜ＧｍＢについても適用で
き、たとえば、リードポインタＲＰＢの入力端子、およ
び、１ビット単位時間遅延素子ＧｉＢ（ｉ＝１〜ｍ）を
取り除き、スイッチＶｉＢのオン信号は１ビット単位時
間遅延素子ＨｉＢにより与えても良い。

【０１３１】また、上述したディジタル映像信号処理装
置において、レジスタＲ１Ａ〜ＲｍＡおよびレジスタＲ
１Ｂ〜ＲｍＢをそれぞれ、入力用シフトレジスタと出力
用シフトレジスタとして兼用していたが、入力用シフト
レジスタと出力用シフトレジスタを分けても良い。つま
り、レジスタＲｉＡ（Ｂ）は入力データを受けメモリ回
路２００へ入力画素データを転送するためのものであ
り、かつ、メモリ回路２００からの演算結果のデータを
受け出力端子へデータを転送するためのものであった
が、入力データを受けメモリ回路２００へ画素データを
転送するためのレジスタと、メモリ回路２００からの演
算結果を受け出力端子へデータを転送するためのレジス
タを分けても良い。

【０１３２】このように、本発明においては、入力セレ
クタ（ＳＩＮ）６１０、出力セレクタ（ＳＯＵＴ）６２
０を付加するだけで、水平ブランキング期間の短い映像
信号を対象とした場合には、２バンク方式として動作さ
せることが出来、水平ブランキング期間の長い映像信号
を対象とした場合には、２種類の信号を入力とし、これ
ら２つの信号を用いて演算を行い、２種類の演算結果の
映像信号を出力するという従来にない複雑な演算操作が
可能となる。即ち、従来、水平ブランキング期間の長い
映像信号を対象とした場合、シフトレジスタ１つ分がオ
ーバースペックであったが、本発明においては、このオ
ーバースペック分で２種類の信号を入出力できるように
してある。また、２種類の映像信号を入力する代わり
に、語調の長い信号を上位側は第１の入力端子ＩＮＡか
ら入力して、下位側は第２の入力端子ＩＮＢから入力す
るようにしても良い。例えば、入力端子ＩＮＡ、ＩＮＢ
がそれぞれ８ビット幅を持っているとすると、水平ブラ
ンキング期間の長い映像信号を対象とした場合は、１６
ビットの語調を有する映像信号を入力することが可能で
ある。

【０１３３】

【発明の効果】本発明のシリアル／パラレル変換器によ
れば、簡単な回路構成でオーバーライトを防止でき、正
常にシリアル／パラレル変換を行うことができる。

【０１３４】本発明のパラレル／シリアル変換器によれ
ば、簡単な回路構成でオーバーライトを防止でき、正常
にパラレル／シリアル変換を行うことができる。

【０１３５】本発明の、上記シリアル／パラレル変換器
およびパラレル／シリアル変換器を用いる演算処理装置
は、回路構成を複雑にすることなく、所定のパラレル演
算を行うことができる。

【０１３６】本発明の演算処理装置によれば、次の入力
データが到来するまでの時間がない場合、または、非常
に短い場合でも、オーバーライトを防止して、シリアル
に入力されたデータをパラレルに演算して、その結果を
シリアルに出力することができる。

【０１３７】さらに本発明の２バンク構成のシリアル／
パラレル相互変換回路を有し、さらに、これらシリアル
／パラレル相互変換回路の入力と出力に入力セレクタ回
路と出力セレクタ回路とを設けた演算処理装置によれ
ば、次の入力データが到来するまでの時間がない場合、
または、非常に短い場合でも、オーバーライトを防止し
て、シリアルに入力されたデータをパラレルに演算し
て、その結果をシリアルに出力することができる他、次
の入力データが到来するまでの時間が充分ある場合には
２つのシリアル／パラレル相互変換回路を活用して、複
雑な演算処理を行うことができる。

【図面の簡単な説明】

【図１】本発明のシリアル／パラレル変換器の実施例の
回路構成図である。

【図２】図２に図解したシリアル／パラレル変換器の動
作を説明する動作タイミング図である。

【図３】本発明のパラレル／シリアル変換器の実施例の
回路構成図である。

【図４】図３に図解したパラレル／シリアル変換器の動
作を説明する動作タイミング図である。

【図５】本発明のディジタル映像信号処理装置の第１例
の第１の部分回路構成図である。

【図６】本発明のディジタル映像信号処理装置の第１例
の第２の部分回路構成図である。

【図７】図５および図６に図解したディジタル映像信号
処理装置の動作を説明する動作タイミング図である。

【図８】本発明のディジタル映像信号処理装置の第２例
の回路構成図である。

【図９】図８に図解したディジタル映像信号処理装置の
動作を説明する動作タイミング図である。

【図１０】本発明のディジタル映像信号処理装置の第３
例の回路構成図である。

【図１１】図１０に図解したディジタル映像信号処理装
置の動作を説明する第１の動作タイミング図である。

【図１２】図１０に図解したディジタル映像信号処理装
置の動作を説明する第２の動作タイミング図である。

【図１３】従来のシリアル／パラレル変換器の回路構成
図である。

【図１４】図１３に図解したシリアル／パラレル変換器
の動作を説明する動作タイミング図である。

【図１５】従来のパラレル／シリアル変換器の回路構成
図である。

【図１６】図１４に図解したパラレル／シリアル変換器
の動作を説明する動作タイミング図である。

【図１７】演算処理装置の構成図である。

【図１８】従来のディジタル映像信号処理装置の回路構
成図である。

【図１９】図１８に図解したディジタル映像信号処理装
置の動作を説明する動作タイミング図である。

【図２０】ＭＵＳＥのフォーマットである。

【符号の説明】

１００、１００Ａ、１００Ｂ・・シフトレジスタ回路 ２００、２００Ａ、２００Ｂ・・メモリ回路 ３００、３００Ａ、３００Ｂ・・演算回路 ４００、４００Ａ・・アドレスデコード回路 ５００、５００Ａ・・制御回路 Ｒ・・レジスタ Ｈ、Ｇ・・１ビット単位時間遅延素子

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｔ 1/00 Ｇ０６Ｆ 15/80 Ｇ１１Ｃ 19/00 Ｂ (72)発明者 黒川 益義 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 山崎 孝雄 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 岩瀬 清一郎 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内

Claims (20)

【特許請求の範囲】
1. 【請求項１】所定の時間あたりＭ＝（ｍ＋ｎ）個のデー
   タからなる入力データをシリアルに入力し、それらのデ
   ータをパラレルに出力する動作を周期的に行うシリアル
   ／パラレル変換器であって、 ｍ個のデータをシリアルに入力してパラレルに出力す
   る、ｍ個の第１のレジスタ回路と、 該第１のレジスタ回路と並列に設けられ、ｍ個のデータ
   をシリアルに入力してパラレルに出力するｍ個の第２の
   レジスタ回路と、 ｎ個のデータをシリアルに入力してパラレルに出力する
   ｎ個の第３のレジスタ回路とを有し、 ｍ個のデータを周期的に交互に前記第１のレジスタ回路
   または第２のレジスタ回路にシリアル入力し、該ｍ個の
   シリアルデータ入力に続けてｎ個のデータを前記第３の
   レジスタ回路にシリアル入力し、さらに、該シリアル入
   力したＭ＝（ｍ＋ｎ）個のデータを同時的にパラレル出
   力するように構成し、 前記ｍ個のレジスタ回路の数は、前記パラレル出力の
   間、前記第１または第２のレジスタ回路が次の周期のデ
   ータを受入れ可能な数で規定されるシリアル／パラレル
   変換器。
2. 【請求項２】前記ｍ個のレジスタ回路の数は、前記パラ
   レル出力時間、および、周期的に入力されるＭ＝（ｍ＋
   ｎ）個のデータの入力時間間隔で規定される請求項１記
   載のシリアル／パラレル変換器。
3. 【請求項３】前記第１のレジスタ回路、第２のレジスタ
   回路と第３のレジスタ回路のそれぞれが、前記データの
   各々を格納するレジスタと、該レジスタの入力側に設け
   られたライトポインタによって付勢される入力スイッチ
   と、該レジスタの出力側に設けられたライトイネーブル
   信号によって付勢される出力スイッチとを有する、請求
   項１または２記載のシリアル／パラレル変換器。
4. 【請求項４】前記第１のレジスタ回路、第２のレジスタ
   回路と第３のレジスタ回路のそれぞれが、前記入力スイ
   ッチを付勢する１ビットのライトポインタを前記データ
   の入力タイミングに応じて遅延する１ビット単位時間遅
   延素子を有し、 各々のレジスタ回路内の１ビット単位時間遅延素子は直
   列に接続され、 前記データ入力タイミングに対応して１ビットの第１の
   ライトポインタが順次遅延されて前記第１のレジスタ回
   路および前記第３のレジスタ回路内の該当する入力スイ
   ッチを連続的に付勢するように、前記第１のレジスタ回
   路内の最終段の１ビット単位時間遅延素子と前記第３の
   レジスタ回路内の初段の１ビット単位時間遅延素子とが
   直列に接続され、 前記データ入力タイミングに対応して前記第１のライト
   ポインタの印加と交互に印加される１ビットの第２のラ
   イトポインタが順次遅延されて前記第２のレジスタ回路
   および前記第３のレジスタ回路内の該当する入力スイッ
   チを連続的に付勢するように、前記第２のレジスタ回路
   内の最終段の１ビット単位時間遅延素子と前記第３のレ
   ジスタ回路内の初段の１ビット単位時間遅延素子とが直
   列に接続される請求項１〜３いずれか記載のシリアル／
   パラレル変換器。
5. 【請求項５】前記入力データがＭ（＝ｍ＋ｎ）個の画素
   データからなる１水平期間の映像信号であり、 前記入力時間間隔が水平ブランキング期間である請求項
   ４記載のシリアル／パラレル変換器。
6. 【請求項６】所定の時間あたりＭ＝（α＋β）個のデー
   タからなる入力データをパラレル入力し、それらのデー
   タをシリアル出力する動作を周期的に行うパラレル／シ
   リアル変換器であって、 α個のデータをパラレルに入力してシリアルに出力する
   α個の第１のレジスタ回路と、 β個のデータをパラレルに入力してシリアルに出力する
   β個の第２のレジスタ回路と、 該第２のレジスタ回路と並列に設けられ、β個のデータ
   をパラレルに入力してシリアルに出力するβ個の第３の
   レジスタ回路とを有し、 α個のデータを前記第１のレジスタ回路にパラレル入力
   すると共に、β個のデータを周期的に交互に前記第２の
   レジスタ回路または第３のレジスタ回路にパラレル入力
   し、さらに、前記第１のレジスタ回路および前記第２ま
   たは第３のレジスタ回路に入力したデータをシリアルに
   出力するように構成し、 前記β個のレジスタ回路の数は、前記パラレルデータ入
   力の間、次の周期のデータを受入れ可能な数で規定され
   るパラレル／シリアル変換器。
7. 【請求項７】前記β個のレジスタ回路の数は、前記パラ
   レルデータ入力出力時間、および、周期的に入力される
   Ｍ＝（α＋β）個のデータの入力時間間隔で規定される
   請求項６記載のパラレル／シリアル変換器。
8. 【請求項８】前記第１のレジスタ回路、第２のレジスタ
   回路と第３のレジスタ回路のそれぞれが、前記データの
   各々を格納するレジスタと、該レジスタの入力側に設け
   られライトイネーブル信号によって付勢される入力スイ
   ッチと、該レジスタの出力側に設けられリードポインタ
   によって付勢される出力スイッチとを有する、請求項６
   または７記載のパラレル／シリアル変換器。
9. 【請求項９】前記第１のレジスタ回路、第２のレジスタ
   回路と第３のレジスタ回路のそれぞれが、前記出力スイ
   ッチを付勢する１ビットのリードポインタを前記データ
   の入力タイミングに応じて遅延する１ビット単位時間遅
   延素子を有し、 各々のレジスタ回路内の該１ビット単位時間遅延素子が
   直列に接続され、 前記データ出力タイミングに印加される前記リードポイ
   ンタが順次遅延されて前記第１のレジスタ回路および前
   記第２のレジスタ回路内の該当する出力スイッチを付勢
   するように、前記第１のレジスタ回路内の最終段の１ビ
   ット単位時間遅延素子と前記第２のレジスタ回路内の初
   段の１ビット単位時間遅延素子とが直列に接続され、 前記データ出力タイミングの次のデータ出力タイミング
   にリードポインタが順次遅延されて前記第１のレジスタ
   回路および前記第３のレジスタ回路内の該当する出力ス
   イッチを付勢するように、前記第１のレジスタ回路内の
   最終段の１ビット単位時間遅延素子と前記第３のレジス
   タ回路内の初段の１ビット単位時間遅延素子とが直列に
   接続される請求項６〜８いずれか記載のパラレル／シリ
   アル変換器。
10. 【請求項１０】前記入力データがＭ（＝α＋β）個の画
    素データからなる１水平期間の映像信号であり、 前記入力時間間隔が水平ブランキング期間である請求項
    ９記載のパラレル／シリアル変換器。
11. 【請求項１１】所定の時間あたりＭ＝（ｍ＋ｎ）＝（α
    ＋β）個のデータからなる入力データをシリアルに入力
    し、それらのデータをパラレルに演算処理し、該演算結
    果をシリアルに出力する演算処理装置であって、 請求項１〜５いずれか記載のシリアル／パラレル変換器
    と、 該シリアル／パラレル変換器から出力されるデータを独
    立に演算処理するＭ個のプロセッサエレメントを有する
    プロセッサ手段と、 該プロセッサ手段のＭ個の演算結果をパラレルに入力し
    てシリアルに出力する請求項６〜１０いずれか記載のパ
    ラレル／シリアル変換器とを有する演算処理装置。
12. 【請求項１２】所定の時間あたりＭ個のデータからなる
    入力データをシリアルに入力し、これらＭ個のデータを
    パラレルに演算処理し、これらパラレルの演算結果をシ
    リアルに出力する演算処理装置であって、 Ｎ＝Ｍ／２個のデータをシリアルに入力してパラレルに
    出力し、Ｎ個のパラレルデータを入力してシリアルに出
    力する第１のレジスタ回路、Ｎ＝Ｍ／２個のデータをシ
    リアルに入力してパラレルに出力し、Ｎ個のパラレルデ
    ータを入力してシリアルに出力する第２のレジスタ回
    路、および、前半のＮ個のデータを第１のレジスタ回路
    に入力してパラレル出力させ、後半のＮ個のデータを第
    ２のレジスタ回路に入力してパラレル出力させる制御手
    段を有するシリアル／パラレル相互変換器と、 前記第１のレジスタ回路からのＮ個のパラレルデータを
    受入れ、該受け入れたパラレルデータに所定の演算を行
    ない、該演算結果を前記第１のレジスタ回路に送出する
    第１の演算回路手段と、 前記第２のレジスタ回路からのＮ個のパラレルデータを
    受入れ、該受け入れたパラレルデータに所定の演算を行
    ない、該演算結果を前記第２のレジスタ回路に送出する
    第２の演算回路手段とを有し、 前記制御手段は、前記第１のレジスタ回路と前記第２の
    レジスタ回路を作動的に直列接続し、前記第１の演算回
    路手段から出力された演算結果を前記第１のレジスタ回
    路に受入れてシリアル出力させ、前記第２の演算回路手
    段から出力された演算結果を前記第２のレジスタ回路に
    受入れて前記第１のレジスタ回路のシリアル出力に続け
    てシリアル出力させる演算処理装置。
13. 【請求項１３】前記第１の演算回路手段は、前記第１の
    レジスタ回路からのパラレルデータを受入れるＮ個のメ
    モリ回路と、該受け入れたパラレルデータに所定の演算
    を行うＮ個の演算回路とを有し、該演算結果を前記メモ
    リ回路を介してまたは直接前記第１のレジスタ回路に送
    出し、 前記第２の演算回路手段は、前記第２のレジスタ回路か
    らのパラレルデータを受入れるＮ個のメモリ回路と、該
    受け入れたパラレルデータに所定の演算を行うＮ個の演
    算回路とを有し、該演算結果を前記メモリ回路を介して
    または直接前記第２のレジスタ回路に送出する請求項１
    ２記載の演算処理装置。
14. 【請求項１４】前記第１のレジスタ回路および前記第２
    のレジスタ回路はそれぞれ、前記データを格納するレジ
    スタ、前記シリアル入力データを対応する該レジスタに
    入力する第１の入力スイッチ、該レジスタに格納された
    データを前記演算回路手段に出力する第１の出力スイッ
    チ、前記演算回路手段からの演算結果を前記レジスタに
    入力する第２の入力スイッチ、該レジスタに格納された
    演算結果を出力する第２の出力スイッチを有し、 前記第１の入力スイッチは前記シリアル入力データの入
    力タイミングに応答して付勢され、 前記第１の出力スイッチは前記演算回路手段へのパラレ
    ル出力タイミングに応じて付勢され、 前記第２の入力スイッチは前記演算回路手段の演算出力
    タイミングに応答して付勢され、 前記第２の出力スイッチは前記シリアル出力タイミング
    に応じて付勢される請求項１３記載の演算処理装置。
15. 【請求項１５】所定の時間あたりＭ個のデータからなる
    入力データをシリアルに入力し、これらＭ個のデータを
    パラレルに演算処理し、これらパラレルの演算結果をシ
    リアルに出力する演算処理装置であって、 Ｎ＝Ｍ／２個のデータをシリアルに入力してパラレルに
    出力する第１のシリアル／パラレル変換器と、 Ｎ＝Ｍ／２個のデータをシリアルに入力してパラレルに
    出力する第２のシリアル／パラレル変換器と、 Ｎ個のパラレルデータを入力してシリアルに出力する第
    １のパラレル／シリアル変換器と、 Ｎ個のパラレルデータを入力してシリアルに出力する第
    ２のパラレル／シリアル変換器と、 前記第１のシリアル／パラレル変換器からのＮ個のパラ
    レルデータを受入れ、該受け入れたパラレルデータに所
    定の演算を行ない、該演算結果を前記第１のパラレル／
    シリアル変換器に送出する第１の演算回路手段と、 前記第２のシリアル／パラレル変換器からのＮ個のパラ
    レルデータを受入れ、該受け入れたパラレルデータに所
    定の演算を行ない、該演算結果を前記第２のパラレル／
    シリアル変換器に送出する第２の演算回路手段と、 前半のＮ個のシリアル入力データを前記第１のシリアル
    ／パラレル変換器に入力し、後半のＮ個のシリアル入力
    データを前記第２のシリアル／パラレル変換器に入力
    し、前記第１のパラレル／シリアル変換器に格納された
    演算結果シリアル出力し、該演算結果のシリアル出力に
    続けて、前記第２のパラレル／シリアル変換器に格納さ
    れた演算結果シリアル出力する制御手段を有する演算処
    理装置。
16. 【請求項１６】前記第１の演算回路手段は、前記第１の
    シリアル／パラレル変換器からのパラレルデータを受入
    れるＮ個のメモリ回路と、該受け入れたパラレルデータ
    に所定の演算を行うＮ個の演算回路とを有し、該演算結
    果を前記メモリ回路を介してまたは直接前記第１のパラ
    レル／シリアル変換器に送出し、 前記第２の演算回路手段は、前記第２のシリアル／パラ
    レル変換器からのパラレルデータを受入れるＮ個のメモ
    リ回路と、該受け入れたパラレルデータに所定の演算を
    行うＮ個の演算回路とを有し、該演算結果を前記メモリ
    回路を介してまたは直接前記第２のパラレル／シリアル
    変換器に送出する請求項１５記載の演算処理装置。
17. 【請求項１７】前記第１のシリアル／パラレル変換器お
    よび前記第２のシリアル／パラレル変換器はそれぞれ、
    前記入力データを格納するレジスタ、前記シリアル入力
    データを対応する該レジスタに入力する入力スイッチ、
    該レジスタに格納されたデータを前記演算回路手段に出
    力する出力スイッチを有し、 前記第１のパラレル／シリアル変換器および前記第２の
    パラレル／シリアル変換器はそれぞれ、前記演算結果を
    格納するレジスタ、前記演算結果を該レジスタに入力す
    る入力スイッチ、該レジスタに格納されたデータをシリ
    アル出力する出力スイッチを有し、 前記シリアル／パラレル変換器の入力スイッチは前記シ
    リアル入力データの入力タイミングに応答して付勢さ
    れ、 前記シリアル／パラレル変換器の出力スイッチは前記演
    算回路手段へのパラレル出力タイミングに応じて付勢さ
    れ、 前記パラレル／シリアル変換器の入力スイッチは前記演
    算回路手段の演算出力タイミングに応答して付勢され、 前記パラレル／シリアル変換器の出力スイッチは前記シ
    リアル出力タイミングに応じて付勢される請求項１６記
    載の演算処理装置。
18. 【請求項１８】所定の時間あたりＭ個のデータからなる
    入力データをシリアルに入力し、これらＭ個のデータを
    パラレルに演算処理し、これらパラレルの演算結果をシ
    リアルに出力する演算処理装置であって、 Ｍ個のデータをシリアルに入力してパラレルに出力し、
    Ｍ個のパラレルデータを入力してシリアルに出力する第
    １のシリアル／パラレル相互変換回路と、 Ｍ個のデータをシリアルに入力してパラレルに出力し、
    Ｍ個のパラレルデータを入力してシリアルに出力する第
    ２のシリアル／パラレル相互変換回路と、 第１の入力データまたは第２の入力データを選択して該
    第２のシリアル／パラレル相互変換回路に出力する入力
    データ選択回路と、 前記第１のシリアル／パラレル相互変換回路または前記
    第２のシリアル／パラレル相互変換回路からのＭ個のパ
    ラレルデータを受入れ、該受け入れたパラレルデータに
    所定の演算を行ない、該演算結果を前記第１のシリアル
    ／パラレル相互変換回路または前記第２のシリアル／パ
    ラレル相互変換回路に送出する演算回路手段と、 前記第１のシリアル／パラレル相互変換回路または前記
    第２のシリアル／パラレル相互変換回路からのシリアル
    出力データを選択する出力データ選択回路とを有する演
    算処理装置。
19. 【請求項１９】前記演算回路手段は、前記第１または第
    ２のシリアル／パラレル相互変換回路からのパラレルデ
    ータを受入れるＭ個のメモリ回路と、該受け入れたパラ
    レルデータに所定の演算を行うＮ個の演算回路とを有
    し、該演算結果を前記メモリ回路を介してまたは直接前
    記第１または第２のシリアル／パラレル相互変換回路に
    送出する、請求項１７記載の演算処理装置。
20. 【請求項２０】前記第１または第２のシリアル／パラレ
    ル相互変換回路はそれぞれ、前記データを格納するレジ
    スタ、前記シリアル入力データを対応する該レジスタに
    入力する第１の入力スイッチ、該レジスタに格納された
    データを前記演算回路手段に出力する第１の出力スイッ
    チ、前記演算回路手段からの演算結果を前記レジスタに
    入力する第２の入力スイッチ、該レジスタに格納された
    演算結果を出力する第２の出力スイッチを有し、 前記第１の入力スイッチは前記シリアル入力データの入
    力タイミングに応答して付勢され、 前記第１の出力スイッチは前記演算回路手段へのパラレ
    ル出力タイミングに応じて付勢され、 前記第２の入力スイッチは前記演算回路手段の演算出力
    タイミングに応答して付勢され、 前記第２の出力スイッチは前記シリアル出力タイミング
    に応じて付勢される請求項１８記載の演算処理装置。