JPH07254823A - デルタシグマ変調増幅器 - Google Patents
デルタシグマ変調増幅器Info
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- JPH07254823A JPH07254823A JP6068131A JP6813194A JPH07254823A JP H07254823 A JPH07254823 A JP H07254823A JP 6068131 A JP6068131 A JP 6068131A JP 6813194 A JP6813194 A JP 6813194A JP H07254823 A JPH07254823 A JP H07254823A
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Abstract
(57)【要約】
【目的】 低レベル入力信号時であってもＳ／Ｎのよい
デルタシグマ変調増幅器を提供する。 【構成】 振幅検出器１によて検出した入力アナログ信
号の振幅値に基づく利得で入力アナログ信号をほぼ最大
出力の状態にまで可変利得増幅器２で増幅し、入力アナ
ログ信号と可変利得増幅器２の出力との差を差動増幅器
１３によって増幅する。可変利得増幅器２の出力と帰還
信号との差を積分器５で積分し、積分出力を１ビット量
子化器６によって量子化し、量子化出力をクロック発振
器８からのクロックに基づいて遅延器７によって遅延
し、遅延出力を帰還回路９および出力段増幅器１２へ送
出し出力段増幅器１２の出力中から必要な周波数帯域の
信号のみをローパスフィルタ１７によって取り出す。一
方、直流／直流変換器１４によって差動増幅器１３の出
力を基準電圧に重畳した電圧を電力増幅器１２の電源電
圧とした。
デルタシグマ変調増幅器を提供する。 【構成】 振幅検出器１によて検出した入力アナログ信
号の振幅値に基づく利得で入力アナログ信号をほぼ最大
出力の状態にまで可変利得増幅器２で増幅し、入力アナ
ログ信号と可変利得増幅器２の出力との差を差動増幅器
１３によって増幅する。可変利得増幅器２の出力と帰還
信号との差を積分器５で積分し、積分出力を１ビット量
子化器６によって量子化し、量子化出力をクロック発振
器８からのクロックに基づいて遅延器７によって遅延
し、遅延出力を帰還回路９および出力段増幅器１２へ送
出し出力段増幅器１２の出力中から必要な周波数帯域の
信号のみをローパスフィルタ１７によって取り出す。一
方、直流／直流変換器１４によって差動増幅器１３の出
力を基準電圧に重畳した電圧を電力増幅器１２の電源電
圧とした。
Description
【０００１】
【産業上の利用分野】本発明はデルタシグマ変調増幅器
に関し、さらに詳細には高効率で入力アナログ信号を電
力増幅するデルタシグマ変調増幅器に関する。
に関し、さらに詳細には高効率で入力アナログ信号を電
力増幅するデルタシグマ変調増幅器に関する。
【０００２】
【従来の技術】従来のデルタシグマ変調増幅器は、図２
に示すように、入力端子に供給されたアナログ信号と帰
還回路２７から出力される帰還信号とを差分積分器２１
に供給して差分値を積分し、差分積分器２１から出力さ
れる差分積分出力を１ビット量子化器２２に供給して量
子化し、１ビット量子化器２２から出力される量子化出
力を遅延器２３に供給して、量子化出力を遅延器２３に
おいてクロック発振器２４から出力されるクロックに基
づいて遅延させ、遅延器２３からの出力をパルス増幅器
２５に供給して電力増幅し、増幅出力をローパスフィル
タ２６に供給して不要な信号成分を除去して出力すると
共に、パルス増幅器２５の出力を帰還回路２７に供給す
るように構成されている。
に示すように、入力端子に供給されたアナログ信号と帰
還回路２７から出力される帰還信号とを差分積分器２１
に供給して差分値を積分し、差分積分器２１から出力さ
れる差分積分出力を１ビット量子化器２２に供給して量
子化し、１ビット量子化器２２から出力される量子化出
力を遅延器２３に供給して、量子化出力を遅延器２３に
おいてクロック発振器２４から出力されるクロックに基
づいて遅延させ、遅延器２３からの出力をパルス増幅器
２５に供給して電力増幅し、増幅出力をローパスフィル
タ２６に供給して不要な信号成分を除去して出力すると
共に、パルス増幅器２５の出力を帰還回路２７に供給す
るように構成されている。
【０００３】上記のように構成したデルタシグマ変調増
幅器によれば、帰還回路を含む閉ループ回路は差分積分
器および遅延器の位相遅れによって低周波域では負帰還
状態となり、高周波域では正帰還状態となって、高周波
域では発振する。低周波領域で１ビット量子化の誤差を
補正するように閉ループが構成されているため、高周波
域での発振周波数は一定周波数ではなく、閉ループにお
ける発振周波数、すなわちキャリヤ信号の周波数は常に
変化することになって、キャリヤ信号のエネルギは拡散
され、キャリヤ信号の周波数に基づく電力増幅器のスイ
ッチングに起因する他の電気機器への妨害を低減してい
る。
幅器によれば、帰還回路を含む閉ループ回路は差分積分
器および遅延器の位相遅れによって低周波域では負帰還
状態となり、高周波域では正帰還状態となって、高周波
域では発振する。低周波領域で１ビット量子化の誤差を
補正するように閉ループが構成されているため、高周波
域での発振周波数は一定周波数ではなく、閉ループにお
ける発振周波数、すなわちキャリヤ信号の周波数は常に
変化することになって、キャリヤ信号のエネルギは拡散
され、キャリヤ信号の周波数に基づく電力増幅器のスイ
ッチングに起因する他の電気機器への妨害を低減してい
る。
【０００４】上記した従来のデルタシグマ変調増幅器に
よるときは、簡単な構成によって従来のパルス幅変調増
幅器において問題となる高周波スイッチングによって生
ずるスイッチングノイズの低減ができる。
よるときは、簡単な構成によって従来のパルス幅変調増
幅器において問題となる高周波スイッチングによって生
ずるスイッチングノイズの低減ができる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
デルタシグマ変調増幅器においては、デルタシグマ変調
の原理上、量子化ノイズが存在し、この量子化ノイズは
オーディオ周波数帯域、その内でも特に小信号時にＳ／
Ｎを悪化させる等の悪影響をおよぼすという問題点があ
った。
デルタシグマ変調増幅器においては、デルタシグマ変調
の原理上、量子化ノイズが存在し、この量子化ノイズは
オーディオ周波数帯域、その内でも特に小信号時にＳ／
Ｎを悪化させる等の悪影響をおよぼすという問題点があ
った。
【０００６】本発明は、低レベル入力信号時であっても
Ｓ／Ｎのよいデルタシグマ変調増幅器を提供することを
目的とする。
Ｓ／Ｎのよいデルタシグマ変調増幅器を提供することを
目的とする。
【０００７】
【課題を解決するための手段】本発明のデルタシグマ変
調増幅器は、入力アナログ信号の振幅値を検出する振幅
検出器と、前記振幅検出器により検出された振幅値に基
づく利得で前記入力アナログ信号をほぼ最大出力の状態
にまで増幅する可変利得増幅器と、前記入力アナログ信
号と前記可変利得増幅器の出力との差を取り出す減算器
と、前記可変利得増幅器の出力と帰還信号との差を積分
する積分器と、積分器の出力を１ビット量子化する１ビ
ット量子化器と、前記１ビット量子化器の出力をクロッ
ク発振器からのクロックに基づいて遅延させる遅延器
と、前記遅延器の出力を入力としかつ出力を帰還信号と
して前記積分器へ送出する帰還回路と、前記遅延器の出
力を増幅する出力段増幅器と、前記出力段増幅器の出力
中から必要な周波数帯域の信号のみを通過させるローパ
スフィルタと、前記減算器の出力を基準電圧に重畳して
出力電圧としかつ出力電圧を前記電力増幅器に電源電圧
として供給する直流／直流変換器とを備えたことを特徴
とする。
調増幅器は、入力アナログ信号の振幅値を検出する振幅
検出器と、前記振幅検出器により検出された振幅値に基
づく利得で前記入力アナログ信号をほぼ最大出力の状態
にまで増幅する可変利得増幅器と、前記入力アナログ信
号と前記可変利得増幅器の出力との差を取り出す減算器
と、前記可変利得増幅器の出力と帰還信号との差を積分
する積分器と、積分器の出力を１ビット量子化する１ビ
ット量子化器と、前記１ビット量子化器の出力をクロッ
ク発振器からのクロックに基づいて遅延させる遅延器
と、前記遅延器の出力を入力としかつ出力を帰還信号と
して前記積分器へ送出する帰還回路と、前記遅延器の出
力を増幅する出力段増幅器と、前記出力段増幅器の出力
中から必要な周波数帯域の信号のみを通過させるローパ
スフィルタと、前記減算器の出力を基準電圧に重畳して
出力電圧としかつ出力電圧を前記電力増幅器に電源電圧
として供給する直流／直流変換器とを備えたことを特徴
とする。
【０００８】
【作用】本発明のパルス幅変調増幅器は、積分器と１ビ
ット量子化器と遅延器と帰還回路とクロック発振器とに
よってデルタシグマ変調器が構成され、低周波域では負
帰還状態となり、高周波域では正帰還状態となって、高
周波域では発振し、低周波領域で１ビット量子化の誤差
を補正するように閉ループが構成されているため、高周
波域での発振周波数は一定周波数ではなく、閉ループに
おける発振周波数、すなわちキャリヤ信号の周波数は常
に変化することになって、キャリヤ信号のエネルギは拡
散され、キャリヤ信号の周波数に基く電力増幅器のスイ
ッチングに起因する他の電気機器への妨害を低減され
る。
ット量子化器と遅延器と帰還回路とクロック発振器とに
よってデルタシグマ変調器が構成され、低周波域では負
帰還状態となり、高周波域では正帰還状態となって、高
周波域では発振し、低周波領域で１ビット量子化の誤差
を補正するように閉ループが構成されているため、高周
波域での発振周波数は一定周波数ではなく、閉ループに
おける発振周波数、すなわちキャリヤ信号の周波数は常
に変化することになって、キャリヤ信号のエネルギは拡
散され、キャリヤ信号の周波数に基く電力増幅器のスイ
ッチングに起因する他の電気機器への妨害を低減され
る。
【０００９】さらに一方、振幅検出器と可変利得増幅器
との協働によって入力アナログ信号は可変利得増幅器の
ほぼ最大出力にまで増幅され、可変利得増幅器の出力が
デルタシグマ変調されるため、入力アナログ信号のレベ
ルにかかわらずレベルの大きい信号にされてデルタシグ
マ変調がなされることになって、デルタシグマ変調が常
に最良のＳ／Ｎにて行われることになり、入力アナログ
信号レベルが低い場合においても出力信号のＳ／Ｎは最
良の状態となる。また、電力増幅器に印加される電源電
圧は入力アナログ信号のレベルに基づいて制御されるた
め出力信号が歪むこともない。
との協働によって入力アナログ信号は可変利得増幅器の
ほぼ最大出力にまで増幅され、可変利得増幅器の出力が
デルタシグマ変調されるため、入力アナログ信号のレベ
ルにかかわらずレベルの大きい信号にされてデルタシグ
マ変調がなされることになって、デルタシグマ変調が常
に最良のＳ／Ｎにて行われることになり、入力アナログ
信号レベルが低い場合においても出力信号のＳ／Ｎは最
良の状態となる。また、電力増幅器に印加される電源電
圧は入力アナログ信号のレベルに基づいて制御されるた
め出力信号が歪むこともない。
【００１０】
【実施例】以下、本発明を実施例により説明する。図１
は本発明にかかるデルタシグマ変調増幅器の一実施例の
構成を示すブロック図である。
は本発明にかかるデルタシグマ変調増幅器の一実施例の
構成を示すブロック図である。
【００１１】本発明の一実施例のデルタシグマ変調増幅
器１８は、入力アナログ信号の振幅値を検出する振幅検
出器１と、振幅検出器１により検出された振幅値に基づ
く利得で入力アナログ信号を増幅する可変利得増幅器２
と、入力アナログ信号と可変利得増幅器の出力との差を
増幅する差動増幅器１３とを備えており、入力アナログ
信号は可変利得増幅２によって増幅される。一方、入力
アナログ信号の振幅値は振幅検出器１によって検出さ
れ、可変利得増幅器２の利得は振幅検出器１によって検
出された入力アナログ信号の振幅に基づいて制御され、
入力アナログ信号の振幅値が大きいときには利得は小さ
く制御され、振幅値が小さいときは利得が大きく制御さ
れて、可変利得増幅器２の出力は常に最大出力の状態に
制御される。また、入力アナログ信号と可変利得増幅器
２の差は差動増幅器１３によって増幅のうえ出力され
る。
器１８は、入力アナログ信号の振幅値を検出する振幅検
出器１と、振幅検出器１により検出された振幅値に基づ
く利得で入力アナログ信号を増幅する可変利得増幅器２
と、入力アナログ信号と可変利得増幅器の出力との差を
増幅する差動増幅器１３とを備えており、入力アナログ
信号は可変利得増幅２によって増幅される。一方、入力
アナログ信号の振幅値は振幅検出器１によって検出さ
れ、可変利得増幅器２の利得は振幅検出器１によって検
出された入力アナログ信号の振幅に基づいて制御され、
入力アナログ信号の振幅値が大きいときには利得は小さ
く制御され、振幅値が小さいときは利得が大きく制御さ
れて、可変利得増幅器２の出力は常に最大出力の状態に
制御される。また、入力アナログ信号と可変利得増幅器
２の差は差動増幅器１３によって増幅のうえ出力され
る。
【００１２】さらに、デルタシグマ変調増幅器１８は、
可変利得増幅器２の出力を入力とするバッファ増幅器３
と、バッファ増幅器３を介した可変利得増幅器２の出力
から帰還信号を減算する減算器４と、減算器４の出力を
積分する積分器５と、、積分器５の出力を１ビット量子
化する１ビット量子化器６と、クロック発振器８と、１
ビット量子化器６の出力をクロック発振器８からの出力
クロック信号に基づいて遅延させる遅延器７と、遅延器
７からの出力が入力されて出力を減算器４へ帰還信号と
して送出する帰還回路９と、遅延器７の出力を受けて電
力増幅する電力増幅器を構成する出力段増幅器１２と、
出力段増幅器１２の出力中から必要な周波数帯域の信号
のみを通過させるローパスフィルタ１７とを備えてい
る。
可変利得増幅器２の出力を入力とするバッファ増幅器３
と、バッファ増幅器３を介した可変利得増幅器２の出力
から帰還信号を減算する減算器４と、減算器４の出力を
積分する積分器５と、、積分器５の出力を１ビット量子
化する１ビット量子化器６と、クロック発振器８と、１
ビット量子化器６の出力をクロック発振器８からの出力
クロック信号に基づいて遅延させる遅延器７と、遅延器
７からの出力が入力されて出力を減算器４へ帰還信号と
して送出する帰還回路９と、遅延器７の出力を受けて電
力増幅する電力増幅器を構成する出力段増幅器１２と、
出力段増幅器１２の出力中から必要な周波数帯域の信号
のみを通過させるローパスフィルタ１７とを備えてい
る。
【００１３】バッファ増幅器３、減算器４、積分器５、
１ビット量子化器６、クロック発振器８、遅延器７およ
び帰還回路９はデルタシグマ変調器を構成し、出力段増
幅器１２とローパスフィルタ１４とは、図２に示した従
来例のデルタシグマ増幅器と同様の構成であり、帰還回
路９を含む閉ループ回路は積分器５および遅延器７の位
相遅れによって低周波域では負帰還状態となり、高周波
域では正帰還状態となって、高周波域では発振する。低
周波領域で１ビット量子化の誤差を補正するように閉ル
ープが構成されているため、高周波域での発振周波数は
一定周波数ではなく閉ループにおける発振周波数、すな
わちキャリヤ信号の周波数は常に変化することになっ
て、キャリヤ信号のエネルギは拡散され、キャリヤ信号
の周波数に基づく出力段増幅器１２のスイッチングに起
因する他の電気機器への妨害が低減されることは、従来
例の場合と同様である。
１ビット量子化器６、クロック発振器８、遅延器７およ
び帰還回路９はデルタシグマ変調器を構成し、出力段増
幅器１２とローパスフィルタ１４とは、図２に示した従
来例のデルタシグマ増幅器と同様の構成であり、帰還回
路９を含む閉ループ回路は積分器５および遅延器７の位
相遅れによって低周波域では負帰還状態となり、高周波
域では正帰還状態となって、高周波域では発振する。低
周波領域で１ビット量子化の誤差を補正するように閉ル
ープが構成されているため、高周波域での発振周波数は
一定周波数ではなく閉ループにおける発振周波数、すな
わちキャリヤ信号の周波数は常に変化することになっ
て、キャリヤ信号のエネルギは拡散され、キャリヤ信号
の周波数に基づく出力段増幅器１２のスイッチングに起
因する他の電気機器への妨害が低減されることは、従来
例の場合と同様である。
【００１４】ここで、デルタシグマ変調増幅器１８にお
いては、出力段増幅器１２は、遅延器７の出力によって
オンオフ駆動されるコンプリメンタリプシュプル接続の
ＰチャンネルＭＯＳＦＥＴ１０とＮチャンネルＭＯＳＦ
ＥＴ１１とによって構成してあり、ローパスフィルタ１
７はコイル１５とコンデンサ１６とによって構成してあ
る。
いては、出力段増幅器１２は、遅延器７の出力によって
オンオフ駆動されるコンプリメンタリプシュプル接続の
ＰチャンネルＭＯＳＦＥＴ１０とＮチャンネルＭＯＳＦ
ＥＴ１１とによって構成してあり、ローパスフィルタ１
７はコイル１５とコンデンサ１６とによって構成してあ
る。
【００１５】さらに、デルタシグマ変調増幅器１７は、
正、負の基準電圧＋Ｖｃｃ、−Ｖｃｃが印加され、かつ
差動増幅器１３の出力を正、負の基準電圧＋Ｖｃｃ、−
Ｖｃｃに重畳して出力電圧とし、かつ該出力電圧をＰチ
ャンネルＭＯＳＦＥＴ１０のソースに、ＮチャンネルＭ
ＯＳＦＥＴ１１のソースに各別に電源電圧として印加す
る直流／直流変換器１４を備えている。
正、負の基準電圧＋Ｖｃｃ、−Ｖｃｃが印加され、かつ
差動増幅器１３の出力を正、負の基準電圧＋Ｖｃｃ、−
Ｖｃｃに重畳して出力電圧とし、かつ該出力電圧をＰチ
ャンネルＭＯＳＦＥＴ１０のソースに、ＮチャンネルＭ
ＯＳＦＥＴ１１のソースに各別に電源電圧として印加す
る直流／直流変換器１４を備えている。
【００１６】上記のように構成したデルタシグマ変調増
幅器１８によれば、入力アナログ信号は可変利得増幅器
２によって増幅される。入力アナログ信号を図３（ａ）
に示す波形とする。可変利得増幅器２の利得は振幅検出
器１によって検出された入力アナログ信号の振幅値に基
づき、入力アナログ信号の振幅値が入力可能最大振幅の
ときゲインが０ｄＢ（１倍）に、振幅値が小さくなるに
したがってゲインは大きくなるように制御されて、可変
利得増幅器２の出力は図３（ｂ）に示すように常に最大
出力の状態となる。
幅器１８によれば、入力アナログ信号は可変利得増幅器
２によって増幅される。入力アナログ信号を図３（ａ）
に示す波形とする。可変利得増幅器２の利得は振幅検出
器１によって検出された入力アナログ信号の振幅値に基
づき、入力アナログ信号の振幅値が入力可能最大振幅の
ときゲインが０ｄＢ（１倍）に、振幅値が小さくなるに
したがってゲインは大きくなるように制御されて、可変
利得増幅器２の出力は図３（ｂ）に示すように常に最大
出力の状態となる。
【００１７】一方、可変利得増幅器２の入力、すなわち
入力アナログ信号と可変利得増幅器２の出力との差が差
動増幅器１３によって増幅される。仮に、可変利得増幅
器２のゲインがＡ倍であるとすると、差動増幅器１３の
出力は（１−Ａ）倍、すなわち２０log（１−Ａ）ｄＢ
となる。この結果、差動増幅器１３の出力は図３（ｃ）
に示すごとくになる。ここで、入力アナログ信号が入力
可能最大振幅のときは可変利得増幅器２のゲインは前記
のように０ｄＢであるため、差動増幅器１３の出力は無
信号となる。差動増幅器１３からの出力の極性は可変利
得増幅器２の出力から入力アナログ信号を差し引いて、
反転したものとなっている。
入力アナログ信号と可変利得増幅器２の出力との差が差
動増幅器１３によって増幅される。仮に、可変利得増幅
器２のゲインがＡ倍であるとすると、差動増幅器１３の
出力は（１−Ａ）倍、すなわち２０log（１−Ａ）ｄＢ
となる。この結果、差動増幅器１３の出力は図３（ｃ）
に示すごとくになる。ここで、入力アナログ信号が入力
可能最大振幅のときは可変利得増幅器２のゲインは前記
のように０ｄＢであるため、差動増幅器１３の出力は無
信号となる。差動増幅器１３からの出力の極性は可変利
得増幅器２の出力から入力アナログ信号を差し引いて、
反転したものとなっている。
【００１８】差動増幅器１３からの出力が入力された直
流／直流変換器１４からは正極性の基準電圧＋Ｖｃｃ、
負極性の基準電圧−Ｖｃｃに差動増幅器１３の出力を重
畳した直流電圧が出力される。直流／直流変換器１４か
らの出力の波形は図３（ｄ）に示すごとくである。正極
性の電圧はＰチャンネルＭＯＳＦＥＴ１０のソースに電
源電圧として印加され、負極性の電圧はＮチャンネルＭ
ＯＳＦＥＴ１１のソースに電源電圧として印加される。
流／直流変換器１４からは正極性の基準電圧＋Ｖｃｃ、
負極性の基準電圧−Ｖｃｃに差動増幅器１３の出力を重
畳した直流電圧が出力される。直流／直流変換器１４か
らの出力の波形は図３（ｄ）に示すごとくである。正極
性の電圧はＰチャンネルＭＯＳＦＥＴ１０のソースに電
源電圧として印加され、負極性の電圧はＮチャンネルＭ
ＯＳＦＥＴ１１のソースに電源電圧として印加される。
【００１９】一方、可変利得増幅器２の出力をデルタシ
グマ変調した１ビットパルスに基づいてＰチャンネルＭ
ＯＳＦＥＴ１０およびＮチャンネルＭＯＳＦＥＴ１１は
スイッチングされる。この場合において、Ｐチャンネル
ＭＯＳＦＥＴ１０およびＮチャンネルＭＯＳＦＥＴ１１
には、正極性の基準電圧＋Ｖｃｃおよび負極性の基準電
圧−Ｖｃｃに差動増幅器１３の出力が重畳された直流電
圧が電源電圧としてそれぞれ印加されていて、この電源
電圧がＰチャンネルＭＯＳＦＥＴ１０およびＮチャンネ
ルＭＯＳＦＥＴ１１のオン、オフにしたがって、スイッ
チングされた状態となり、電源電圧のオン、オフによる
出力がローパスフィルタ１７に供給されて、必要周波数
帯域の信号がローパスフィルタ１７から出力されること
になり、出力信号波形は入力アナログ信号の波形と同じ
になる。
グマ変調した１ビットパルスに基づいてＰチャンネルＭ
ＯＳＦＥＴ１０およびＮチャンネルＭＯＳＦＥＴ１１は
スイッチングされる。この場合において、Ｐチャンネル
ＭＯＳＦＥＴ１０およびＮチャンネルＭＯＳＦＥＴ１１
には、正極性の基準電圧＋Ｖｃｃおよび負極性の基準電
圧−Ｖｃｃに差動増幅器１３の出力が重畳された直流電
圧が電源電圧としてそれぞれ印加されていて、この電源
電圧がＰチャンネルＭＯＳＦＥＴ１０およびＮチャンネ
ルＭＯＳＦＥＴ１１のオン、オフにしたがって、スイッ
チングされた状態となり、電源電圧のオン、オフによる
出力がローパスフィルタ１７に供給されて、必要周波数
帯域の信号がローパスフィルタ１７から出力されること
になり、出力信号波形は入力アナログ信号の波形と同じ
になる。
【００２０】また、本実施例のデルタシグマ変調増幅器
１８によるときは、振幅検出器１と可変利得増幅器２の
協働によって入力アナログ信号は可変利得増幅器２のほ
ぼ最大出力にまで増幅され、可変利得増幅器２の出力が
バッファ増幅器３、すなわちデルタシグマ変調器に供給
されてデルタシグマ変調されるため、入力アナログ信号
のレベルにかかわらずデルタシグマ変調器にはレベルの
大きい入力が供給されて、デルタシグマ変調がなされる
ことになるため、デルタシグマ変調が常に最良のＳ／Ｎ
にて行われることになり、入力アナログ信号のレベルが
低い場合においても出力信号のＳ／Ｎは最良の状態とな
る。また、出力段増幅器１２に印加される電源電圧は入
力アナログ信号のレベルに基づいて制御されるているた
め出力信号が歪むこともない。
１８によるときは、振幅検出器１と可変利得増幅器２の
協働によって入力アナログ信号は可変利得増幅器２のほ
ぼ最大出力にまで増幅され、可変利得増幅器２の出力が
バッファ増幅器３、すなわちデルタシグマ変調器に供給
されてデルタシグマ変調されるため、入力アナログ信号
のレベルにかかわらずデルタシグマ変調器にはレベルの
大きい入力が供給されて、デルタシグマ変調がなされる
ことになるため、デルタシグマ変調が常に最良のＳ／Ｎ
にて行われることになり、入力アナログ信号のレベルが
低い場合においても出力信号のＳ／Ｎは最良の状態とな
る。また、出力段増幅器１２に印加される電源電圧は入
力アナログ信号のレベルに基づいて制御されるているた
め出力信号が歪むこともない。
【００２１】なお、上記した一実施例において可変利得
増幅器２は入力アナログ信号の振幅値に基づいて利得を
円滑に、すなわちリニアに可変する場合を例に説明した
が、可変利得増幅器２は、入力アナログ信号の振幅値が
所定範囲を超えて変化したとき利得を可変する、すなわ
ちデジタル的に利得を可変するものであってもよい。こ
のようにした場合は直流／直流変換器１４の出力もステ
ップ的に変化することになる。また、差動増幅器１３に
代わって可変利得増幅器２の出力と入力アナログ信号の
差をとる減算器を用いてもよい。
増幅器２は入力アナログ信号の振幅値に基づいて利得を
円滑に、すなわちリニアに可変する場合を例に説明した
が、可変利得増幅器２は、入力アナログ信号の振幅値が
所定範囲を超えて変化したとき利得を可変する、すなわ
ちデジタル的に利得を可変するものであってもよい。こ
のようにした場合は直流／直流変換器１４の出力もステ
ップ的に変化することになる。また、差動増幅器１３に
代わって可変利得増幅器２の出力と入力アナログ信号の
差をとる減算器を用いてもよい。
【００２２】
【発明の効果】以上説明した如く本発明のデルタシグマ
変調増幅器によれば、キャリヤ信号のエネルギは拡散さ
れ、キャリヤ信号の周波数に基く電力増幅器のスイッチ
ングに起因する他の電気機器への妨害を低減される効果
が得られると共に、振幅検出器と可変利得増幅器との協
働にによって入力アナログ信号は可変利得増幅器のほぼ
最大出力にまで増幅されてデルタシグマ変調されるた
め、入力アナログ信号のレベルにかかわらずレベルが大
きくされてデルタシグマ変調されることになって、デル
タシグマ変調が常に最良のＳ／Ｎにて行われることにな
り、入力アナログ信号レベルが低い場合においても出力
信号のＳ／Ｎは最良の状態となる効果がある。また、電
力増幅器に印加される電源電圧は入力アナログ信号のレ
ベルに基づいて制御されるため出力信号が歪むこともな
いという効果が得られる。
変調増幅器によれば、キャリヤ信号のエネルギは拡散さ
れ、キャリヤ信号の周波数に基く電力増幅器のスイッチ
ングに起因する他の電気機器への妨害を低減される効果
が得られると共に、振幅検出器と可変利得増幅器との協
働にによって入力アナログ信号は可変利得増幅器のほぼ
最大出力にまで増幅されてデルタシグマ変調されるた
め、入力アナログ信号のレベルにかかわらずレベルが大
きくされてデルタシグマ変調されることになって、デル
タシグマ変調が常に最良のＳ／Ｎにて行われることにな
り、入力アナログ信号レベルが低い場合においても出力
信号のＳ／Ｎは最良の状態となる効果がある。また、電
力増幅器に印加される電源電圧は入力アナログ信号のレ
ベルに基づいて制御されるため出力信号が歪むこともな
いという効果が得られる。
【００２３】また、本発明のデルタシグマ変調増幅器に
よれば、可変利得増幅器増幅動作によって歪みが生じて
も、その歪みは減算器および直流／直流変換器によって
生成される電力増幅器の電源電圧が、その歪みを打ち消
すように変化するため、振幅検出器および可変利得増幅
器の動作に多少の歪みがあっても、よいＳ／Ｎが得られ
るという効果がある。
よれば、可変利得増幅器増幅動作によって歪みが生じて
も、その歪みは減算器および直流／直流変換器によって
生成される電力増幅器の電源電圧が、その歪みを打ち消
すように変化するため、振幅検出器および可変利得増幅
器の動作に多少の歪みがあっても、よいＳ／Ｎが得られ
るという効果がある。
【図１】本発明にかかるデルタシグマ変調増幅器の一実
施例の構成を示すブロック図である。
施例の構成を示すブロック図である。
【図２】従来のデルタシグマ変調増幅器の構成を示すブ
ロック図である。
ロック図である。
【図３】本発明にかかるパルス幅変調増幅器の一実施例
の作用の説明に供する波形図である。
の作用の説明に供する波形図である。
１ 振幅検出器 ２ 可変利得増幅器 ３ バッファ増幅器 ４ 減算器 ５ 積分器 ６ １ビット量子化器 ７ 遅延器 ８ クロック発振器 ９ 帰還回路 １２ 出力段増幅器 １３ 差動増幅器 １４ 直流／直流変換器 １７ ローパスフィルタ
Claims (1)
- 【請求項１】入力アナログ信号の振幅値を検出する振幅
検出器と、前記振幅検出器により検出された振幅値に基
づく利得で前記入力アナログ信号をほぼ最大出力の状態
にまで増幅する可変利得増幅器と、前記入力アナログ信
号と前記可変利得増幅器の出力との差を取り出す減算器
と、前記可変利得増幅器の出力と帰還信号との差を積分
する積分器と、積分器の出力を１ビット量子化する１ビ
ット量子化器と、前記１ビット量子化器の出力をクロッ
ク発振器からのクロックに基づいて遅延させる遅延器
と、前記遅延器の出力を入力としかつ出力を帰還信号と
して前記積分器へ送出する帰還回路と、前記遅延器の出
力を増幅する出力段増幅器と、前記出力段増幅器の出力
中から必要な周波数帯域の信号のみを通過させるローパ
スフィルタと、前記減算器の出力を基準電圧に重畳して
出力電圧としかつ出力電圧を前記電力増幅器に電源電圧
として供給する直流／直流変換器とを備えたことを特徴
とするデルタシグマ変調増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6068131A JPH07254823A (ja) | 1994-03-14 | 1994-03-14 | デルタシグマ変調増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6068131A JPH07254823A (ja) | 1994-03-14 | 1994-03-14 | デルタシグマ変調増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07254823A true JPH07254823A (ja) | 1995-10-03 |
Family
ID=13364888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6068131A Pending JPH07254823A (ja) | 1994-03-14 | 1994-03-14 | デルタシグマ変調増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07254823A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1239575A2 (en) * | 2001-03-08 | 2002-09-11 | Shindengen Electric Manufacturing Company, Limited | DC stabilised power supply |
| EP1265343A2 (en) * | 2001-06-07 | 2002-12-11 | Shindengen Electric Manufacturing Company, Limited | DC-DC converter |
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| JP2016029835A (ja) * | 2010-06-25 | 2016-03-03 | パナソニックＩｐマネジメント株式会社 | 増幅装置 |
-
1994
- 1994-03-14 JP JP6068131A patent/JPH07254823A/ja active Pending
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