JPH0720087B2 - フレーム同期回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、フレーム同期回路、特に高速ディジタル伝送
用のフレーム同期回路に関する。

［従来の技術］ 第４図は例えば電気通信学会雑誌第43巻12号（昭和35年
12月）記載の「時分割多重符号伝送における同期方式」
に示された１ビットシフト式デジタル同期方式というフ
レーム同期回路の従来の例である。第４図において、入
力多重符号系列からタイミング信号を再生するビット同
期回路（１）と、このビット同期回路（１）の出力クロ
ックをインヒビットする論理ゲート（２）と、この論理
ゲート（２）の出力クロックパルスを計数して回線分離
に必要なパルスを生成する回線分離回路（３）と、回線
分離回路（３）の出力パルスをもとに、入力多重符号系
列を各回線に分離するデコーダ回路（４）と、回線分離
回路（３）の一つの出力であるフレーム同期回線選択パ
ルスと回線分離回路（３）入力クロックとアンドをと
り、同期パターン発生クロックを生成する一方のアンド
ゲート（５）と、上記フレーム同期回線選択パルスと入
力多重符号系列とアンドをとる他方のアンドゲート
（６）と、上記アンドゲート（５）の出力によりフレー
ム同期パターンを発生させる同期パターン発生器（７）
と、同期パターンとフレーム同期位置にて入力される多
重符号系列との照合を行い、不一致を検出する不一致回
路（８）と、不一致回路（８）の出力を適当に遅らせる
遅延回路（９）とが示され、この遅延回路（９）の出力
で論理ゲート（２）によりクロックを１ビット禁止す
る。

次に動作について説明する。伝送されてきた多重符号系
列は、ビット同期回路（１）によりビット同期がとら
れ、クロックパルスが生成される。このクロックパルス
は計数回路よりなる回線分離回路を歩進させ、各回線あ
るいは各ディジットの分離パルスを発生する。

また、回線分離回路（３）の出力である同期回線選択パ
ルスh0は、他方のアンドゲート（６）では多重符号系列
中から受信側の同期時点の符号を選択し、一方のアンド
ゲート（５）ではクロックによりタイミングがとられ同
期パターン発生器（７）を動作させる。同期パターン発
生器（７）の出力は不一致回路（８）において、他方の
アンドゲート（６）の出力と比較され、正常同期時には
両者は必ず一致するので、そのまま正常動作を継続す
る。雑音等により同期はずれが生じたときは、他方のア
ンドゲート（６）は他の回線の符号を誤選択し、不一致
回路（８）は不一致の度ごとにパルスを発生する。この
パルスは１ビットの遅延回路（９）を経て、論理ゲート
（２）においてクロックと１ビット分禁止して、回線分
離回路（３）を１ビットシフトさせる。このシフトの過
程を何回か繰返して同期状態に復帰させるものである。

［発明が解決しようとする課題］ 従来のフレーム同期回路は、以上のような構成であった
ので、伝送速度が高くなり、数ギガビット／秒の伝送に
ついては、１ビットの遅延回路の調整も困難となり、ク
ロックを１ビット禁止する場合に高速な素子を使う必要
があり、結果としてコストの増大を招くという問題があ
った。

この発明は、かかる問題点を解決することを課題として
なされたもので、フレーム同期にかかわる１ビットシフ
ト処理を、多重分離後の各回線レートのクロックを用い
て行い、高速伝送におけるフレーム同期を容易に実現す
るとともに全体として安価なコストで構成できるフレー
ム同期回路を得ることを目的とする。

［課題を解決するための手段］ この発明に係るフレーム同期回路は、多重分離後のデコ
ーダ回路出力と同期回線選択パルスを入力する他方のア
ンドゲートと、多重分離後のクロック幅を有する同期パ
ターン発生器と、この同期パターン発生器の出力ど前記
他方のアントゲートの出力を比較して不一致を検出した
場合に、回線分離回路内のカウンタの最終段より１つ前
段のＤ−フリップフロップをリセットして回線分離回路
を１ビットシフトさせる不一致回路とを有するものであ
る。

［作用］ この発明によれば、１ビットシフト処理は、全て多重分
離後の低速な分離回線クロックでの処理となるので、遅
延回路も必要とせず、伝送速度が高速になっても、フレ
ーム同期回路の実現を容易にすると共に、安価な素子で
回路を構成することができる。

［実施例］ 次に第１図から第３図に示す一実施例に基づいて、この
発明を更に詳細に説明する。

第１図において、多重符号系列よりクロックを再生する
ビット同期回路（１）と、このクロックをもとに、分離
パルス、低速回線クロック、同期回線選択パルスを生成
する回線分離回路（10）と、回線分離回路（10）からの
分離パルスをもとに多重符号系列をそれぞれの回線に分
離するデコーダ回路（４）と、回線分離回路（10）で生
成される同期回線選択パルスを低速回線クロックに同期
させてリタイミング機能を持つ一方のアンドゲート
（５）と、多重符号系列を分離した後の特定チャネルの
データと同期回線選択パルスの論理和をとる他方のアン
ドゲート（６）と、アンドゲート（５）の出力により、
同期パターンを生成する同期パターン発生器（７）と、
アンドゲート（６）の出力と同期パターン発生器（７）
の出力を比較して不一致のときパルスを生成する不一致
回路（８）とが示されている。また第２図はこの回線分
離回路（10）を詳述したものであり、第２図において、
（11a）、（11b）、（11c）、（11d）は、Ｄ−フリップ
フロップであり多重する回線の数だけ継続接続されてお
り、このＤ−フリップフロップの各出力のうち最終段
（11d）を除くすべての出力を入力としてノアをとり初
段のＤ−フリップフロップ（11a）に入力するノアゲー
ト（12）と、Ｄ−フリップフロップ（11a）〜（11d）及
びノアゲート（12）より成るカウンタ回路の出力より多
重分離した後の回線クロックを生成する分離回線クロッ
ク生成回路（13）と、この分離回線クロック生成回路
（13）より適当な計数回路により分周してフレーム同期
パルスの位置を示す同期回線選択パルスを出力する計数
回路（14）とが示されている。

まず、第１図において、従来例と同様に伝送された多重
符号系列は、ビット同期がとられ、クロックパルスが生
成される。このクロックパルスを入力とし、回線分離回
路（10）において多重符号系列を各回線に分離するため
のパルス及びそれに付随するクロックを生成し、デコー
ダ回路（４）により多重符号系列を直並列変換しそれぞ
れの回線に分離する。ここまでは従来方式と全く同じ構
成となっている。ここで多重符号系列の速度が増して数
ギガビット／秒以上になるとこのビット同期回路（１）
の出力クロックで同期検定、ハンチング等の処理を行う
のは困難となるが、ここではその処理を多重分離後のデ
ータとクロックを用いて行う。

回線分離回路（10）は従来と同様にこの中の計数回路の
カウントすることによりフレーム同期パルスの位置で同
期回線選択パルス〔分離回線クロック１ビット幅〕を発
生し、一方のアンドゲート（５）ではこのパルスを分離
回線クロックに同期をとり、同期パターン発生器（７）
に入力する。同期パターン発生器ではこの一方のアンド
ゲート（５）の出力に基づいて予め定められた同期パタ
ーンを生成する。一方、他方のアンドゲート（６）で
は、上述の同期回線選択パルスと多重符号系列が正常に
分離された時にフレーム同期パルスが出力されるべき特
定チャネルのデータとの論理和をとって不一致回路
（８）に入力して、上記同期パターン発生器（７）の出
力と不一致回路（８）により比較され、不一致の場合に
は、分離回線クロック１ビット幅のシフトパルスを生成
する。回線分離回路（10）ではこのシフトパルスが入力
されると回線分離回路（10）内のカウンタが１ビットシ
フトして、デコーダ回路（４）に入力される分離パルス
の位相がシフトして、デコーダ回路（４）に出力分離回
線がシフトする。こうして正常なフレーム同期が挿入さ
れているチャネル位置が正しい位置になるまで、シフト
して行き、同期が回復するものである。

１ビットシフトについては、第２図に示した回線分離回
路（10）の構成により、シフトパルスが分離回線１ビッ
ト幅の場合にも可能となる。以下回線分離回路（10）の
動作について示す。

第３図は、多重回線数を４とした時の簡単なタイムチャ
ートを示している。多重化回線数が４であるから第２図
中のＤ−フリップフロップ〔以下Ｄ−FFと称す〕（11）
の縦続段数は４となり初段のＤ−FF（11a）の入力に
は、初段、２段、３段目のＤ−FF出力を入力とするノア
ゲート（12）の出力信号が入る。このカウンタの動作は
従来より知られている動作であり、通常は４つのＤ−FF
のいずれか１つのみが“1"となりこれが順に右にシフト
していく。このパルスを用いてデコーダ回路（４）にて
回線を分離する。ここでは分離回線クロックは初段のフ
リップフロップ出力の立上りにて立ち上り、第３段目の
フリップフロップ出力の立上りにて立ち下り、分離され
るデータは、第１段目のフリップフロップの出力の立上
りトリガで出力されるものとして、この場合にフレーム
同期信号の入るべき位置を示す同期回線選択パルスも期
待されるフレーム同期位置にて、初段のＤ−FF（11a）
の出力の立上りをトリガとして出力されるものとした場
合である。

第３図において、今Ａの位置で同期回線選択パルスが発
生し、第１図における両アンドゲート（５）、（６）、
同期パターン発生器（７）を経て、不一致回路（８）に
て不一致が検出されると、シフトパルスが“1"を示す。
シフトパルスが“1"になると第２図の第３段目のＤ−FF
（11c）をリセットし、第３図のタイムチャートに示す
＊の部分のパルスが消滅し、すべてのＤ−FFが“0"とな
り、次のクロックにて初段のＤ−FF（11a）のみが“1"
となり、デコーダ用のパルスの位相が１ビットしたこと
になり、所望の１ビットシフト機能を実現することがで
きる。以上の動作はシフトパルスが生成するまでの遅延
時間αは、伝送路クロックの３ビット分の遅延時間以内
であれば可能であり、不一致検出、ハンチングのための
１ビットシフト処理がすべて高速伝送路クロックを使用
する必要がなく、分離回線クロックによる処理のみで行
うことができ、高速動作を実現すると共に、ゲート等の
使用する素子を安価なもので構成することができる。

なお、上記実施例ではフレーム同期パターンが１つの回
線分離チャネルのみに存在する場合について示している
が、複数の回線分離チャネルに存在してもかまわない。
この時は、他方のアンドゲート（６）としてフレーム同
期パターンが期待されるべきチャネルすべてに対してそ
れぞれのフレーム同期パターンが存在すべき位置を示す
同期回線選択パルスとの論理和を複数並列に構成し、同
期パータン発生器（７）出力を複数並列出力とし、不一
致回路で複数のビットを比較すればよい。

また、上記実施例では、シフトパルスによってカウンタ
のリセットする位置を縦続接続されたＤ−FFの最終段の
１つ前段のＤ−FFをリセットすることにより実現してい
るが、カウンタ回路内をシフトしていくパルスを最終段
の１つ前段のＤ−FFの出力で消滅させる方法であるなら
ば、このシフトパルスと最終段の１つ前段のＤ−FF出力
と論理演算を行うなど他の方法であってもかまわない。
また、リセットするＤ−FFの位置はシステム構成上１ビ
ット以外のシフト（例えば２ビット、３ビット）が許さ
れるならば、最終段の前段だけでなく、他のＤ−FFをリ
セットしてもかまわない。

実施例では、説明の都合上、分離回線クロックが初段の
Ｄ−FF（11a）出力の立上りで立ち上り、第３段目のＤ
−FF（11c）出力の立上りで立ち下りとしているが、他
の場所であってもかまわない。

［発明の効果］ この発明は以上説明した通り、フレーム同期における不
一致検出を多重分離されたチャネルのデータを用いて行
い、回線分離後のクロックを用いて処理し、回線分離回
路の基本カウンタとしてＤ−フリップフロップを多重回
線数だけ縦続接続し最終段を除くすべてのＤ−フリップ
フロップ出力をノアゲートにより初段のＤ−フリップフ
ロップに入力する従来から用いられているカウンタによ
り構成し、１ビットシフト機能を上記不一致検出による
回線分離後クロックの１ビット幅のシフトパルスで最終
段より１つ前段のＤ−フリップフロップをリセットする
ことにより構成したので、不一致検出並びに１ビットシ
フト処理は多重分離後の遅いクロックで動作することと
なり、多重伝送速度が高速になっても同期化実現可能で
あり、処理速度の遅い安価な素子を使用できるという効
果がある。

【図面の簡単な説明】 第１図はこの発明の一実施例によるフレーム同期回路の
構成ブロック図、第２図は第１図中の回線分離回路の詳
細例を示すブロック図、第３図はこの発明によるフレー
ム同期回路の動作例を示すタイミング図、第４図は従来
のフレーム同期回路を示す構成ブロック図である。 図において、（１）はビット同期回路、（２）は論理ゲ
ート、（３）は回線分離回路、（４）はデコーダ回路、
（５）は一方のアンドゲート、（６）は他方のアンドゲ
ート、（７）は同期パターン発生器、（８）は不一致回
路、（９）は遅延回路、（10）は回線分離回路、（11）
はＤ−フリップフロップ、（12）はノアゲート、（13）
は分離回路クロック生成回路、（14）は計数回路であ
る。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】伝送路からのクロックを入力してＤ−フリ
   ップフロップを多重化回線数だけ縦続接続し、最終段以
   外のＤ−フリップフロップの出力をノアゲートにより初
   段のＤ−フリップフロップに入力するカウンタの出力よ
   り、分離回線のクロックと同期回線選択パルスとを出力
   する回線分離回路と、この回線分離回路のカウンタ出力
   を入力して入力多重符号系列を直並列変換して多重分離
   するデコーダ回路と、前記回線分離回路の同期回線選択
   パルスと分離回線クロックとを入力する一方のアンドゲ
   ートと、この一方のアンドゲートの出力を入力して同期
   回線選択パルス位置での分離回線クロックに同期してフ
   レーム同期パターンを発生する同期パターン発生器と、
   前記回線分離回路の出力する同期回線選択パルスと前記
   デコーダ回路出力とを入力する他方のアンドゲートと、
   この他方のアンドゲートの出力と前記同期パターン発生
   器の出力を比較することにより分離されたチャネルのう
   ちフレーム同期信号が挿入されるべきチャネルの同期回
   線選択パルスの発生する位置のビットを比較し、不一致
   の場合に分離回線クロックの１ビット幅でシフトパルス
   を出力して前記回線分離回路のカウンタの最終段よりも
   一つ前段のＤ−フリップフロップをリセットさせる不一
   致回路と、を備えるフレーム同期回路。