JP2009130822A - デマルチプレクサ回路 - Google Patents

Abstract

【課題】簡単な回路構成で回路規模、消費電力、レーテンシィの増大を招くことなく、同期パターンのビットずれに対応してパラレルデータの整列を可能にする。
【解決手段】シリアルパラレル変換した後のデータ161〜165、261〜265を用い同期パターン検出回路107で同期パターンを検出する。ビットずれがある場合は、そのビットずれ量に応じてHOLD信号105を生成し、データ選択回路119に入力する。データ選択回路119はHOLD信号105からデータシフト信号106を生成し、データ経路選択を行うと同時にクロック分周回路６にデータシフト信号106を入力する。データシフト信号106は分周クロック103の位相を遅らせることにより、シリアルパラレル変換回路115、116のデータリタイミングのタイミングを遅らせる。
【選択図】図１

Description

本発明は、シリアルデータをパラレルデータに変換するデマルチプレクサ回路に関する。

近年、インターネットや各種通信ネットワークの普及に伴って、通信データ量が爆発的に増加している。このような膨大な情報量に対応するために、情報を処理するルータやサーバ等の通信装置は、それらを構成する半導体素子あるいは半導体装置（チップ）間あるいは筐体間で大容量の通信が要求されている。大容量の通信を実現するために、１チャネル当たりの伝送速度を、マルチギガビット相当に高速化した高速シリアル伝送用LSI（Large Scale Integrated Circuit：大規模集積回路）が実用化されている。

これらの高速シリアル伝送用LSIの受信回路において、受信したシリアルデータをバイト単位のパラレルデータに変換するデマルチプレクサ回路が設けられる。また、通常、このような高速シリアル伝送を行う場合は、シリアル信号のDCバランスを保ち伝送信号の品質を向上するため、送信側で8B10Bなどのデータ符号化が施される。そのため、受信側のパラレルデータを正しく復号化するためには、パラレルデータのビットずれを補正して整列を行う必要がある。

通常、この種のデマルチプレクサは受信データの中からパラレルデータ整列用の同期パターン（8B10B符号化方式の場合はコンマコード）を検出するための検出回路を具備し、同期パターンを検出してデータの整列を実現する。この種のデマルチプレクサ回路としては、例えば、図12に示すような回路が提案されている（特許文献１参照）。この従来例では、入力クロック909に同期して入力するシリアルデータ901を１対10にシリアルパラレル変換しリカバリークロック（出力クロック908）の立ち上がりエッジによって出力データ981〜990を出力する。

受信したシリアルデータ901は、先ず１対２シリアルパラレル変換回路920によって、２ビットのデータ902と903にシリアルパラレル変換される。この２ビットデータ902，903をシフトレジスタ801〜806とシフトレジスタ807〜812によってクロック910に同期してシフトする。シフトしたデータはそれぞれ同期パターン検出回路930に入力され、同期パターン（コンマコード）の検出に供される。同期パターン検出回路930では、内蔵している同期パターン（コンマコード）と検出回路930に入力されたデータが、何ビットずれているかを１ビットずれから9ビットずれの場合までを判断して、セレクタ制御信号905とコンマ検出信号906を出力する。

コンマ検出信号906は、フリップフロップ837〜839の３段のシフトレジスタでシフトされた後にOR回路940により所定の期間延長されてデータ907としてリカバリークロック生成回路950に供給される。リカバリークロック生成回路950は、入力クロック909を10分周してシリアルデータ901の周期の10倍の周期のリカバリークロック（出力クロック908）を出力する。このリカバリークロック（出力クロック908）はリタイミング回路970に供給される。また、データ907に応じて、リカバリークロック（出力クロック908）の周期を変化させることができる。

シフトレジスタ801〜806とシフトレジスタ807〜812を通過した２ビットのデータは、コンマ検出信号906を遅延させる３段のシフトレジスタ837〜839に対応して、２ビットデータの流れをシフトレジスタ831〜833とシフトレジスタ834〜836によって遅延させる。そして、シフトレジスタ821〜830で構成されるデータシフト回路912において、２つのシリアルデータをクロック910によってそれぞれシフトレジスタ821〜825とシフトレジスタ826〜830でシフトしデータセレクタ960に出力する。

データセレクタ960は、同期パターンの先頭ビットがデータ902，903の内のどちらに含まれるかによって、出力データ981〜990へのビットを入れ替える。同期パターンが奇数ビットずれている場合は、同期パターン検出回路930からセレクタ制御信号905が出力され、それに応じてデータの入れ替えを実行する。

リタイミング回路970は、データセレクタ960から入力される10ビットのデータをリカバリークロック生成回路950から出力されたリカバリークロック（出力クロック908）により一斉にリタイミングし、出力データ（981〜990）として出力する。つまり、データシフト回路912とリタイミング回路970によって、２つの１対５デマルチプレクサ回路を実現している。このようにして、２ビットのデータ902，903は、それぞれ１対５シリアルパラレル変換されて出力されることになり、合計で10ビットのデータが出力データ981〜990となる。

また、図13は、従来のデマルチプレクサ回路の他の例を示すブロック図である（特許文献２参照）。この従来例では、１対８シリアルパレル変換回路は端子13101からデータを、端子13102からクロックをそれぞれ入力して１対８シリアルパラレル変換し、８ビットのパラレルデータ1311〜1318およびそのデータと同期したクロック信号1319を出力する。データ選択回路1302は、データ列制御回路1304から出力されたデータ選択信号1341〜1343により、８ビットのパラレルデータ1311〜1318の出力順序を適度にずらしたパラレルデータ1321〜1328を出力する。フレーム同期回路1303はパラレルデータ1321〜1328とクロック信号1351を入力し、データ中のフレームパターンを検出する。

フレームパターンのずれがあった場合は、ビットシフト信号1331を出力する。データ列制御回路1304は、ビットシフト信号1331が入力された場合に、データ選択信号1341〜1343の値を変化させて出力する。それと同時に、データ選択信号1341〜1343がある値を超えた場合にクロック禁止信号1344を出力する。オア素子1306は、１対８シリアルパラレル変換回路1301から入力されるクロック信号1319とデータ列制御回路1304から入力されるクロック禁止信号1344の論理和をとり、クロック禁止信号1344が入力された場合に、フレーム同期回路1303に与えるクロック1351を１クロック分禁止したクロック1351を出力する。

このように、特許文献２に記載されたデマルチプレクサ回路では、シリアルパラレル変換回路とデータ整列回路はそれぞれ独立しており、シリアルパラレル変換後のデータを使用してさらに同期確立するためにパラレルデータに処理を加えることによって同期を確立している。

特開２００５−２９５１１７号公報（第５頁−第１１頁、図１、図２） 特開平５−１９１３９９号公報（第２−３頁、図１、図２）

しかしながら、この特許文献１に開示されたデマルチプレクサ装置にはいくつかの問題がある。第１の問題点は同期パターン（コンマコード）検出が高速クロックで動作するということである。同期パターン（コンマパターン）検出処理をパラレルデータに変換する前のシリアルデータを用いて行っているためである。その結果、動作クロックが非常に高速であるために、動作余裕が少なくなり設計難易度が非常に高くなる。また、高速クロックで動作する回路が多くなり消費電力が大きくなる。

第２の問題点は回路が大規模になるということである。コンマ検出のためにシフトレジスタでデータの保持が必要となることに起因し、シフトレジスタを多数配置しなければならず、更にパラレルデータの整列を行う際に大規模な（パラレルデータのビット数分）データセレクタが必要となるからである。

第３の問題点は、回路のレーテンシィが増大するということである。コンマ検出のためにシフトレジスタでデータの保持が必要となることに起因し、シフトレジスタを多数配置しなければならないためである。

また、この特許文献２に開示されたデマルチプレクサ装置にもいくつかの問題点がある。第１の問題点は、回路のレーテンシィが増大するということである。この問題が発生する原因は、シリアルパラレル変換機能とデータ整列機能が完全に独立しており、８ビットパラレル変換後のデータに更にデータ処理を加えてデータ整列作業を行うことにある。そして、データ整列処理はパラレル変換後の低速なパラレルクロックを使用して行うため、更に処理に時間がかかる。

第２の問題点は、回路が大規模になるということである。この問題が発生する原因は、シリアルパラレル変換機能とデータ整列機能が完全に独立しており、シリアルパラレル変換回路の他に８ビットパラレル変換後のデータにデータ処理を加えてデータ整列作業を行うための回路が別途必要になることにある。更に、特許文献２のデータ整列処理はデータ選択を８ビットのパラレルデータに対してそれぞれ行わなければならず、回路が大規模になる。しかも、このデータ選択回路は、パラレルデータそれぞれに対してデータ選択処理を行わなければならないため、パラレルデータのビット数が増えるほど、その回路規模が増大するという欠点がある。

第３の問題点は、設計済みの同一回路を繰り返し縦続接続することで容易にパラレルビット数を拡張できないということである。この問題が発生する原因は、シリアルパラレル変換機能とデータ整列機能が独立していることにある。シリアルパラレル変換機能を縦続接続することでビット数は拡張できるが、データ整列機能は、そのビット数に応じた回路がそれぞれ必要になるため、縦続接続だけでは容易に実現できないのである。

そこで、本発明の第１の目的は、シリアルパラレル変換動作と同期パターンのビットずれに応じたパラレルデータの並べ替え動作を同時に実現できるデマルチプレクサ回路を提供することにある。

本発明の第２の目的は、回路のレーテンシィを増大させることなく同期パターンのビットずれに対応できるデマルチプレクサ回路を提供することにある。

本発明の第３の目的は、動作周波数を低減した同期パターンのビットずれに対応できるデマルチプレクサ装置を提供することにある。

本発明の第４の目的は、回路規模の小さい同期パターンのビットずれに対応できるデマルチプレクサ回路を提供することにある。

本発明の第５の目的は、消費電力の小さい同期パターンのビットずれに対応できるデマルチプレクサ装置を提供することにある。

本発明の第６の目的は、設計難易度を容易化した同期パターンのビットずれに対応できるデマルチプレクサ回路を提供することにある。

本発明の第７の目的は、同一回路部品を繰り返し縦続接続することで容易にパラレル数を拡張できるようにした同期パターンのビットずれに対応できるデマルチプレクサ回路を提供することにある。

本発明のデマルチプレクサ回路は、入力クロックに同期して入力するシリアルデータを受け、直並列変換して並列経路に出力すると共に、入力クロックを並列数に応じて分周した第１分周クロックを出力する第１の直並列変換回路と、並列経路にシリアルに転送される各データを第２分周クロックに同期してパラレルデータに変換する第２の直並列変換回路と、パラレルデータを第２分周クロックに同期して出力すると共に、パラレルデータの同期パターンに対するビットずれ量を検出して、そのビットずれ量に対応した回数のパルスをHOLD信号として出力する同期パターン検出回路と、第１の直並列変換回路と第２の直並列変換回路との間にあって、HOLD信号が入力されると、そのパルス回数に対応して、第１の直並列変換回路から出力されるデータをいずれの並列経路に導くかを選択し、またパルス回数に対応したビットシフト信号を出力するデータ選択回路と、第１分周クロックを分周すると共に、ビットシフト信号に応答してタイミング制御した第２分周クロックを出力するクロック分周回路とを備えている。

このように、本発明ではシリアルパラレル変換とデータ整列を別々に行うのではなく、同一回路で同時に行うことによって、シリアルパラレル変換回路の後にデータ整列のための特別な回路等が不要となる。そのため通常のシリアルパラレル変換を行うのと全く同じレーテンシィでデータ整列機能を実現することができる。また、それと同時に回路規模も小さくできる。

また、入力データを先ず第１のシリアルパラレル変換回路に入力して、その周波数に落として後段の第２のシリアルパラレル変換回路に入力している。そのため、回路の大部分を低速データで処理し回路が単純な第１のシリアルパラレル変換回路のみが高速なクロックで動作するため、より高速データを扱うことと、設計容易化、低消費電力化することが可能となる。

更に、同期パターン検出回路はパラレル変換後のデータ（周波数は出力データと同じ）を使用して動作するため、タイミング余裕があり、設計難易度を下げることができる。

更に、本発明では、パラレルデータの整列（同期）を行う場合は、クロック分周回路とデータ選択回路に対してずらしたいビット数分の回数のHOLD信号を入力するだけでパラレルデータの同期を確立することができる。このため、同期パターン検出回路の設計が簡単になり、回路規模も小さくすることが可能である。

本発明に係るデマルチプレクサ回路は、第１の直並列変換回路とデータ選択回路のセットを多段に縦続接続して、第２の直並列変換回路は最終段におけるデータ選択回路から出力されるデータをパラレル変換し、同期パターン検出回路はHOLD信号を第１段におけるデータ選択回路のみに供給し、最終段を除く段におけるデータ選択回路はビットシフト信号を次段におけるデータ選択回路に供給し、最終段を除く段における第１の直並列変換回路は第１分周クロックを次段における第１の直並列変換回路に供給し、またクロック分周回路は最終段における第１の直並列変換回路の内の１つから第１分周クロックの供給を受け、また最終段におけるデータ選択回路の内の１つからビットシフト信号の供給を受けるように構成してもよい。

このようにして、本発明では、第１のシリアルパラレル変換回路およびデータ選択回路を多段に縦続接続しその後段に第２のシリアルパラレル変換回路を並列に接続することで容易にシリアルパラレル変換比を増加させることができる。このため、新たな回路部品を設計することなく、既存回路部品を用いて容易にシリアルパラレル比を増加させることができる。

詳しくは、本発明に係るデマルチプレクサ回路において、上記第２の直並列変換回路は、当該並列経路におけるシリアルなデータを第１分周クロックに同期してシフトしてパラレルに出力するデータシフト回路と、データシフト回路からのデータを第２分周クロックに同期して出力するリタイミング回路とで構成される。

また、第２の直並列変換回路は、当該並列経路におけるシリアルなデータを第１分周クロックの１クロック分だけ、それぞれ位相がシフトされた第２分周クロックに同期してシフトしてパラレルに出力するデータシフト回路と、データシフト回路からのデータを第２分周クロックの内の１つに同期して出力するリタイミング回路とで構成され、同期パターン検出回路には前記リタイミング回路に供給される第２分周クロックが供給されるようにしてもよい。

また、本発明に係るデマルチプレクサ回路において、上記データ選択回路は、HOLD信号の入力の都度に“０”と“１”を反転するビットシフト信号を出力し、また該ビットシフト信号が“０”のときは第１の直並列変換回路の出力をそのまま、“１”のときは第１の直並列変換回路の出力を入れ換え、かつ一方の出力を第１の分周クロック１クロック分だけ遅らせて、それぞれ第２の直並列変換回路へ出力するように構成される。

また、本発明に係るデマルチプレクサ回路において、上記クロック分周回路は、ビットシフト信号の立ち上がり回数１回につき、第２の分周クロックの分周タイミングを第１の分周クロックの周期単位で遅らせることによりタイミング制御を行うように構成される。

本発明の第１の効果は回路のレーテンシィを小さくでき、また回路規模を小さくできるということである。その理由は、パラレルデータの整列するための特別な回路が必要なく、クロック分周回路とデータ選択回路を工夫することにより単純な回路構成でシリアルパラレル変換とパラレルデータの整列を同時に行うためである。

第２の効果は消費電力を小さくでき、また設計を容易化できるということである。その理由は、上記の理由に加えて、最初にシリアルデータを第１のシリアルパラレル変換することで高速で動作する回路を少なくしたためである。

第３の効果は、同期パターンの検出を行う回路を簡単にできるということである。その理由は、ずらしたいビット数分の回数の信号を入力するだけでパラレルデータの同期を確立する手段を設けたためである。また、パラレル変換後の低速なデータを用いて同期パターンの検出を行うためである。

第４の効果はパラレルデータの整列可能なデマルチプレクサ装置のシリアルパラレル変換比を容易に増加させることができるということである。その理由は、初段に第１のシリアルパラレル変換回路およびデータ選択手段を設けたためである。特に、第１のシリアルパラレル変換後の各ビットのデータの経路を入れ替えるデータ選択手段を設けたため、多段に接続した場合でもパラレルデータの整列に必要なデータ選択が継続的に行われるので、多段に接続した場合でも最終的なパラレルデータの整列を実現することができる。

本発明の実施の形態について図面を参照して詳細に説明する。本発明のデマルチプレクサ装置は、シリアルパラレル変換を行うと同時に同期パターンのビットずれ量に応じてパラレルデータの並べ替えを行うことができる。より具体的には、シリアルパラレル変換回路（図１の115,116）で使用するパラレルクロックの生成（クロック分周）と同時にHOLD信号（図１の105）の入力回数に応じてパラレルクロックのタイミングを制御可能なクロック分周手段（図１の６）を有する。

また、同期パターンのビットずれ量に応じてパラレルデータの並べ替えを行うと同時に回路の高速化・省電力化を実現するために、先ず１対２シリアルパラレル変換を行いデータの低速化を行った後に１対Nシリアルパラレル変換回路を複数配置してシリアルパラレル変換する構成も他の特徴である。より具体的には、高速シリアルデータを１対２シリアルパラレル変換する手段（図１の118）と、１対２シリアルパラレル変換後のデータを同期パターンのビットずれ量に対応したHOLD信号（図１の105）の入力回数に応じて１対２シリアルパラレル変換後の２ビットのデータの経路を入れ替える選択手段（図１の119）とを有する。

また、１対２シリアルパラレル変換回路（図１の118）およびデータ選択回路（図１の119）を多段に縦続接続しその後段にシリアルパラレル変換回路（図１の101）を接続することで容易にシリアルパラレル変換比を増加させることができる点も他の特徴である。より具体的には、高速シリアルデータを１対２シリアルパラレル変換する手段（図１の118）と、１対２シリアルパラレル変換後のデータを同期パターンのビットずれ量に対応したHOLD信号（図１の105）の入力回数に応じて１対２シリアルパラレル変換後の２ビットのデータの経路を入れ替える選択手段（図１の119）とを有する。

［構成の説明］
図１は、本発明の実施例１によるデマルチプレクサ装置の全体構成を示すブロック図である。このデマルチプレクサ装置は、入力クロック２に同期してシリアルに入力する入力データ１を10ビットパラレルの出力データ171〜180に変換し出力クロック104に同期して出力する装置であって、シリアルパラレル変換回路101と同期パターン検出回路107とクロック分周回路６とで構成される。

シリアルパラレル変換回路101は、入力データ１について１対10のシリアルパラレル変換を行うと同時に５分周クロック103のタイミングを調整することによってパラレルデータのビットずれに応じてデータの整列を行うことができる。すなわち、入力データ１を先ず１対２のシリアルパラレル変換し、更に１対５にシリアルパラレル変換して、２群のパラレルデータ161〜165，261〜265（各５ビット）とし同期パターン検出回路107に出力する。これにより１対10のシリアルパラレル変換を行なう。

また、入力クロック２を２分周した２分周クロック120をクロック分周回路６へ出力し、同期パターン検出回路107からパラレルデータ161〜165，261〜265のビットずれ量に対応した回数のパルスであるHOLD信号105を入力して、このパルス回数に対応したビットシフト信号106をクロック分周回路６へ出力する。

同期パターン検出回路107は、シリアルパラレル変換回路101の後段に接続され、内蔵している同期パターンに対するパラレルデータ161〜165，261〜265のビットずれ量を検出して、そのビットずれ量に対応した回数のパルスをHOLD信号105として出力してシリアルパラレル変換回路101に伝達する。また、クロック分周回路６から２分周クロック120を５分周した分周クロック103を入力し、これに同期したパラレルデータ161〜165，261〜265を出力データ171〜180とし、また５分周クロック103を出力クロック104とする。

クロック分周回路６は、入力する２分周クロック120の分周を行いシリアルパラレル変換に必要な５分周クロック103を生成すると同時に、ビットシフト信号106に応じて５分周クロック103のタイミングの制御を行う。そして、このタイミング制御した５分周クロック103をシリアルパラレル変換回路101と同期パターン検出回路107に供給する。

つまり、本発明はパラレルデータのビットずれ量の情報を持ったHOLD信号105に連携して、５分周クロック103のタイミングを制御することで、1対10のシリアルパラレル変換を行うと同時にパラレルデータのビットずれに応じてデータの整列を行うことが可能となる。

このように、本発明ではシリアルパラレル変換とデータ整列を別々に行うのではなく、同一回路で同時に行うことによって、シリアルパラレル変換回路の後にデータ整列のための特別な回路等を必要としない。そのため、回路規模が小さく、かつレーテンシィの低いデータ整列可能なデマルチプレクサ回路を提供することができる。

また、シリアルパラレル変換回路101では、入力データ１をまず、１対２シリアルパラレル変換して半分の周波数に落として、その後に１対５シリアルパラレル変換している。そのため、回路が単純な１対２シリアルパラレル変換回路のみが高速なクロックで動作するので、より高速データを扱うことが可能となる。

また、同期パターン検出動作はパラレル変換後のデータを使用するため、タイミング余裕があり、設計難易度を下げることができる。本実施例では、１対２シリアルパラレル変換後に１対５シリアルパラレル変換しているが、当然、他のパラレル変換比（1対N）によるシリアルパラレル変換であってもよい。

次に、シリアルパラレル変換回路101の詳細な構成について説明する。シリアルパラレル変換回路101は、図１に示したように、１対２シリアルパラレル変換回路118とデータ選択回路119と２つの１対５シリアルパラレル変換回路115，116とで構成されている。

１対２シリアルパラレル変換回路118は、入力データ１と入力クロック２を入力し、入力データ１を２ビットのパラレルデータ111，112にシリアルパラレル変換してデータ選択回路119へ出力する。このパラレルデータ111，112の周期は入力データ１の周期の２倍の周期である。

また、１対２シリアルパラレル変換回路118はパラレルデータ111，112と同期した２分周クロック120をデータ選択回路119、シリアルパラレル変換回路115，116およびクロック分周回路６へ出力する。この２分周クロック120の周期は入力クロック２の周期の２倍となる。

データ選択回路119は、１対２シリアルパラレル変換回路118から出力されたパラレルデータ111，112をクロック120の周期でシフトさせた後、HOLD信号105の立ち上がり回数に応じて、１対５シリアルパラレル変換回路115，116のどちらに入力するかを選択する。つまり、データ111をデータ113に接続しデータ112をデータ114に接続するか、データ111をデータ114に接続しデータ112をデータ113に接続するかを選択するのである。ただし、後の選択の場合は、データのビット順序を維持するために、データ111に対してデータ112をクロック120の１周期分だけ遅らせる必要がある。

これは、同期パターンの先頭ビットを出力データの先頭ビット（出力データ171）に合わせ込むために極めて重要な機能である。その理由は、もし、このデータ選択機能がなければ、同期パターンの先頭ビットが１対２シリアルパラレル変換回路118の状態によって、１対５シリアルパラレル変換回路116の方に供給されると、同期パターンの先頭ビットは出力データ172,174,176,178,180にしか行き先がなく、出力データの先頭（出力データ171）に整列させることができなくなるためである。

また、データ選択回路119は、HOLD信号105の立ち上がりエッジの都度にビットシフト信号106の２値（“0”と“1”）状態を反転させてクロック分周回路６へ出力する。

１対５シリアルパラレル変換回路115はデータ113、１対５シリアルパラレル変換回路116はデータ114をそれぞれ入力して１対５シリアルパラレル変換して、合計10ビットのパラレルデータ（161〜165，261〜265）を同期パターン検出回路107へ出力する。１対５シリアルパラレル変換回路115と１対５シリアルパラレル変換回路116は全く同一構成である。

１対５シリアルパラレル変換回路115，116は、図１に示すように、データシフト回路20とリタイミング回路30からなり、データシフト回路20の出力をリタイミング回路30に入力してリタイミングするようになっている。パラレルデータ（161〜165，261〜265）の周期は、データ113，114の周期の５倍となる。

データシフト回路20は２分周クロック120で動作し、リタイミング回路30はクロック分周回路６で生成された５分周クロック103で動作する。この５分周クロック103は、同期パターン検出回路107で検出されたパラレルデータのビットずれ量の情報を持ったHOLD信号105によってタイミング制御されており、１対５シリアルパラレル変換回路115，116のリタイミングのタイミングを制御することによって、シリアルパラレル変換を行うと同時にパラレルデータの整列を実現することができる。したがって、シリアルパラレル変換後に特別な回路を追加しなくても、同一回路でパラレル変換を行うと同時にデータの整列を行うため、回路規模を大きくすることもレーテンシィを増やすこともなくデータ整列を実現することができる。

また、シリアルパラレル変換回路101は、入力データ１をまず、１対２シリアルパラレル変換回路118に入力して、半分の周波数に落として後段の１対５シリアルパラレル変換回路115，116に入力している。そのため、回路が単純な１対２シリアルパラレル変換回路118のみが高速なクロックで動作するため、より高速データを扱うことが可能となる。

次に、クロック分周回路６の詳細な機能について説明する。クロック分周回路６は、データシフト回路20に供給されるクロックと同一のクロックである２分周クロック120が供給され、２分周クロック120を５分周し５分周クロック103としてリタイミング回路30と同期パターン検出回路107に供給する。つまり、シリアルパラレル変換回路101におけるシリアルパラレル変換に必要なパラレルクロックの生成を行っている。また、データ選択回路119からビットシフト信号106が入力された場合は、ビットシフト信号106の立ち上がり回数１回につき、５分周クロック103の分周タイミングを２クロック120の周期単位で遅らせることにより、５分周クロック103のタイミングを制御する。

これにより、シリアルパラレル変換回路101に供給するパラレルクロックのタイミングを制御して、パラレルデータ161〜165，261〜265のデータ整列を実現することができる。つまり、特別な回路の追加、回路規模の増大を招くことなくパラレルデータの整列を行うことができる。

同期パターン検出回路107には、１対５シリアルパラレル変換回路115から出力されるパラレルデータ161〜165と１対５シリアルパラレル変換回路116から出力されるパラレルデータ261〜265および５分周クロック103が入力される。５分周クロック103は出力クロック104としてそのまま出力する。同期パターン検出回路107は、パラレルデータ信号161〜165を出力データ171、173、175、177、179に、パラレルデータ信号261〜265を出力データ172、174、176、178、180にそれぞれそのまま出力する。これにより、１対２シリアルパラレル変換回路118において１ビット飛びに２つのデータに分離してその後の処理を行ったデータを元のビット順序に配列し直すのである。

同時に、１０ビットのパラレルデータ161〜165，261〜265を用いて内蔵している同期パターンとの比較を行い、内蔵している同期パターンと一致した場合、パラレルデータ161〜165，261〜265が同期パターンに対して何ビットずれているかを検出して、そのビットずれ量に応じてHOLD信号105をデータ選択回路119へ出力する。

ビットずれが１ビットの場合、HOLD信号105は１回出力され、ビットずれが２ビットの場合、HOLD信号105は２回出力される。本実施例では、出力データが10ビットであるため、最大９ビット分の同期パターンとのずれを検出できるように対応する必要があり、HOLD信号105は、最大９回出力される。同期パターン検出回路107は、同期パターンとのビットずれを検出して、そのずれ量のビット数分の回数のHOLD信号105を出力するだけのため、同期パターン検出回路107の設計が簡単になり、回路規模も小さくすることが可能。また、同期パターンの検出はパラレル変換後の低速なデータを用いて行うため、設計が容易となる。

次に、図２を用いて、データ選択回路119の具体的な構成例について説明する。図２を参照すると、データ選択回路119はビットシフト制御部406と３つのフリップフロップ401〜403と２つのセレクタ回路409，410で構成されている。

ビットシフト制御部406はフリップフロップ404とインバータ素子405で構成され、フリップフロップ404のクロック入力端子には同期パターン検出回路107から出力されたHOLD信号105が入力され、フリップフロップ404のデータ入力端子には、フリップフロップ404の出力信号106をインバータ405により反転した信号424が入力される。このビットシフト制御部406の出力信号（ビットシフト信号106）は、セレクタ回路409，410に入力されると同時に、後段のクロック分周回路６にも供給される。ビットシフト制御部406はHOLD信号105の立ち上がりエッジの回数が偶数回ならビットシフト信号106の２値状態を保持し、奇数回ならビットシフト信号10の２値状態を反転させるように動作する。

セレクタ回路409，410の出力であるデータ113，114に関しては、ビットシフト信号106が“0”の場合は、データ113にはデータ421（データ111がフリップフロップ401で２分周クロック120の１クロック分シフトしたデータ）が、データ114にはデータ422（データ112がフリップフロップ402で２分周クロック120の１クロック分シフトしたデータ）がそれぞれ出力される。また、ビットシフト信号106が“１”の場合は、データ113にはデータ423（データ112がフリップフロップ402，403で２分周クロック120の２クロック分シフトしたデータ）が、データ114にはデータ421（データ111がフリップフロップ401で分周クロック120の１クロック分シフトしたデータ）がそれぞれ出力される。

したがって、出力データ171〜180のビットずれ量の情報を持ったHOLD信号105の立ち上がり回数に応じて、データ選択回路119の２経路の状態を切り替えることにより、出力データ171〜180の先頭ビットを出力データの先頭（図１の場合は出力データ171）に合わせることが可能となり、出力データ171〜180の同期を確立することが可能となる。そして、これらの回路は単純な構成であるため高速動作に全く影響はない。

次に、１対５シリアルパラレル変換回路115，116（同構成）の具体的な構成例について説明する。図３は１対５シリアルパラレル変換回路115の具体的な構成例を表したものであって、データシフト回路20とリタイミング回路30から構成される。

データシフト回路20は、５つのフリップフロップ21〜25を縦続接続した構造であり、２分周クロック120をそれらのクロック入力端子に入力するようになっており、２分周クロック120に同期してデータ113を順次シフトする。リタイミング回路30は、フリップフロップ31〜35で構成されており、クロック分周回路６から出力される５分周クロック103をそれらのクロック入力端子に入力するようになっている。また、データシフト回路20の各フリップフロップ21〜25のデータ出力Q（55〜51）をそのデータ入力端子Dに入力するようになっており、データ51〜55を５分周分周クロック103でリタイミングしパラレルデータ161〜165として出力する。

次に、図４を用いて、クロック分周回路６の具体的な構成例について説明する。図４を参照すると、このクロック分周回路は、７つのフリップフロップ231〜237と３つのインバータ素子と１つのAND素子と５つのNAND素子と１つのNOR素子で構成されている。ビットシフト信号106が何も変化しない場合、すなわち“1”固定もしくは“０”固定の場合は、下方の立ち上がり検出回路200は動作しないため、クロック分周回路６は通常の５分周回路として動作し、２分周クロック120を５分周して５分周クロック103として出力する。

一方、ビットシフト信号106が“０”から”１“に１回変化する場合は、立ち上がり検出回路200により、ビットシフト信号106の立ち上がりエッジを検出して５分周クロック103の位相を２分周クロック120の周期の１クロック分だけ遅らせるように作用する。したがって、５分周クロック103の位相を２分周クロック120の２クロック分遅らせたければ、ビットシフト信号106を“０”から”１“に２回分変化させればよい。同様にビットシフト信号106を複数回変化させることによって、本構成例は５分周回路であるため、最大で２分周クロック120の４クロック分だけ５分周クロック103の位相を遅らせることができる。
［動作の説明］
次に、図１のデマルチプレクサ回路の動作について図５〜図７のタイミングチャートに沿い、適時に図１〜図４を参照しながら説明する。

図５は、出力データ171〜180のビットずれがない場合において、クロックに同期して動作するシリアルパラレル変換動作について入力信号と出力信号の波形変化を示す。データS０〜S９が同期パターンのデータ、A０〜C３は任意のデータをそれぞれ示している。入力データ１はS０〜S９，A０〜C３がシリアルに連続したものである。

１対２シリアルパラレル変換回路118は、シリアルの入力データ１を２ビットのデータ111（S0,S2,S4,S6,S8,A0,A2〜C2がシリアル），データ112（S1,S3,S5,S7,S9,A1,A3〜C3がシリアル）にパラレル変換してデータ選択回路119にそれぞれ入力する。図５の例の場合は、出力データ171〜180のビットずれがないため、HOLD信号105が変化しない。したがって、ビットシフト信号106も変化しない。そのため、図２に示したデータ選択回路119の出力であるデータ113はデータ111、データ114はデータ112が２分周クロック120の１クロック分だけシフトされたものとなる。

１対５シリアルパラレル変換部115,116は、データ113,114を更に５ビットにシリアルパラレル変換してパラレルデータ161〜165,261〜265を出力する。１対５シリアルパラレル変換部115におけるパラレルデータ161〜165の第１群は（S0,S2,S4,S6,S8）、第２群は（A0,A2,A4,A6,A8）となる。また、１対５シリアルパラレル変換部116におけるパラレルデータ261〜265の第１群は（S1,S3,S5,S7,S9）、第２群は（A1,A3,A5,A7,A9）となる。これらのパラレルデータは、データ51〜55が５分周クロック103でリタイミングされたものとなっている。

同期パターン検出回路107では、パラレルデータ51〜55が５分周クロック103でリタイミングされたパラレルデータ161〜165とパラレルデータ261〜265を用いて、同期パターンの検出を行うと同時に出力データ171〜180を出力する。このとき、パラレルデータ161〜165を出力データ171、173、175、177、179にパラレルデータ261〜265を出力データ172、174、176、178、180にそれぞれ接続している。この結果、出力データの第１群は（S0〜S9）、第２群は（A0〜A9）となる。同期パターン検出回路107は、５分周クロック103に同期して動作しており、内蔵の同期パターンとパラレルデータ161〜165,261〜265の比較を行っている。図５の場合は、出力データの第１群に同期パターンS0〜S9が存在するため、S0〜S9が内蔵の同期パターンと比較されるが、ビットずれがないためHOLD信号105は出力されない。

次に、図６はクロック分周回路６の動作を示すタイミングチャートである。いま、ビットシフト信号106が何も変化しない場合、すなわち“１”固定および”０”固定の場合は、通常の５分周回路として動作し、２分周クロック120を５分周して５分周クロック103へ出力することは前述したとおりである。図６は、図４における参照番号221，222，224〜227で表す各データの波形を２分周クロック120，ビットシフト信号106および５分周クロック103と共に示す。ビットシフト信号106が何も変化しなかった場合の結果がデータ221，222および５分周クロック103の破線で示されている。

さて、出力データ171〜180にビットずれがある場合について説明する。図７は、出力データ171〜180が１ビットだけずれている場合において、クロックに同期して動作するシリアルパラレル変換動作について入力信号と出力信号の波形変化を示す。図７のデータS0〜S9が同期パターンのデータ、A0〜F4は任意のデータ、Xは不定値データをそれぞれ示している。入力データ１はS0〜S9，A0〜F4がシリアルに連続したものである。図７の出力データ171〜180において、S0は出力データ171であるべきところデータ172にあって１ビットのずれが見られる。

データ選択回路119では、HOLD信号105が入力される前は、データ113にはデータ111が２分周クロック120の１クロック分シフトしたデータが出力され、データ114にはデータ112が２分周クロック120の１ビット分シフトしたデータが出力されている。ビットずれがない場合と同様にしてシリアルパラレル変換が行なわれ、出力データ171〜180の第１群は（ ,S0〜S8）、第２群は（S9,A0〜A8）となる。

この例では、出力データ171〜180の第１群（ ,S0〜S8）と第２群（S9,A0〜A8）に同期パターンS0〜S9が跨って存在しており、同期パターンS0〜S9が１ビットずれているため、４つ目の５分周クロック103に応答して、HOLD信号105が同期パターン検出回路107から１回だけ出力される。

HOLD信号105が１回入力された後は、図２に示したデータシフト制御部406でデータシフト信号106の状態が“０”から“１”へ反転するため、２分周クロック120の１クロックの間はデータ113，114の値は不確定となる。次の２分周クロック120で、データ113にはデータ112が２分周クロック120の２クロック分シフトしたデータ（C2）が出力され、データ114にはデータ111が２分周クロック120の１クロック分シフトしたデータ（C3）が出力され,これ以降同様な処理が継続する。

この結果、１対５シリアルパラレル変換部115におけるパラレルデータ161〜165の第４群は（X,C2,C4,C6,C8）、第５群は（D0,D2,D4,D6,D8）となる。また、１対５シリアルパラレル変換部116におけるパラレルデータ261〜265の第４群は（X,C3,C5,C7,C9）、第５群は（D1,D3,D5,D7,D9）となる。これらのデータ161〜165と261〜265は５分周クロック103に同期して出力される。

一方、図１のクロック分周回路６ではビットシフト信号106が“０”から“１”へ変化するため、その立ち上がりエッジを検出し、５分周クロック103のタイミングを２分周クロック120の１クロック分だけ遅らせるように作用する。その結果、図７における矢印で示すように５分周クロック103が２分周クロック120の１クロック分遅れる。したがって、図３に示したリタイミング回路30において５分周クロック103でリタイミングするタイミングが２分周クロック120の１クロック分だけ遅れる。すなわち、図１のパラレルデータ161〜165と261〜265の出力タイミングが１ビット分後ろにシフトする。

以上の結果、出力データ171〜180の第１群は（ ,S0〜S8）、第２群は（S9,A0〜A8）、第３群は（A9,B0〜B9）、第４群は（X,X,C2〜C9）、第５群（D0〜D9）となり、第５群以降において同期を確立することが可能である。

以上は出力データ171〜180が１ビットだけずれている場合についての説明であったが、複数ビットのずれがある場合は、その複数回だけHOLD信号105が５分周クロック103に応答して出力される。例えば２ビットずれであれば、図７において、４つ目と５つ目の５分周クロック103に応答してHOLD信号105が２度出力され、その結果、ビットシフト信号106はHOLD信号105の立ち上がりエッジに同期して“0”から“1”、“1”から“0”と変化する。クロック分周回路６ではビットシフト信号106の立ち上がりエッジを２分周クロック120に応答して１回検出するため、５分周クロック103のタイミングは２分周クロック120の１クロック分だけ遅れることになる。図７において、５分周クロック103の“Ｌ”レベルが２分周クロック120の３クロック分となっている部分である。また、データ選択回路119では、ビットシフト信号106の状態に応じて、データ111とデータ112の経路と順序を切り換えてデータ113とデータ114に出力する。以上の結果、出力データ171〜180の第６群（E0〜E9）以降で同期が確立する。

このようにして、パラレルデータのビットずれ量の情報を持ったHOLD信号105に連携して、データ選択回路119の状態と５分周クロック103のタイミングを制御することで、１対10のシリアルパラレル変換を行うと同時にパラレルデータのビットずれに応じてデータの整列を行うことが可能となるのである。

再び図６を参照すると、楕円で示すようにビットシフト信号106が“０”から“１”に１回変化する場合は、図４の立ち上がり検出回路200によってビットシフト信号106の立ち上がりエッジを検出して、図６の実線で示すようにデータ221，222と５分周クロック103が変化し、５分周クロック103の位相を２分周クロック120の１クロック分だけ遅らせるように作用する。このように、クロック分周回路６に供給するビットシフト信号106の立ち上がりエッジの回数を制御することにより、シリアルパラレル動作に必要な５分周クロック103を生成すると同時に、５分周クロック103のタイミングを簡単に制御することができる。

次に、本発明の実施例２について図面を参照して詳細に説明する。図８は、本発明の実施例２によるデマルチプレクサ回路の全体構成を示すブロック図である。このデマルチプレクサ回路では、実施例１におけるシリアルパラレル変換回路（図１の101）と同一構成のシリアルパラレル変換回路701と702を並列に配置して、その前段に１対２シリアルパラレル変換回路118Aとデータ選択回路119Aを追加することにより、シリアルパラレル変換比を増加するものである。

前段に追加した１対２シリアルパラレル変換回路118A，データ選択回路119Aについても実施例１における１対２シリアルパラレル変換回路118，データ選択回路119と同一構成である。更に、クロック分周回路６についても実施例１におけるクロック分周回路６と同一構成である。同期パターン検出回路107Aについては、出力データのデータビット数が倍増するため、実施例１から変更する必要があるが、基本的な動作は実施例１におけるのと同じである。

このように、本発明のデマルチプレクサ回路は、同一構成の回路でシリアルパラレル変換機能とパラレルデータ整列機能を同時に実現できるため、設計済みの同一回路を繰り返し縦続接続することで容易にパラレルビット数の拡張を行い、かつパラレルデータの整列も完全に行うことができる。これは、初段に１対２シリアルパラレル変換回路とデータ選択手段を設けたためである。

特に、１対２シリアルパラレル変換後の２ビットのデータの経路を入れ替えるデータ選択手段を設けたため、これらの回路を多段に接続した場合でも、初段のデータ選択回路に対してパラレルデータのビットずれ量に対応した回数のパルスをHOLD信号105Aとして入力するだけで、パラレルデータの整列に必要なデータ選択が継続的に行われるため、最終的なパラレルデータ751〜770のデータ整列を実現することができる。

実施例２では、入力データ１と入力クロック２を１対２シリアルパラレル変換回路118Aに入力して２ビットにパラレル変換し、データ選択回路119Aに各１ビットを入力する。また、データ選択回路119Aには、同期パターン検出回路107Aから出力されたHOLD信号105Aが入力される。本実施例では出力データ751〜770が20ビットあるため、HOLD信号105Aは最大で19回入力されることがある。

１対２シリアルパラレル変換回路118A，データ選択回路119Aの動作は、実施例１におけるそれぞれ１対２シリアルパラレル変換回路118，データ選択回路119の動作と同一である。データ選択回路119Aから出力されたデータ113A，114Aはそれぞれシリアルパラレル変換回路701，702における１対２シリアルパラレル変換回路118へ入力される。また、それと同時に、１対２シリアルパラレル変換回路118Aから出力されるクロック120Aも１対２シリアルパラレル変換回路118へ入力する。また、データ選択回路119Aから出力されるビットシフト信号106Aはシリアルパラレル変換回路701，702におけるデータ選択回路119にそれぞれ入力する。

このように、初段のデータ選択回路119Aに対してパラレルデータのビットずれ量に対応した回数のパルスをHOLD信号105Aとして入力して、ビットシフト信号106Aを後段の各データ選択回路119に入力することで、パラレルデータの整列に必要な情報が後段にも伝達され、パラレルデータの整列に必要なデータ選択が継続的に行われるため、最終的なパラレルデータ751〜770のデータ整列を実現することができる。

クロック分周回路６へは、第１のシリアルパラレル変換回路701と第２のシリアルパラレル変換回路702における各１対２シリアルパラレル変換回路118から出力される２分周クロック120のどちらか一方を入力すれば足りる。図８の場合は、第２のシリアルパラレル変換回路702から出力した２分周クロック120を２分周クロック120Bとしてクロック分周回路６へ接続している。

同様に、第１のシリアルパラレル変換回路701と第２のシリアルパラレル変換回路702における各データ選択回路119から出力されるビットシフト信号106のどちらか一方をクロック分周回路６へ入力すれば足りる。図８の場合は、第２のシリアルパラレル変換回路702から出力したビットシフト信号106をビットシフト信号106Bとしてクロック分周回路６へ接続している。クロック分周回路６から出力される５分周クロック103Aは、実施例１の場合と同様に、第１のシリアルパラレル変換回路701と第２のシリアルパラレル変換回路702それぞれにおける１対５シリアルパラレル変換回路115，116へ接続されると同時に同期パターン検出回路107Aに入力される。

同期パターン検出回路107Aでは、第１のシリアルパラレル変換回路701から出力されたパラレルデータ711〜715，721〜725と、第２のシリアルパラレル変換回路702から出力されたパラレルデータ731〜735，741〜745を用いて、同期パターンの検出を行うと同時に出力データ751〜780を出力する。同期パターン検出回路107Aの動作は、実施例１における場合とデータビット数は異なるが基本的な動作は同じである。

同期パターン検出回路107Aでは、パラレルデータ信号711〜715を出力データ751、755、759、763、767に、パラレルデータ信号721〜725を出力データ753、757、761、765、769に、パラレルデータ信号731〜735を出力データ752、756、760、764、768に、パラレルデータ信号741〜745を出力データ754、758、762、766、770にそれぞれ接続している。また、出力クロック771には分周クロック103Aがそのまま出力される。同期パターン検出回路107Aから出力されたHOLD信号105Aは、先頭のデータ選択回路119Aに入力する。本実施例では出力データが20ビットであるため、HOLD信号105Aは最大19回出力されてデータの整列が行われる。

この実施例は、パラレルシリアル変換回路（701と702）を２個並列に配置したが、前段に１対２シリアルパラレル回路とデータ選択回路を追加して縦続接続することでパラレル変換回路を４個、８個、１６個・・・と並列配置することが可能である。例えば、パラレル変換回路を４個並列配置するのであれば、図８における１対２シリアルパラレル回路118Aとデータ選択回路119Aを一式追加すればよく、その場合、パラレル変換比は１対40となる。このようにしてパラレル変換比を容易に増加することが可能であり、特別な回路を必要とせず、設計済みの回路を多段に接続することにより、設計量を大幅に削減することができる。

次に、本発明の実施例３について図面を参照して詳細に説明する。図９は、実施例３によるデマルチプレクサ回路の全体構成を示すブロック図である。このデマルチプレクサ回路では、シリアルパラレル変換回路におけるデータシフト回路もそれぞれの位相が２分周クロック120の１クロック分だけシフトされた５相の５分周クロックで動作させるようにしている。このために、実施例１（図１）のデマルチプレクサ回路におけるシリアルパラレル変換回路115，116およびクロック分周回路６を、シリアルパラレル変換回路115A，116Aおよびクロック分周回路６Aに変更している。その他の構成要素には変更がない。

図１と図９を対比すれば明らかのように、図９ではクロック分周回路６Aは５つの５分周クロック81〜85を出力し、実施例１や実施例２における５分周クロック103,103Aに代わって、５分周クロック81〜85のうちの１つをリタイミング回路30と同期パターン検出回路107へ供給している。また、データシフト回路20Aには、実施例１や実施例２における２分周クロック120に代わって、５分周クロック81〜85を供給している。

図10にシリアルパラレル変換回路115A，116Aの具体的な構成例を示し、図11にクロック分周回路６Aの具体的な実現例を示す。図11を参照すると、クロック分周回路６Aは、実施例１における分周回路６（図４）にフリップフロップ（238と239）を追加した構成となっている。これにより、５つのフリップフロップフリップフロップ231，232，233，238，239のそれぞれから分周クロック81〜85を生成している。

分周クロック81〜85の周期は、２分周クロック120の周期の５倍である。また、それぞれ、２分周クロック120の１クロック分だけ位相がずれた５相クロックである。１対５シリアルパラレル変換回路115Aと116A内のデータシフト回路20Aの動作クロックとして、５相の５分周クロック81〜85を使用する。

図10を参照すると、データシフト回路20Aでは、データ113または114を全フリップフロップ（21A〜25A）のデータ入力端子に入力している。フリップフロップ21A〜25Aのクロック入力端子には、それぞれ５相の５分周クロック81〜85を用いるため、各フリップフロップ21A〜25Aでは、２分周クロック120の周期の５周期ごとにデータ113または114を取り込み、リタイミング回路30に対して取り込んだパラレルデータ51A〜55Aを送出する。リタイミング回路30には、クロック分周回路６Aで５分周された５分周クロック81〜85のうちのどれか１相の分周クロックを入力して一斉にリタイミングを行う。本実施例ではリタイミング用のクロックとして５分周クロック85を使用している。

この実施例３は、データシフト部20Aも低速な５分周クロックで動作するために、更なる低消費電力化、設計容易化が可能となる。

本発明の実施例１の構成を示すブロック図 実施例１におけるデータ選択回路119の具体的な構成を示すブロック図 実施例１における１対５シリアルパラレル変換回路115，116の具体的な構成を示すブロック図 実施例１におけるクロック分周回路６の具体的な構成を示すブロック図 実施例１におけるデマルチプレクサ回路の動作（ビットずれがない場合）を示すタイミングチャート 実施例１におけるクロック分周回路６の動作を示すタイミングチャート 実施例１におけるデマルチプレクサ回路の動作（ビットずれが１ビットある場合）を示すタイミングチャート 本発明の実施例２の構成を示すブロック図 本発明の実施例３の構成を示すブロック図 実施例３における１対５シリアルパラレル変換回路115A，116Aの具体的な構成を示すブロック 実施例３におけるクロック分周回路６Aの具体的な構成を示すブロック図 特許文献１に開示されたデマルチプレクサ回路の構成を示すブロック図 特許文献２に開示されたデマルチプレクサ回路の構成を示すブロック図

符号の説明

１ 入力データ
２ 入力クロック
６、６A クロック分周回路
20、20A データシフト回路
21〜25、21A〜25A フリップフロップ
30 リタイミング回路
31〜35、231〜239 フリップフロップ
51〜55、51A〜55A データ
103、103A、81〜85 ５分周クロック
101、701、702 シリアルパラレル変換回路
104、771 出力クロック
105、105A HOLD信号
106、106A、106B ビットシフト信号
107、107A 同期パターン検出回路
111〜114、111A〜114A データ
115、116、115A、116A １対５シリアルパラレル変換回路
118、118A １対２シリアルパラレル変換回路
119、119A データ選択回路
120、120A、120B ２分周クロック
161〜165、261〜265 データ
171〜180、751〜770 出力データ
200 立ち上がり検出回路
221〜222、224〜226 データ
401〜404 フリップフロップ
405 インバータ素子
406 ビットシフト制御部
409〜410 セレクタ回路
711〜715、721〜725 データ
731〜735、741〜745 データ

Claims (8)

1. 入力クロックに同期して入力するシリアルデータを受け、直並列変換して並列経路に出力すると共に、前記入力クロックを並列数に応じて分周した第１分周クロックを出力する第１の直並列変換回路と、
   前記並列経路にシリアルに転送される各データを第２分周クロックに同期してパラレルデータに変換する第２の直並列変換回路と、
   前記パラレルデータを前記第２分周クロックに同期して出力すると共に、前記パラレルデータの同期パターンに対するビットずれ量を検出して、そのビットずれ量に対応した回数のパルスをHOLD信号として出力する同期パターン検出回路と、
   前記第１の直並列変換回路と前記第２の直並列変換回路との間にあって、前記HOLD信号が入力されると、そのパルス回数に対応して、前記第１の直並列変換回路から出力されるデータをいずれの並列経路に導くかを選択し、また前記パルス回数に対応したビットシフト信号を出力するデータ選択回路と、
   前記第１分周クロックを分周すると共に、前記ビットシフト信号に応答してタイミング制御した前記第２分周クロックを出力するクロック分周回路とを備えたデマルチプレクサ回路。
2. 前記第１の直並列変換回路と前記データ選択回路のセットを多段に縦続接続して、前記第２の直並列変換回路は最終段におけるデータ選択回路から出力されるデータをパラレル変換することと、
   前記同期パターン検出回路は前記HOLD信号を第１段における前記データ選択回路のみに供給することと、
   最終段を除く段における前記データ選択回路は前記ビットシフト信号を次段におけるデータ選択回路に供給することと、
   最終段を除く段における前記第１の直並列変換回路は前記第１分周クロックを次段における第１の直並列変換回路に供給することと、
   前記クロック分周回路は最終段における第１の直並列変換回路の内の１つから前記第１分周クロックの供給を受け、また最終段におけるデータ選択回路の内の１つから前記ビットシフト信号の供給を受けることを特徴とする請求項１記載のデマルチプレクサ回路。
3. 前記各セットは同構成の回路であることを特徴とする請求項２記載のデマルチプレクサ回路。
4. 前記第２の直並列変換回路は、
   当該並列経路におけるシリアルなデータを前記第１分周クロックに同期してシフトしてパラレルに出力するデータシフト回路と、
   前記データシフト回路からのデータを前記第２分周クロックに同期して出力するリタイミング回路とで構成されることを特徴とする請求項１ないし請求項３のいずれかに記載のデマルチプレクサ回路。
5. 前記第２の直並列変換回路は、
   当該並列経路におけるシリアルなデータを前記第１分周クロックの１クロック分だけ、それぞれ位相がシフトされた第２分周クロックに同期してシフトしてパラレルに出力するデータシフト回路と、
   前記データシフト回路からのデータを前記第２分周クロックの内の１つに同期して出力するリタイミング回路とで構成され、前記同期パターン検出回路には前記リタイミング回路に供給される第２分周クロックが供給されることを特徴とする請求項１ないし請求項３のいずれかに記載のデマルチプレクサ回路。
6. 前記並列経路は２つであることを特徴とする請求項１ないし請求項５のいずれかに記載のデマルチプレクサ回路。
7. 前記データ選択回路は、前記HOLD信号の入力の都度に“０”と“１”を反転する前記ビットシフト信号を出力し、また該ビットシフト信号が“０”のときは前記第１の直並列変換回路の出力をそのまま、“１”のときは前記第１の直並列変換回路の出力を入れ換え、かつ一方の出力を前記第１の分周クロックの１クロック分だけ遅らせて、それぞれ前記第２の直並列変換回路へ出力することを特徴とする請求項６に記載のデマルチプレクサ回路。
8. 前記クロック分周回路は、前記ビットシフト信号の立ち上がり回数１回につき、前記第２の分周クロックの分周タイミングを前記第１の分周クロックの周期単位で遅らせることにより前記タイミング制御を行うことを特徴とする請求項１ないし請求項７のいずれかに記載のデマルチプレクサ回路。

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