JPH0691514B2 - ビツト列一致判定回路 - Google Patents
ビツト列一致判定回路Info
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- JPH0691514B2 JPH0691514B2 JP62007815A JP781587A JPH0691514B2 JP H0691514 B2 JPH0691514 B2 JP H0691514B2 JP 62007815 A JP62007815 A JP 62007815A JP 781587 A JP781587 A JP 781587A JP H0691514 B2 JPH0691514 B2 JP H0691514B2
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- pulse
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- Synchronisation In Digital Transmission Systems (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はビット列一致判定回路に関し、特に伝送ビット
誤りのような小さい確率のビット誤りを含む２列のビッ
ト列をビットごとに比較して得たビット一致判定信号に
基づいてビット列が同じであるかどうか判定するビット
列一致判定回路に関する。
誤りのような小さい確率のビット誤りを含む２列のビッ
ト列をビットごとに比較して得たビット一致判定信号に
基づいてビット列が同じであるかどうか判定するビット
列一致判定回路に関する。
かかるビット列一致判定回路はデータを扱う電子装置に
おいてしばしば必要になる。予備回線をもつディジタル
マイクロ波通信システムの回線切替に用いる場合を例に
して、従来のビット列一致判定回路について説明する。
おいてしばしば必要になる。予備回線をもつディジタル
マイクロ波通信システムの回線切替に用いる場合を例に
して、従来のビット列一致判定回路について説明する。
ディジタルマイクロ波通信システムの現用回路と予備回
線とで並列伝送された二つのデータ（それぞれデータA,
Bとする）は、現用回線と予備回線との間の伝搬遅延差
等のためにビット位相が必ずしも一致しない。しかも、
伝搬遅延差は時間的に変動するので、データA,B間のビ
ット位相ずれも時間的に変動する。ビット位相が一致し
ていない状態で現用回線と予備回線とを回線切替する
と、切替時にビット誤りが発生する。このビット誤りの
発生を避けるため、ビット位相検出回路でデータA,Bの
ビット位相が一致しているかいないか判定し、一致して
いなければ相対ビット位相を強制的にずらせて一致さ
せ、その後に回線切替を行う。
線とで並列伝送された二つのデータ（それぞれデータA,
Bとする）は、現用回線と予備回線との間の伝搬遅延差
等のためにビット位相が必ずしも一致しない。しかも、
伝搬遅延差は時間的に変動するので、データA,B間のビ
ット位相ずれも時間的に変動する。ビット位相が一致し
ていない状態で現用回線と予備回線とを回線切替する
と、切替時にビット誤りが発生する。このビット誤りの
発生を避けるため、ビット位相検出回路でデータA,Bの
ビット位相が一致しているかいないか判定し、一致して
いなければ相対ビット位相を強制的にずらせて一致さ
せ、その後に回線切替を行う。
第２図は、ビット位相検出回路の第１の例を示すブロッ
ク図である。
ク図である。
第２図に示すビット位相検出回路は、データA,Bを入力
しビット一致判定信号Ｃを出力する排他的論理和回路
（以下EX-ORという）１と、ビット一致判定信号Ｃを入
力する従来のビット列一致判定回路２とを具備して構成
されている。
しビット一致判定信号Ｃを出力する排他的論理和回路
（以下EX-ORという）１と、ビット一致判定信号Ｃを入
力する従来のビット列一致判定回路２とを具備して構成
されている。
EX-OR1は、２入力が一致していれば“0"を、一致してい
なければ“1"を出力するから、データA,Bをビットごと
に比較して一致，不一致の判定結果を出力するビット比
較回路として動作する。
なければ“1"を出力するから、データA,Bをビットごと
に比較して一致，不一致の判定結果を出力するビット比
較回路として動作する。
データA,Bのビット位相が一致しており、しかも伝送ビ
ット誤りがなければ、ビット一致判定信号Ｃは“0"の連
続になる。しかし、伝送ビット誤りのために“1"になる
こともある。データA,Bのビット位相が一致していなけ
れば、通常は大きい確率でビット一致判定信号Ｃが“1"
になる。
ット誤りがなければ、ビット一致判定信号Ｃは“0"の連
続になる。しかし、伝送ビット誤りのために“1"になる
こともある。データA,Bのビット位相が一致していなけ
れば、通常は大きい確率でビット一致判定信号Ｃが“1"
になる。
ビット列一致判定回路２は、ビット一致判定信号Ｃが
“0"になる回数および“1"になる回数をそれぞれ所定の
期間ごとに計数し、これらの計数値に基づきデータA,B
の一致，不一致を判定する。この判定結果を出力の判定
出力とする。
“0"になる回数および“1"になる回数をそれぞれ所定の
期間ごとに計数し、これらの計数値に基づきデータA,B
の一致，不一致を判定する。この判定結果を出力の判定
出力とする。
ところが、データA,Bが軽負荷であり、ビットの変化成
分がほとんどない場合、ビット位相が一致していなくて
もビット一致判定信号Ｃが“1"になる確率は小さくな
る。例えば、データA,Bが2928ビット長の１フレームに
一つの“1"のフレーム同期ビットを含み、それ以外のビ
ットがすべて（伝送ビット誤りを除き）“0"になったと
仮定すると、データA,Bのビット位相が一致していない
とき、ビット一致判定信号Ｃが“1"になる確率は2/2928
≒７×10-4という小さい値になる。この場合にデータA,
Bの伝送ビット誤り率が７×10-4程度になると、ビット
一致判定信号Ｃが“1"になったのかビット位相の不一致
によるものか伝送ビット誤りによるものか区別できない
から、第２図に示すビット位相検出回路は頻繁に誤動作
する。
分がほとんどない場合、ビット位相が一致していなくて
もビット一致判定信号Ｃが“1"になる確率は小さくな
る。例えば、データA,Bが2928ビット長の１フレームに
一つの“1"のフレーム同期ビットを含み、それ以外のビ
ットがすべて（伝送ビット誤りを除き）“0"になったと
仮定すると、データA,Bのビット位相が一致していない
とき、ビット一致判定信号Ｃが“1"になる確率は2/2928
≒７×10-4という小さい値になる。この場合にデータA,
Bの伝送ビット誤り率が７×10-4程度になると、ビット
一致判定信号Ｃが“1"になったのかビット位相の不一致
によるものか伝送ビット誤りによるものか区別できない
から、第２図に示すビット位相検出回路は頻繁に誤動作
する。
第３図は、より大きい伝送ビット誤り率においても誤動
作しないで使えるように提案された第２の例のビット位
相検出回路を示すブロック図である。
作しないで使えるように提案された第２の例のビット位
相検出回路を示すブロック図である。
第３図に示すビット位相検出回路は、それぞれデータA,
Bを入力しビット列A1〜A16,B1〜B16を出力する２個の直
列変換部３と、それぞれビット列AiおよびBi（ｉは１〜
16の整数）を入力しビット一致判定信号Ciを出力する16
個のEX-OR1と、それぞれビット一致判定信号Ciを入力し
ビット列一致判定信号Diを出力する16個のビット列一致
判定回路２と、ビット列一致判定信号D1〜D16を入力す
る論理和回路（以下ORという）４とを具備して構成され
ている。
Bを入力しビット列A1〜A16,B1〜B16を出力する２個の直
列変換部３と、それぞれビット列AiおよびBi（ｉは１〜
16の整数）を入力しビット一致判定信号Ciを出力する16
個のEX-OR1と、それぞれビット一致判定信号Ciを入力し
ビット列一致判定信号Diを出力する16個のビット列一致
判定回路２と、ビット列一致判定信号D1〜D16を入力す
る論理和回路（以下ORという）４とを具備して構成され
ている。
直列並列変換部３は、それぞれデータA,Bを16分周して1
6列のビット列A1〜A16,B1〜B16に変換する。この変換に
よって、ビット列A1〜A16,B1〜B16の１タイムスロット
はデータA,Bの１タイムスロットの16倍の長さになり、
データA,Bが１フレーム周期内に2928ビットを含むとし
てビット列A1〜A16,B1〜B16は同じ１フレーム周期内に2
928/16＝183ビットを含む。２個の直列並列変換部３
は、データA,Bの同じタイムスロットのビットをビット
列A1〜A16,B1〜B16の同じ順番の列の同じタイムスロッ
トに配置するように、互に同期して分周する。
6列のビット列A1〜A16,B1〜B16に変換する。この変換に
よって、ビット列A1〜A16,B1〜B16の１タイムスロット
はデータA,Bの１タイムスロットの16倍の長さになり、
データA,Bが１フレーム周期内に2928ビットを含むとし
てビット列A1〜A16,B1〜B16は同じ１フレーム周期内に2
928/16＝183ビットを含む。２個の直列並列変換部３
は、データA,Bの同じタイムスロットのビットをビット
列A1〜A16,B1〜B16の同じ順番の列の同じタイムスロッ
トに配置するように、互に同期して分周する。
それぞれのEX-OR1は、ビット列A1〜A16とビット列B1〜B
16との同じ順番の列同士をビットごとに比較して、ビッ
ト一致判定信号C1〜C16を出力する。データA,Bのビット
位相が一致していればビット列A1〜A16とビット列B1〜B
16とは、伝送ビット誤りを除き、同じ順番の列同士ビッ
ト位相まで一致するので、ビット一致判定信号C1〜C16
は、伝送ビット誤りを除き、すべて“0"の連続になる。
データA,Bのビット位相が一致していなければ、ビット
列A1〜A16とビット列B1〜B16との同じ順番の列同士は一
致しないから、ビット一致判定信号C1〜C16に“1"が発
生する。
16との同じ順番の列同士をビットごとに比較して、ビッ
ト一致判定信号C1〜C16を出力する。データA,Bのビット
位相が一致していればビット列A1〜A16とビット列B1〜B
16とは、伝送ビット誤りを除き、同じ順番の列同士ビッ
ト位相まで一致するので、ビット一致判定信号C1〜C16
は、伝送ビット誤りを除き、すべて“0"の連続になる。
データA,Bのビット位相が一致していなければ、ビット
列A1〜A16とビット列B1〜B16との同じ順番の列同士は一
致しないから、ビット一致判定信号C1〜C16に“1"が発
生する。
それぞれのビット列一致判定回路２は、ビット一致判定
信号C1〜C16に基づきビット列A1〜A16とビット列B1〜B
16との同じ順番の列同士の一致，不一致を判定し、一致
しているとき“0"、一致していないとき“1"になるビッ
ト列一致判定信号D1〜D16を出力する。
信号C1〜C16に基づきビット列A1〜A16とビット列B1〜B
16との同じ順番の列同士の一致，不一致を判定し、一致
しているとき“0"、一致していないとき“1"になるビッ
ト列一致判定信号D1〜D16を出力する。
データA,Bのビット位相が一致していればビット列一致
判定信号D1〜D16がすべて“0"になるから、OR4の出力信
号である判定出力は“0"になる。ビット位相が一致して
いなければビット列一致判定信号D1〜D16の少くとも二
つが“1"になるから、判定出力は“1"になる。
判定信号D1〜D16がすべて“0"になるから、OR4の出力信
号である判定出力は“0"になる。ビット位相が一致して
いなければビット列一致判定信号D1〜D16の少くとも二
つが“1"になるから、判定出力は“1"になる。
第３図に示すビット位相検出回路は、16個のビット列一
致判定信号D1〜D16によってデータA,Bのビット位相の一
致，不一致を判定しており、判定のための情報が第２図
に示すビット位相検出回路と比較して相対的に多いの
で、より確かに判定できる。
致判定信号D1〜D16によってデータA,Bのビット位相の一
致，不一致を判定しており、判定のための情報が第２図
に示すビット位相検出回路と比較して相対的に多いの
で、より確かに判定できる。
さて、データA,Bの各ビットが１フレーム周期内の一つ
の“1"のフレーム同期ビットを除きすべて（伝送ビット
誤りを除き）“0"になったとすると、ビット列A1〜A16,
B1〜B16のうちそれぞれ１列にのみ１フレーム周期内に
１ビット“1"が現われ、その他のビットはすべて“0"に
なる。この場合、データA,Bのビット位相が一致してい
なければ、ビット列A1〜A16とビット列B1〜B16とは２組
の同じ順番の列同士でのみ不一致となり、ビット列一致
判定信号D1〜D16のうち二つが“1"になる。この場合、
フレーム同期ビットを含むビット列に“1"が現われる確
率は1/183≒5.5×10-3となるから、データA,Bの伝送ビ
ット誤り率が5.5×10-3程度になると第３図に示すビッ
ト位相検出回路は頻繁に誤動作するようになる。
の“1"のフレーム同期ビットを除きすべて（伝送ビット
誤りを除き）“0"になったとすると、ビット列A1〜A16,
B1〜B16のうちそれぞれ１列にのみ１フレーム周期内に
１ビット“1"が現われ、その他のビットはすべて“0"に
なる。この場合、データA,Bのビット位相が一致してい
なければ、ビット列A1〜A16とビット列B1〜B16とは２組
の同じ順番の列同士でのみ不一致となり、ビット列一致
判定信号D1〜D16のうち二つが“1"になる。この場合、
フレーム同期ビットを含むビット列に“1"が現われる確
率は1/183≒5.5×10-3となるから、データA,Bの伝送ビ
ット誤り率が5.5×10-3程度になると第３図に示すビッ
ト位相検出回路は頻繁に誤動作するようになる。
以上説明したように、第２図に示すビット位相検出回路
が７×10-4程度の伝送ビット誤り率で頻繁に誤動作する
ようになるのに対し、第３図に示すビット位相検出回路
は5.5×10-3程度の伝送ビット誤り率で頻繁に誤動作す
るようになるから、より大きい伝送ビット誤り率におい
ても誤動作しないで使える。
が７×10-4程度の伝送ビット誤り率で頻繁に誤動作する
ようになるのに対し、第３図に示すビット位相検出回路
は5.5×10-3程度の伝送ビット誤り率で頻繁に誤動作す
るようになるから、より大きい伝送ビット誤り率におい
ても誤動作しないで使える。
第４図は、従来のビット列一致判定回路２の一例を示す
ブロック図である。
ブロック図である。
第４図に示す従来例は、ビット一致判定信号Ciを入力す
る否定回路（以下NOTという）11と、ビット一致判定信
号Ciを入力しパルスP1を出力する第1NOカウンタ12と、N
OT11の出力信号を入力しパルスP2を出力する第1YESカウ
ンタ13と、否定積回路（以下NANDという）16,17とを備
えて構成されている。NAND16はパルスP1とNAND17の出力
信号とを入力しビット列一致判定信号Diを出力する。NA
ND17はパルスP2とNAND16の出力信号とを入力する。
る否定回路（以下NOTという）11と、ビット一致判定信
号Ciを入力しパルスP1を出力する第1NOカウンタ12と、N
OT11の出力信号を入力しパルスP2を出力する第1YESカウ
ンタ13と、否定積回路（以下NANDという）16,17とを備
えて構成されている。NAND16はパルスP1とNAND17の出力
信号とを入力しビット列一致判定信号Diを出力する。NA
ND17はパルスP2とNAND16の出力信号とを入力する。
第４図に示す従来例の動作について、第３図に示すビッ
ト位相検出回路に使用されるものとして以下説明する。
ト位相検出回路に使用されるものとして以下説明する。
第1NOカウンタ12はデータA,Bの５フレーム同期ごと（ビ
ット列Ai,Biの183×５ビットごと）にビット一致判定信
号Ciが“1"になる（ビット列Ai,Biのタイムスロット長
を単位としての）回数を計数し、計数値が４に達すると
負のパルスP1を出力する。第1YESカウンタ13はビット列
A1〜A16,B1〜B16の16ビットごとにNOT11の出力信号が
“1"になる（ビット一致判定信号Ciが“0"になる）回数
を計数し、計数値が12に達すると負のパルスP2を出力す
る。
ット列Ai,Biの183×５ビットごと）にビット一致判定信
号Ciが“1"になる（ビット列Ai,Biのタイムスロット長
を単位としての）回数を計数し、計数値が４に達すると
負のパルスP1を出力する。第1YESカウンタ13はビット列
A1〜A16,B1〜B16の16ビットごとにNOT11の出力信号が
“1"になる（ビット一致判定信号Ciが“0"になる）回数
を計数し、計数値が12に達すると負のパルスP2を出力す
る。
NAND16,17は、パルスP1でセットされパルスP2でリセッ
トされるR-S型フリップフロップとして相互結線されて
いるから、ビット列一致判定信号Diは、パルスP1が入力
すると“1"、パルスP2が入力すると“0"になる。
トされるR-S型フリップフロップとして相互結線されて
いるから、ビット列一致判定信号Diは、パルスP1が入力
すると“1"、パルスP2が入力すると“0"になる。
ビット列Ai,Biの伝送ビット誤りが無視できる場合、ビ
ット列Ai,Biが一致していればビット一致判定信号Ciは
すべて“0"になるからパルスP1は発生せず、パルスP2が
発生してビット列一致判定信号Diは“0"になる。ビット
列Ai,Biが一致していず、ビット一致判定信号Ciが１フ
レーム周期内に少くとも１回“1"になれば５フレーム周
期ごとにパルスP1が発生するので、ビット列一致判定信
号Diは“1"になる。ビット列Ai,Biが一致していなくと
もパルスP2が発生することもあるから、パルスP2が発生
すると、次のパルスP1が発生するまでビット列一致判定
信号Diは“0"になる。
ット列Ai,Biが一致していればビット一致判定信号Ciは
すべて“0"になるからパルスP1は発生せず、パルスP2が
発生してビット列一致判定信号Diは“0"になる。ビット
列Ai,Biが一致していず、ビット一致判定信号Ciが１フ
レーム周期内に少くとも１回“1"になれば５フレーム周
期ごとにパルスP1が発生するので、ビット列一致判定信
号Diは“1"になる。ビット列Ai,Biが一致していなくと
もパルスP2が発生することもあるから、パルスP2が発生
すると、次のパルスP1が発生するまでビット列一致判定
信号Diは“0"になる。
以上説明したように、第４図に示す従来例は、１フレー
ムに１回でもビット一致判定信号が“1"になればビット
列Ai,Biの不一致を検出できる。したがって、伝送ビッ
ト誤りによって１フレームに１回程度ビット一致判定信
号Ciが誤って出力されるようになると誤動作する。誤動
作の確率は伝送ビット誤り率の減少と共に小さくなるが
急激には小さくならないので、小さな誤動作確率が必要
な場合、１フレームに１回伝送ビット誤りが発生する伝
送ビット誤り率（３×10-4程度）より十分小さい伝送ビ
ット誤り率でしか使用できない。
ムに１回でもビット一致判定信号が“1"になればビット
列Ai,Biの不一致を検出できる。したがって、伝送ビッ
ト誤りによって１フレームに１回程度ビット一致判定信
号Ciが誤って出力されるようになると誤動作する。誤動
作の確率は伝送ビット誤り率の減少と共に小さくなるが
急激には小さくならないので、小さな誤動作確率が必要
な場合、１フレームに１回伝送ビット誤りが発生する伝
送ビット誤り率（３×10-4程度）より十分小さい伝送ビ
ット誤り率でしか使用できない。
以上説明したように従来のビット列一致判定回路は、ビ
ット一致判定信号の確率的な誤りによって誤動作する確
率がビット一致判定信号の誤り率の減少によって急激に
は小さくならないので、ビット一致判定信号の誤り率が
ごく小さくないと使えないという欠点がある。
ット一致判定信号の確率的な誤りによって誤動作する確
率がビット一致判定信号の誤り率の減少によって急激に
は小さくならないので、ビット一致判定信号の誤り率が
ごく小さくないと使えないという欠点がある。
本発明の目的は、ビット一致判定信号の誤り率の減少に
よって誤動作の確率が急激に小さくなるビット列一致判
定回路を提供することにある。
よって誤動作の確率が急激に小さくなるビット列一致判
定回路を提供することにある。
本発明のビット列一致判定回路は、２列のビット列をビ
ットごとに比較して一致しているかいないかを判定する
ビット比較手段の判定結果が不一致を示す回数を第１の
期間ごとに計数して計数値が第１のしきい値に達すると
第１のパルスを出力する第１の計数手段と、前記判定結
果が一致を示す回数を前記第１の期間より短い第２の期
間ごとに計数して計数値が第２のしきい値に達すると第
２のパルスを出力する第２の計数手段と、前記第１のパ
ルスを前記第１の期間の２倍以上である第３の期間ごと
に計数して計数値が第３のしきい値に達すると第３のパ
ルスを出力する第３の計数手段と、前記第２のパルスを
計数して計数値が前記第２のパルスの前記第１の期間に
おいて可能な最大発生数より大きい第４のしきい値に達
すると第４のパルスを出力し前記第１のパルスでクリア
される第４の計数手段と、前記第３のパルスが入力する
と２つの状態のうち第１の状態をとり前記第４のパルス
が入力すると前記２つの状態のうち第２の状態をとる２
値の一致判定信号を出力する論理回路手段とを備えて構
成される。
ットごとに比較して一致しているかいないかを判定する
ビット比較手段の判定結果が不一致を示す回数を第１の
期間ごとに計数して計数値が第１のしきい値に達すると
第１のパルスを出力する第１の計数手段と、前記判定結
果が一致を示す回数を前記第１の期間より短い第２の期
間ごとに計数して計数値が第２のしきい値に達すると第
２のパルスを出力する第２の計数手段と、前記第１のパ
ルスを前記第１の期間の２倍以上である第３の期間ごと
に計数して計数値が第３のしきい値に達すると第３のパ
ルスを出力する第３の計数手段と、前記第２のパルスを
計数して計数値が前記第２のパルスの前記第１の期間に
おいて可能な最大発生数より大きい第４のしきい値に達
すると第４のパルスを出力し前記第１のパルスでクリア
される第４の計数手段と、前記第３のパルスが入力する
と２つの状態のうち第１の状態をとり前記第４のパルス
が入力すると前記２つの状態のうち第２の状態をとる２
値の一致判定信号を出力する論理回路手段とを備えて構
成される。
以下実施例を示す図面を参照して本発明について詳細に
説明する。
説明する。
第１図は、本発明のビット列一致判定回路の一実施例を
示すブロック図である。
示すブロック図である。
第１図に示す実施例は、第４図に示す従来例に第2NOカ
ウンタ14と第2YESカウンタ15とを付加して構成されてい
る。第2NOカウンタ14は、パルスP1を入力し、パルスP3
をNAND16へ出力する。第2YESカウンタ15は、パルスP1,P
2を入力し、パルスP4をNAND17へ出力する。
ウンタ14と第2YESカウンタ15とを付加して構成されてい
る。第2NOカウンタ14は、パルスP1を入力し、パルスP3
をNAND16へ出力する。第2YESカウンタ15は、パルスP1,P
2を入力し、パルスP4をNAND17へ出力する。
第４図に示す従来例の説明で用いたのと同じ使用条件、
すなわち、ビット一致判定信号Ciを得た２列のビット列
は183ビットで１フレームを構成し、ビット列同士が一
致していなければビット一致判定信号Ciが１フレーム周
期内に少くとも１回は“1"になるという使用条件のもと
で、第１図に示す実施例の動作について説明する。
すなわち、ビット一致判定信号Ciを得た２列のビット列
は183ビットで１フレームを構成し、ビット列同士が一
致していなければビット一致判定信号Ciが１フレーム周
期内に少くとも１回は“1"になるという使用条件のもと
で、第１図に示す実施例の動作について説明する。
第2NOカウンタ14は、５×16フレーム周期ごとにパルスP
1が入力する回数を計数し、計数値が14に達すると負の
パルスP3を出力する。第2YESカウンタ15は、パルスP2が
入力する回数を計数し、計数値が92に達すると負のパル
スP4を発生し、また、パルスP1が入力するとクリアされ
る（計数値が０になる）。既に述べたように、第1NOカ
ウンタ12の計数期間が５フレームであり、この計数期間
におけるパルスP2の可能な最大発生数は５×183/16＜58
である。第2YESカウンタ15の計数しきい値を58より大き
い92に設定している。
1が入力する回数を計数し、計数値が14に達すると負の
パルスP3を出力する。第2YESカウンタ15は、パルスP2が
入力する回数を計数し、計数値が92に達すると負のパル
スP4を発生し、また、パルスP1が入力するとクリアされ
る（計数値が０になる）。既に述べたように、第1NOカ
ウンタ12の計数期間が５フレームであり、この計数期間
におけるパルスP2の可能な最大発生数は５×183/16＜58
である。第2YESカウンタ15の計数しきい値を58より大き
い92に設定している。
ビット一致判定信号Ciの確率的な誤りが無視できる場
合、ビット一致判定信号Ciを得たビット列同士が一致し
ていれば、パルスP1は発生せず、その結果、パルスP3も
発生しない。一方、16ビットごとにパルスP2が発生し、
16×92ビット（約８フレーム）ごとにパルスP4が発生す
るので、ビット列一致判定信号Diは“0"になり、“1"に
なることはない。ビット列同志が一致していないと、５
フレームごとにパルスP1が発生し、５×16フレームには
発生回数が16になるからパルスP3が発生し、ビット列一
致判定信号Diは“1"になる。一方、パルスP1の発生によ
り第2YESカウンタ15がクリアされ、パルスP1が次に発生
するまでに発生するパルスP2の最大数は58以下と92より
小さいのでパルスP4は発生しない。したがって、ビット
列同志が一致していなければビット列一致判定信号Diは
“1"を保持し続ける。
合、ビット一致判定信号Ciを得たビット列同士が一致し
ていれば、パルスP1は発生せず、その結果、パルスP3も
発生しない。一方、16ビットごとにパルスP2が発生し、
16×92ビット（約８フレーム）ごとにパルスP4が発生す
るので、ビット列一致判定信号Diは“0"になり、“1"に
なることはない。ビット列同志が一致していないと、５
フレームごとにパルスP1が発生し、５×16フレームには
発生回数が16になるからパルスP3が発生し、ビット列一
致判定信号Diは“1"になる。一方、パルスP1の発生によ
り第2YESカウンタ15がクリアされ、パルスP1が次に発生
するまでに発生するパルスP2の最大数は58以下と92より
小さいのでパルスP4は発生しない。したがって、ビット
列同志が一致していなければビット列一致判定信号Diは
“1"を保持し続ける。
ビット一致判定信号Ciの誤り率が5.5×10-3程度になる
と、ビット列同志が一致していてもパルスP1が発生す
る。しかし、パルスP1の誤った発生によってパルスP3が
発生する確率は小さく、しかも、パルスP1の誤発生の確
率が小さくなるとパルスP3の誤発生の確率は急激に小さ
くなる。したがって、ビット一致判定信号Ciの誤り率が
5.5×10-3よりわずかに小さくなれば、パルスP3の誤発
生の確率はきわめて小さくなり、ビット列一致判定信号
Diが誤って“1"になる確率もきわめて小さくなる。
と、ビット列同志が一致していてもパルスP1が発生す
る。しかし、パルスP1の誤った発生によってパルスP3が
発生する確率は小さく、しかも、パルスP1の誤発生の確
率が小さくなるとパルスP3の誤発生の確率は急激に小さ
くなる。したがって、ビット一致判定信号Ciの誤り率が
5.5×10-3よりわずかに小さくなれば、パルスP3の誤発
生の確率はきわめて小さくなり、ビット列一致判定信号
Diが誤って“1"になる確率もきわめて小さくなる。
以上説明したように第１図に示す実施例は、ビット列同
志が一致していないときビット一致判定信号Ciが１フレ
ーム（183ビット）中１回しか“1"にならないような軽
負荷なビット列でも不一致を検出でき、しかも、ビット
一致判定信号Ciの誤り率が5.5×10-3にごく接近するま
では、一致を誤って不一致と判定する確率はきわめて小
さい。
志が一致していないときビット一致判定信号Ciが１フレ
ーム（183ビット）中１回しか“1"にならないような軽
負荷なビット列でも不一致を検出でき、しかも、ビット
一致判定信号Ciの誤り率が5.5×10-3にごく接近するま
では、一致を誤って不一致と判定する確率はきわめて小
さい。
第１図に示す実施例を第３図に示すビット位相検出回路
に用いれば、データA,Bの伝送ビット誤り率が5.5×10-3
程度に劣化するまで、きわめて正確にビット位相の一
致，不一致を判定できる。
に用いれば、データA,Bの伝送ビット誤り率が5.5×10-3
程度に劣化するまで、きわめて正確にビット位相の一
致，不一致を判定できる。
なお、第１図に示す実施例において、パルスP2が発生す
ると第1YESカウンタがクリアされて、次の計測をすぐ始
めるようにすることもできる。このようにすれば判定時
間を短縮できる。このときも、第1NOカウンタ12の計数
期間（５×183ビット）におけるパルスP2の最大発生数
（５×183/12＜77）が第2YESカウンタ15の計数しきい値
（92）より小さいことが必要である。更に、パルスP4に
よって第2NOカウンタをクリアするようにもできる。こ
うすれば、ビット列同志が一致から不一致に変ったとき
第2NOカウンタが必ず０から計数を始めるので、パルスP
3の確かさが向上する。
ると第1YESカウンタがクリアされて、次の計測をすぐ始
めるようにすることもできる。このようにすれば判定時
間を短縮できる。このときも、第1NOカウンタ12の計数
期間（５×183ビット）におけるパルスP2の最大発生数
（５×183/12＜77）が第2YESカウンタ15の計数しきい値
（92）より小さいことが必要である。更に、パルスP4に
よって第2NOカウンタをクリアするようにもできる。こ
うすれば、ビット列同志が一致から不一致に変ったとき
第2NOカウンタが必ず０から計数を始めるので、パルスP
3の確かさが向上する。
以上説明したように本発明のビット列一致判定回路は、
第３の計数手段（第2NOカウンタ）によって第１のパル
ス（パルスP1）の発生頻度を判定することにより、ビッ
ト比較手段の判定結果の誤り率が減少すると誤動作の確
率が急激に小さくなるようにしているので、ビット比較
手段の判定結果の誤り率が劣化しても頻繁に誤動作を始
めるまでは、ビット列の一致，不一致をきわめて正確に
判定できるという効果があり、また、第１のパルスによ
り第４のパルス（パルスP4）の発生を禁止しているの
で、ビット列が一致していないとき、一致を示す判定結
果を全然ださないという効果もある。
第３の計数手段（第2NOカウンタ）によって第１のパル
ス（パルスP1）の発生頻度を判定することにより、ビッ
ト比較手段の判定結果の誤り率が減少すると誤動作の確
率が急激に小さくなるようにしているので、ビット比較
手段の判定結果の誤り率が劣化しても頻繁に誤動作を始
めるまでは、ビット列の一致，不一致をきわめて正確に
判定できるという効果があり、また、第１のパルスによ
り第４のパルス（パルスP4）の発生を禁止しているの
で、ビット列が一致していないとき、一致を示す判定結
果を全然ださないという効果もある。
第１図は、本発明のビット列一致判定回路の一実施例を
示すブロック図、 第２図，第３図は、ビット列一致判定回路の応用例であ
るビット位相検出回路の第1,第２の例を示すブロック
図、 第４図は、従来のビット列一致判定回路の一例を示すブ
ロック図である。 11……NOT（否定回路）、12……第1NOカウンタ、13……
第1YESカウンタ、14……第2NOカウンタ、15……第2YES
カウンタ、16,17……NAND（否定積回路）。
示すブロック図、 第２図，第３図は、ビット列一致判定回路の応用例であ
るビット位相検出回路の第1,第２の例を示すブロック
図、 第４図は、従来のビット列一致判定回路の一例を示すブ
ロック図である。 11……NOT（否定回路）、12……第1NOカウンタ、13……
第1YESカウンタ、14……第2NOカウンタ、15……第2YES
カウンタ、16,17……NAND（否定積回路）。
Claims (1)
- 【請求項１】２列のビット列をビットごとに比較して一
致しているかいないかを判定するビット比較手段の判定
結果が不一致を示す回数を第１の期間ごとに計数して計
数値が第１のしきい値に達すると第１のパルスを出力す
る第１の計数手段と、 前記判定結果が一致を示す回数を前記第１の期間より短
い第２の期間ごとに計数して計数値が第２のしきい値に
達すると第２のパルスを出力する第２の計数手段と、 前記第１のパルスを前記第１の期間の２倍以上である第
３の期間ごとに計数して計数値が第３のしきい値に達す
ると第３のパルスを出力する第３の計数手段と、 前記第２のパルスを計数して計数値が前記第２のパルス
の前記第１の期間において可能な最大発生数より大きい
第４のしきい値に達すると第４のパルスを出力し前記第
１のパルスでクリアされる第４の計数手段と、 前記第３のパルスが入力すると２つの状態のうち第１の
状態をとり前記第４のパルスが入力すると前記２つの状
態のうち第２の状態をとる２値の一致判定信号を出力す
る論理回路手段と を備えたことを特徴とするビット列一致判定回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007815A JPH0691514B2 (ja) | 1987-01-14 | 1987-01-14 | ビツト列一致判定回路 |
| EP87308350A EP0265080B1 (en) | 1986-09-25 | 1987-09-21 | Device for detecting bit phase difference |
| DE8787308350T DE3774832D1 (de) | 1986-09-25 | 1987-09-21 | Einrichtung zur ermittlung der bit-phasendifferenz. |
| US07/099,540 US4797625A (en) | 1986-09-25 | 1987-09-22 | Device for detecting bit phase difference |
| CA000547563A CA1270301A (en) | 1986-09-25 | 1987-09-23 | Device for detecting bit phase difference |
| CN87107585A CN1010538B (zh) | 1986-09-25 | 1987-09-24 | 检测位相差的装置 |
| AU78921/87A AU586403B2 (en) | 1986-09-25 | 1987-09-24 | Device for detecting bit phase difference |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007815A JPH0691514B2 (ja) | 1987-01-14 | 1987-01-14 | ビツト列一致判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63175545A JPS63175545A (ja) | 1988-07-19 |
| JPH0691514B2 true JPH0691514B2 (ja) | 1994-11-14 |
Family
ID=11676090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62007815A Expired - Fee Related JPH0691514B2 (ja) | 1986-09-25 | 1987-01-14 | ビツト列一致判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691514B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0284822A (ja) * | 1988-08-31 | 1990-03-26 | Railway Technical Res Inst | ビットデータ比較判定装置の周波数安定方法および装置 |
-
1987
- 1987-01-14 JP JP62007815A patent/JPH0691514B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63175545A (ja) | 1988-07-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |