JP2619939B2 - 同期パターン検出回路 - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 例えばサイクリックディジタル伝送方式においてデー
タ通信に先立って送られてくる同期パターンを検出する
ようにした同期パターン検出回路に関し、 同期パターン誤検出の防止を目的とし、 受信データの各ビットの論理状態に関する状態変化を検
出する状態変化検出手段と、状態変化を検出した後の受
信データの安定状態のビット数を計数するビット数計数
手段と、ビット数計数手段の所定の計数値に対応する受
信データの論理状態を判定するビット判定手段と、ビッ
ト数計数手段による計数結果及びビット判定手段による
判定結果に応じて受信データの中の同期パターンを検出
する同期検出手段とを備えるように構成する。

〔産業上の利用分野〕

本発明は、例えばサイクリックディジタル伝送方式に
おいてデータ通信に先立って送られてくる同期パターン
を検出するようにした同期パターン検出回路に関するも
のである。

〔従来の技術〕

遠隔地に設置された端末の各種情報をセンタ等に設置
されたコンピュータにより自動的に収集する遠隔監視シ
ステムにおけるデータ通信は、一般にはサイクリックデ
ィジタル伝送方式が用いられている。このサイクリック
ディジタル伝送方式においては、複数の監視データのそ
れぞれを、遠隔地から所定の周期（例えば数秒）でサイ
クリックに伝送する。

また、このサイクリックディジタル伝送方式において
は、データの転送に先立って所定の同期パターン“100
・・・001"（“0"は22個連続）を送信し、この同期パタ
ーンを検出した後にデータの受信を行なう。例えば、監
視局とセンタとが回線によって接続されている場合、先
ず監視局によって複数の監視データを収集し、同期パタ
ーンに続けてこれら複数の監視データを送信する。セン
タでは、この同期パターンを検出した後、順次監視デー
タを取り込むことになる。

〔発明が解決しようとする課題〕

ところで、上述したサイクリックディジタル伝送方式
にあっては、同期パターンを検出する際に、状態変化後
の22ビットの安定状態（つまり状態遷移のない状態）及
びビットデータ“1"を検出したときに同期パターンと認
識していたため、23ビット以上のビット“1"が連続した
ときに同期パターンを誤検出するという問題点があっ
た。

伝送データはビット“1"あるいはビット“0"の組み合
わせから成っており、通常23ビット以上の同一ビットの
連続状態はないものとして、上述した同期パターンが決
定されていた。ところが、特定のデータパターンにおい
て23ビット以上の“1"が連続する場合が生じ、同期パタ
ーンの誤検出が発生することになる。

第４図に、同期パターンの誤検出を生じる場合の転送
データの一例を示す。サイクリックディジタル伝送方式
の伝送データの単位となる各ワードは、初送と連送とで
構成されており、初送の各ビットデータを反転したもの
が連送である。図において、「WA」はワードアドレス
を、「Ｐ」はパリティをそれぞれ示している。図に示す
ように、ワードアドレス“E"のワードの連送の下位２ビ
ット以上が“1"で、かつパリティが“1"であり、ワード
アドレス“F"のワードの初送の各ビットが“1"である場
合に、23ビット以上の“1"の連続状態が生じることにな
り、同期パターンの誤検出が起こる。

本発明は、このような点にかんがみて創作されたもの
であり、同期パターンの誤検出を防止するようにした同
期パターン検出回路を提供することを目的としている。

〔課題を解決するための手段〕

第１図は、本発明の同期パターン検出回路の原理ブロ
ック図である。

図において、状態変化検出手段111は、受信データの
各ビットの論理状態に関する状態変化を検出する。

ビット数計数手段121は、状態変化を検出した後の受
信データの安定状態のビット数を計数する。

ビット判定手段131は、ビット数計数手段121の所定の
計数値に対応する受信データの論理状態を判定する。

同期検出手段141は、ビット数計数手段121による計数
結果及びビット判定手段131による判定結果に応じて受
信データの中の同期パターンを検出する。

従って、全体として、状態変化後の安定状態のビット
数とこのときの論理状態とに応じて同期パターンの検出
を行なうように構成されている。

〔作 用〕

状態変化検出手段111において受信データの各ビット
の論理状態に関する状態変化が検出されると、ビット数
計数手段121による受信データの安定状態のビット数の
計数が開始される。このビット数計数手段121による計
数値はビット判定手段131に導入され、ビット判定手段1
31はこの計数値が所定の値になったときに、受信データ
の論理状態の判定を行なう。

同期検出手段141には、ビット数計数手段121による計
数結果とビット判定手段131による判定結果とが導入さ
れており、これらの結果によって状態変化後の所定ビッ
ト数の安定状態とこのときの論理状態とを知ることによ
り、受信データの中の同期パターンが検出される。

本発明にあっては、状態変化後の安定状態のビット数
とこのときの論理状態とに応じて同期パターンの検出を
行なうことにより、同期パターンの誤検出を防止するこ
とが可能になる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に
説明する。

第２図は、本発明の一実施例における同期パターン検
出回路の構成を示す。

I.実施例と第１図との対応関係 ここで、本発明の実施例と第１図との対応関係を示し
ておく。

状態変化検出手段111は、変化検出部211に相当する。

ビット数計数手段121は、同期検出カウンタ221,アン
ドゲート253に相当する。

ビット判定手段131は、アンドゲート251,D型フリップ
フロップ（Ｄ−FF）271に相当する。

同期検出手段141は、アンドゲート253,オアゲート26
3,D−FF275,ビットカウンタ241に相当する。

以上のような対応関係があるものとして、以下本発明
の実施例について説明する。

II.実施例の構成 第２図に示した同期パターン検出回路は、例えば回線
を介して送られてくる監視データを収集するセンタ等
（図示せず）におけるデータの受信部に設けられてい
る。

図において、実施例の同期パターン検出回路は、受信
データの状態変化（“1"から“0"あるいは“0"から“1"
への変化）を検出する変化検出部211と、同期パターン
を検出するために受信データのビット数を計数する同期
検出カウンタ221と、受信データの各ビットに同期した
クロック信号を生成するビット同期カウンタ231と、同
期がとられた後の受信データのビット数を計数するビッ
トカウンタ241と、４つのアンドゲート251,253,255,257
と、２つのオアゲート261,263と、３つのＤ−FF271,27
3,275とを備えている。

回線を介した受信データが変化検出部211,アンドゲー
ト251の一方の入力端（反転入力）及びアンドゲート253
の一方の入力端に共に入力される。変化検出部211の出
力端は、アンドゲート255の一方の入力端と同期検出カ
ウンタ221のリセット端子Ｒに共に接続されており、ア
ンドゲート255の出力端はビット同期カウンタ231のリセ
ット端子Ｒに接続されている。

また、同期検出カウンタ221の出力端子CO（キャリー
アウト端子）はアンドゲート251の他方の入力端に接続
されており、アンドゲート251の出力端はＤ−FF271を介
してＤ−FF273のクロック端子，オアゲート261の一方の
入力端及びアンドゲート253の他方の入力端に共に接続
されている。Ｄ−FF273の入力端子Ｄには固定データ
“1"が入力されており、出力端子Ｑはオアゲート261の
他方の入力端（反転入力）に接続されている。オアゲー
ト261の出力端はアンドゲート255の他方の入力端に接続
されている。

更に、アンドゲート253の出力端はオアゲート263の一
方の入力端と、Ｄ−FF275のクロック端子に共に接続さ
れており、オアゲート263の出力端はビットカウンタ241
のリセット端子Ｒに接続されている。Ｄ−FF275の入力
端子Ｄには固定データ“1"が入力されており、出力端子
Ｑはオアゲート263の他方の入力端（反転入力）に接続
されている。

アンドゲート257の一方の入力端には電源投入時に出
力されるリセット信号が供給されており、他方の入力端
には制御装置等（この同期パターン検出回路を制御する
装置あるいはデータ処理を行なう処理装置等）からのリ
セット信号が供給される。アンドゲート257の出力端は
Ｄ−FF271,273,275の各リセット端子Ｒ（負論理）に接
続されている。

III.実施例の動作 次に上述した本発明実施例の動作を説明する。

第３図に、実施例の動作タイミングを示す。図におい
て、「クロック信号」はビット同期カウンタ231で生成
される信号を、「信号Ａ」は同期検出カウンタ221の出
力端子COから出力される信号を、「信号Ｂ」はアンドゲ
ート251から出力される信号を、「信号Ｃ」はＤ−FF271
から出力される信号を、「信号Ｄ」はアンドゲート253
から出力される信号をそれぞれ示している。

いま、受信データとして同期パターンが入力された状
態にあるものとする。また、同期検出カウンタ221にお
ける計数歩進動作及びＤ−FF271におけるラッチ動作
は、ビット同期カウンタ231で生成されるクロック信号
の立ち下がりに同期して行なわれるものとする。また、
同期検出カウンタ221において計数値が「21」に達した
ときに出力端子COから論理“1"を出力するものとする。

以下、第２図，第３図を参照する。

回線を介して同期パターン“100・・・001"が送られ
てくると、変化検出部211は、ビットデータの“1"から
“0"への状態変化を検出し、この検出動作に応じた検出
パルスを同期検出カウンタ221のリセット端子Ｒ及びア
ンドゲート255に供給する。

このアンドゲート255の他方端にはオアゲート261の出
力“1"（Ｄ−FF273の出力が“0"であり、この出力“0"
を反転した論理“1"が出力となる）が供給されており、
変化検出部211から出力された検出パルスはアンドゲー
ト255を介してビット同期カウンタ231に供給される。ビ
ット同期カウンタ231は、このアンドゲート255の出力に
応じてリセットされ、以後受信データの各ビットに同期
したクロック信号を生成して出力する。

また、変化検出部211は、このビット同期カウンタ231
で生成されるクロック信号の立ち下がりに同期した計数
動作を行ない、計数値が「21」になったときに出力“1"
をアンドゲート251の一方の入力端に供給する。アンド
ゲート251の他方の入力端には受信データが反転入力さ
れているため、この受信データの21ビット及び22ビット
が“0"であるときにアンドゲート251の出力“1"をその
まま出力する。

このアンドゲート251の出力“1"は次のクロック信号
の立ち下がりに同期してＤ−FF271にラッチされ、更に
このＤ−FF271の出力“1"はアンドゲート253の一方の入
力端に供給される。アンドゲート253の他方の入力端に
は受信データが入力されており、この受信データの23ビ
ット目が“1"であるときに、アンドゲート253から論理
“1"が出力される。

Ｄ−FF275ではアンドゲート253の出力の立ち上がりに
同期して固定データ“1"を取り込み、このＤ−FF275の
出力“1"はオアゲート253に反転入力されるため、アン
ドゲート253の出力“1"はオアゲート263を介してビット
カウンタ241のリセット端子Ｒに供給される。以後ビッ
トカウンタ241では同期パターン以降の受信データ（24
ビット目以降）の計数動作を行なう。

尚、Ｄ−FF273ではＤ−FF271の出力の立ち上がりに同
期して固定データ“1"を取り込み、このＤ−FF273の出
力“1"はオアゲート261に反転入力される。以後、オア
ゲート261からは論理“0"が出力されるので変化検出部2
1からアンドゲート255に供給される状態変化の検出パル
スはマスクされることになり、ビット同期カウンタ231
におけるクロック信号の生成動作がリセットされること
はない。

データの受信が終了すると、制御装置等からのリセッ
ト信号によりＤ−FF271,273,275がリセットされ、受信
データに基づいて上述した同期パターンの検出動作が繰
り返される。

IV.実施例のまとめ このように、変化検出部211によって受信データの状
態変化（“1"から“0"への変化）を検出すると、ビット
同期カウンタ231によるクロック信号の生成動作及びこ
のクロック信号に同期した同期検出カウンタ221による
計数動作を開始する。同期検出カウンタ221は21ビット
目に対応して論理“1"を出力し、この状態で22ビット目
が“0"であり23ビット目が“1"であるときにアンドゲー
ト253からは論理“1"が出力される。このアンドゲート2
53の出力“1"に応じてビットカウンタ241がリセットさ
れ、以後ビットカウンタ241は受信データの各ビットの
計数動作を開始する。

従って、連続した22ビットの論理状態“0"と、23ビッ
ト目の論理状態“1"とにより同期パターンの検出を行な
うことにより、同期パターンの誤検出を防止することが
可能になる。

V.発明の変形態様 なお、上述した本発明の実施例にあっては“100・・
・001"を同期パターンとしたが、特定の連続した論理状
態を同期パターンとするものであれば本発明を適用する
ことができる。例えば論理“1"が複数ビット分連続する
場合でもよい。

また、「I.実施例と第１図との対応関係」において、
本発明と実施例との対応関係を説明しておいたが、これ
に限られることはなく、本発明には各種の変形態様があ
ることは当業者であれば容易に推考できるであろう。

〔発明の効果〕

上述したように、本発明によれば、状態変化後の安定
状態のビット数とこのときの論理状態とに応じて同期パ
ターンの検出を行なうことにより、同期パターンの誤検
出を防止することができるので、実用的には極めて有用
である。

【図面の簡単な説明】

第１図は本発明の同期パターン検出回路の原理ブロック
図、 第２図は本発明の一実施例による同期パターン検出回路
の構成図、 第３図は実施例の動作タイミング図、 第４図は同期パターン誤検出の説明図である。 図において、 111は状態変化検出手段、 121はビット数計数手段、 131はビット判定手段、 141は同期検出手段、 211は変化検出部、 221は同期検出カウンタ、 231はビット同期カウンタ、 241はビットカウンタ、 251,253,255,257はアンドゲート、 261,263はオアゲート、 271,273,275はＤ−FFである。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】受信データの各ビットの論理状態に関する
   状態変化を検出する状態変化検出手段（111）と、 前記状態変化を検出した後の受信データの安定状態のビ
   ット数を計数するビット数計数手段（121）と、 前記ビット数計数手段（121）の所定の計数値に対応す
   る前記受信データの論理状態を判定するビット判定手段
   （131）と、 前記ビット数計数手段（121）による計数結果及び前記
   ビット判定手段（131）による判定結果に応じて前記受
   信データの中の同期パターンを検出する同期検出手段
   （141）と、 を備えるように構成したことを特徴とする同期パターン
   検出回路。