JPH0690176A

JPH0690176A - ２進１０進変換回路

Info

Publication number: JPH0690176A
Application number: JP23948292A
Authority: JP
Inventors: Takeshi Amamiya; 毅雨宮
Original assignee: NEC Computertechno Ltd
Current assignee: NEC Computertechno Ltd
Priority date: 1992-09-08
Filing date: 1992-09-08
Publication date: 1994-03-29

Abstract

(57)【要約】【目的】入力となる２進データ中の上位ビットに符号ビ
ットと同じビットが連続して存在する場合、そのビット
を１０進数の零に変換する無駄な動作を省く。【構成】２進データを入力して１０進数への変換を行う
２進１０進変換回路において、変換の中間結果を保持す
る中間レジスタ４と、被乗数データを選択する被乗数選
択回路１と、入力となる２進データ０００の上位桁から
連続する符号ビットの桁数を検出する乗数制御回路８
と、乗数制御回路８の出力する桁数８００及び２進デー
タ００の符号とにより乗数を発生する乗数発生回路２
と、被乗数選択回路１から出力される被乗数１００と乗
数発生回路２から出力される乗数２００との掛け算を行
い、その出力を中間レジスタ４に格納する乗算回路３
と、中間レジスタ４の上位ビット４００により索引され
る変換テーブル５と、変換テーブル５の出力５００を格
納する１０進データレジスタ６と、１０進データレジス
タ６の出力６００をシフトする１０進数シフト回路７
と、１０進データへの変換回数を制御し、変換処理の終
了を検出する変換終了指示回路９を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置における
２進１０進変換回路に関する。

【０００２】

【従来の技術】従来の２進１０進変換回路は、図３に示
すように、変換の中間結果を保持する中間レジスタ４
と、変換の対象となる２進データと中間レジスタ４の下
位データのいずれかを選択し、被乗数データを出力する
被乗数選択回路１と、乗数を出力する乗数発生回路２
と、被乗数選択回路１から出力される被乗数と乗数発生
回路２から出力される乗数との掛け算を行い、その結果
を中間レジスタ４へ送る乗算回路３と、中間レジスタ４
の上位ビットを入力し、１０進データを索引する変換テ
ーブル５と、変換テーブル５の出力を格納する１０進デ
ータレジスタ６と、１０進データレジスタ６に１０進変
換データを格納するときに、１０進データレジスタ６の
出力をシフトし、その出力を再び１０進データレジスタ
６の上位に格納する１０進数シフト回路７を有してい
る。

【０００３】被乗数選択回路１は、変換処理の最初で
は、変換の対象となる２進データ０００を選択し、また
変換処理の途中では中間レジスタ４の下位データを選択
する。乗数発生回路２は、変換処理の最初では変換の対
象なる２進データ０００の符号によりある定数を、また
変換処理の途中では別の定数を出力する。

【０００４】次に、この従来の２進１０進変換回路によ
る１０進数への変換処理の動作について、具体例を用い
て説明する。データの条件を次のように定める。

【０００５】変換される２進データのビット数・・・・・１６ビット１回の変換処理で変換される１０進桁数・・１０進２桁まず第１のクロックサイクルでは、被乗数選択回路１は
２進データ０００を出力し、乗数発生回路２では変換処
理の最初の乗算の乗数となる定数（２進データ０００が
正の時は１０^-4、負の時は−１０^-4を２進数表現したデ
ータ）との掛け算を行い、その結果を中間レジスタ４に
格納する。また、１０進データレジスタ６はオールクリ
アされる。

【０００６】第２のクロックサイクルでは、中間レジス
タ４の上位８ビットで変換テーブル５を索引し、１０進
データ２桁を得て１０進データレジスタ６に格納する。
また、被乗数選択回路１は、中間レジスタ４に格納され
たデータのうち、上位８ビットを除く下位ビットを選択
して出力し、乗数発生回路２は、変換処理の途中の乗算
の乗数となる定数（１０²を２進表現したデータ）を出
力する。乗算回路３は、被乗数選択回路１の出力と乗数
発生回路２の出力との掛け算を行い、その結果を中間レ
ジスタ４に格納する。

【０００７】第３のクロックサイクルでは、第２のクロ
ックサイクルと同様に、中間レジスタ４の上位８ビット
で変換テーブル５を索引し、１０進データ２桁を得て１
０進データレジスタ６に格納する。このとき、第２のク
ロックサイクルで変換された１０進データ２桁は、１０
進数シフト回路７により左２桁シフトされ１０進データ
レジスタ６に格納される。つまり、１０進データレジス
タ６には変換された４桁の１０進データが存在する。ま
た、乗算回路３では、第２のクロックサイクルと同様の
乗算を行い、その結果を中間レジスタ４に格納する。

【０００８】以下、第３のクロックサイクルと同様な１
０進変換処理が実行され、最終的に５桁の１０進変換さ
れたデータが１０進データレジスタ６に格納される。

【０００９】以下に、入力される２進データ０００が７
ＦＦＦ₁₆であるとして、動作を具体的に説明する。

【００１０】変換処理の最初の乗算の乗数となる定数は
０．０００６８ＤＢ８Ｃ₁₆、変換処理の途中の乗算は６
４₁₆である。

【００１１】第１クロックサイクルにおいては、乗算７
ＦＦＦ₁₆＊０．０００６８ＤＢ８Ｃ₁₆によって、中間レ
ジスタ４には、０３．４６Ｄ５Ｄ２４７４₁₆が入力す
る。１０進データレジスタ６の内容は００００００であ
る。

【００１２】第２クロックサイクルにおいては、中間レ
ジスタ４の上位ビットは０３₁₆、変換テーブル５から出
力される１０進データは０３₁₀である。従って、１０進
データレジスタ６の内容も０００００３である。

【００１３】乗算回路３における乗算０．４６Ｄ５Ｄ２
４７４₁₆＊６４によって、中間レジスタ４には、１Ｂ．
ＡＢ８６２３Ｄ５０₁₆が入力する。

【００１４】第３クロックサイクルにおいては、中間レ
ジスタ４の上位４ビットは、１Ｂ₁₆変換テーブル５から
出力される１０進データは２７₁₀である。従って、１０
進データレジスタ６の内容は、０００３２７である。

【００１５】乗算回路３における乗算０．ＡＢ８６２３
Ｄ５０₁₆＊６４₁₆によって、中間レジスタ４には、４
３．００６５ＦＦ３４０₁6が入力する。

【００１６】第４クロックサイクルにおいては、中間レ
ジスタ４の上位４ビットは４３₁₆、変換テーブル５から
出力される１０進データは６７₁₀である。従って、１０
進データレジスタ６の内容は０３２７６７となる。

【００１７】

【発明が解決しようとする課題】上述した従来の２進１
０進変換回路では、入力となる２進データ中の上位ビッ
トに符号ビットと同じビットが連続して存在しても、そ
のビットを通常の１０進変換処理で１０進数の零に変換
していたため変換処理に無駄があるので、１０進変換処
理が効率的に行われない。

【００１８】また、変換後の１０進データ中の途中の桁
に零の桁が存在する様な２進データに対しても、通常の
１０進変換処理で１０進数の零に変換していたため変換
処理に無駄があるので、１０進変換処理が効率的に行わ
れないという欠点がある。

【００１９】

【課題を解決するための手段】第１の本発明の２進１０
進変換回路は、変換の中間結果を保持する中間レジスタ
と、被乗数データを選択する被乗数選択回路と、入力と
なる２進データの上位桁から連続する符号ビットの桁数
を検出する乗数制御回路と、乗数制御回路の出力する桁
数及び２進データの符号とにより乗数を発生する乗数発
生回路と、被乗数選択回路から出力される被乗数と乗数
発生回路から出力される乗数との掛け算を行い、その出
力を中間レジスタに格納する乗算回路と、中間レジスタ
の上位ビットにより索引される変換テーブルと、変換テ
ーブルの出力を格納する１０進データレジスタと、１０
進データレジスタの出力をシフトする１０進数シフト回
路と、１０進データへの変換回数を制御し、変換処理の
終了を検出する変換終了指示回路を有する。

【００２０】第２の本発明の２進１０進変換回路は、変
換の中間結果を保持する中間レジスタと、被乗数データ
を選択する被乗数選択回路と、被乗数選択回路から出力
されるデータに対し乗算を行い、その出力を中間レジス
タに格納する乗算回路と、中間レジスタの上位ビットに
より索引される変換テーブルと、変換テーブルの出力を
格納する１０進データレジスタと、１０進データレジス
タの出力をシフトする１０進数シフト回路と、途中の変
換処理のときは中間レジスタに格納されるデータの下位
データの上位桁から連続して存在する零の桁数を検出
し、最後の変換処理のときにはその桁数を零桁として出
力する乗数制御回路と、乗数制御回路の出力する桁数及
び２進データの符号により乗数を発生する乗数発生回路
と、１０進データへの変換回数を制御し変換処理の終了
を検出し、さらに乗数制御回路に対し変換処理の最後の
乗算であることを通知する変換終了指示回路と、乗数制
御回路の出力する連続して存在する零の桁数の信号を格
納し、１０進数シフト回路のシフト量を制御するシフト
量制御フリップフロップを有する。

【００２１】

【実施例】次に本発明について、図面を参照して説明す
る。

【００２２】図１は、第１の本発明の一実施例について
のブロック図である。

【００２３】同図において本２進１０進変換回路は、変
換の中間結果を保持する中間レジスタ４と、入力となる
１６ビットの２進データ０００と中間レジスタ４の下位
ビット４０１のいずれかを選択し、被乗数１００として
出力する被乗数選択回路１と、２進データ０００の上位
桁から連続する符号ビットの桁数を検出する乗数制御回
路８と、乗数制御回路８が出力する信号８００及び２進
データ０００の符号を入力し、乗数２００を発生する乗
数発生回路２と、被乗数選択回路１から出力される被乗
数１００と乗数発生回路２から出力される乗数２００と
の掛け算を行い、その出力３００を中間レジスタ４に格
納する乗算回路３と、中間レジスタ４の上位ビット４０
０により索引され、２桁の１０進データ５００を出力す
る変換テーブル５と、１０進データ５００を格納する１
０進データレジスタ６と、１０進データレジスタ６に１
０進データ５００を格納するときに、１０進データレジ
スタ６の出力６００をシフトしたもの（出力７００）を
再び１０進データレジスタ６の上位に格納する１０進数
シフト回路７と、乗数制御回路８が出力する信号８００
により１０進データへの変換回数を制御し、変換処理の
終了を検出する変換終了指示回路９を有している。

【００２４】つぎに、各回路の動作について説明する。

【００２５】被乗数選択回路１は、変換処理の当初で
は、変換の対象となる２進データ０００を選択し、また
変換処理の途中及び最後では中間レジスタ４の下位ビッ
ト４０１を選択する。乗数制御回路８は、被乗数選択回
路１が２進データ０００を選択したとき、その２進デー
タ０００の上位ビットから連続する符号ビットのビット
数を検出し、連続する符号ビットのビット数が３ビット
以上なら‘１’を、２ビット以下なら‘０’を出力し、
被乗数選択回路１が中間レジスタ４の下位ビット４０１
を選択したときは‘０’を出力する。

【００２６】乗数発生回路２は、被乗数選択回路１が２
進データ０００を選択したとき、２進データ０００の符
号ビットが正のとき乗数制御回路８の出力８００が
‘０’なら定数Ａ（１０^-4を２進数表現したデータ）
を、‘１’なら定数Ｂ（１０^-2を２進数表現したデー
タ）を出力し、符号ビットが負のときはそのデータの２
の補数を出力し、また被乗数選択回路１が中間レジスタ
４の下位データ４０１を選択したときは定数Ｃ（１０²
を２進数表現したデーア）を出力する。変換テーブル５
は、中間レジスタ４の上位ビット４００に索引され、１
０進データ５００を出力する。

【００２７】１０進データレジスタ６は、変換テーブル
５から出力される１０進データ５００を下位に、１０進
数シフト回路７により１０進データレジスタ６の出力６
００を２桁左シフトした出力７００を上位に格納する。
変換終了指示回路９は、変換回数を管理しており、変換
処理の最初に変換回数カウンターに変換回数をセット
し、１０進データレジスタ６が変換テーブル５から出力
される１０進データ５００を格納する毎に１を減算し、
零になると変換処理の終了を出力信号９００により指示
する。本回路が上位ビットに符号ビットが連続する２進
データを入力した場合、変換回数の補正が必要である
が、変換終了指示回路９は、その補正必要の有無を乗数
制御回路８の出力８００により検知し、次のクロックサ
イクルで変換回数を補正を行う。

【００２８】つぎに、本発明の２進１０進変換回路のよ
る１０進数への変換処理の動作について説明する。

【００２９】第１のクロックサイクルでは、乗数制御回
路８では入力となる２進データ０００の上位ビットに連
続する符号ビットが３ビット以上なら‘１’を、２ビッ
ト以下なら‘０’を出力し、乗数発生回路２ではその乗
数制御回路８の出力８００と２進データ０００の符号ビ
ットにより定数を選択し出力する。一方、被乗数選択回
路１では入力となる２進データ０００を出力する。ま
た、乗算回路３では被乗数選択回路１の出力する被乗数
１００と乗数発生回路２の出力する乗数２００の掛け算
を実行し、その結果が中間レジスタ４の格納される。さ
らに、１０進データレジスタ６はオールクリアされ、変
換終了指示回路９の変換回数カウンターに変換回数がセ
ットされる。

【００３０】第２のクロックサイクルでは、中間レジス
タ４の上位ビット４００で変換テーブル５をを索引し、
１０進データ２桁をその出力５００から送出し、１０進
データレジスタ６の下位に格納する。１０進データレジ
スタ６に１０進データ５００が格納されたとき、変換終
了指示回路９の変換回数カウンターでは、第１のクロッ
クサイクルで検出された乗数制御回路８の出力８００が
‘０’のときは１が、‘１’のときは２が減算される。
また、被乗数選択回路１では、中間レジスタ４に格納さ
れたデータの下位データ４０１を出力し、乗数発生回路
２では、定数Ｃを出力する。乗算回路３では、被乗数選
択回路１の出力１００と乗数発生回路の出力２００とな
掛け算を行い、その結果を中間レジスタ４に格納する。
乗数制御回路８では、‘０’をその出力８００に送出す
る。

【００３１】第３のクロックサイクルでは、第２のクロ
ックサイクルと同様に、中間レジスタ４の上位ビット４
００で変換テーブル５を索引し、１０進データ２桁をそ
の出力５００から送出し、１０進データレジスタ６の下
位に格納する。第２のクロックサイクルで変換された１
０進データ２桁は、１０進数シフト回路７により左２桁
シフトされその出力７００から１０進データレジスタ６
の上位に格納される。また、乗算回路３では、第２のク
ロックサイクルと同様の乗算を行い、その結果を中間レ
ジスタ４に格納する。乗数制御回路８では、‘０’をそ
の出力８００に送出する。

【００３２】変換終了指示回路９の変換回路カウンター
では第２のクロックサイクルで検出された乗数制御回路
８の出力８００が‘０’なので１が減算される。第２の
クロックサイクルで変換終了指示回路９の変換回数カウ
ンターが２減算された場合には、このクロックサイクル
で変換回数カウンターが零になるので、２進１０進変換
処理はこの時点で終了する。

【００３３】第２のクロックサイクルで変換終了指示回
路９の変換回数カウンターが１減算された場合には、第
４のクロックサイクルの処理が実行される。第４のクロ
ックサイクルでも、第２のクロックサイクルと同様に、
中間レジスタ４の上位ビット４００で変換テーブル５を
索引し、１０進データ５００を送出し、１０進データレ
ジスタ６の下位に格納する。第２及び第３のクロックサ
イクルで変換された１０進データ４桁は、１０進数シフ
ト回路７により左２桁シフトされその出力７００から１
０進データレジスタ６の上位に格納される。このとき、
変換終了指示回路９の変換回数カウンターでは、第３の
クロックサイクルと同様に１が減算され、変換回数カウ
ンターが零になり２進１０進変換処理の終了をその出力
信号９００から指示する。

【００３４】さらに、乗数制御回路８を、入力となる２
進データ０００の上位ビットから連続する符号ビットの
ビット数を１〜２ビット、３〜９ビット、１０ビット以
上に分けて検出する回路にし、乗数発生回路を定数Ａ，
Ｂ，Ｃと定数Ａ，Ｂの２の補数のほか、定数Ｄ（１０^-6
を２進数表現したデータ）とその２の補数を発生する回
路にすると、上位ビットから連続する符号ビットのビッ
ト数が１０ビット以上の２進データを入力したときは、
さらに変換処理のクロック数が削減できる。

【００３５】以下、入力される２進データ０００が１Ｆ
ＦＦ₁₆であるとして、動作を具体的に説明する。

【００３６】変換処理の最初の乗算の乗数となる定数
は、２進データ０００の符号ビットが正で、かつ乗数制
御回路８の出力８００が０のときは、定数Ａ、すなわ
ち、０．０００６８ＤＢ８Ｃ₁6（１０^-4を２進数表現し
たデータ）となる。また、２進データ０００の符号ビッ
トが正で、かつ乗数制御回路８の出力８００が１のとき
は、定数Ｂ、すなわち、０．０２８Ｆ５Ｃ２Ｂ０₁₆（１
０^-2を２進数表現したデータ）となる。また、２進デー
タ０００の符号ビットが負で、かつ乗数制御回路８の出
力８００が０のときは、定数Ａの２の補数（−１０^-4を
２進数表現したデータ）となる。また、２進データ００
０の符号ビットが負で、かつ乗数制御回路８の出力８０
０が１のときは、定数Ｂの２の補数（−１０^-2を２進数
表現したデータ）となる。

【００３７】変換処理の途中の乗算の乗数となる定数
は、定数Ｃ６４₁₆（１０²を２進数表現したデータ）で
ある。

【００３８】第１クロックサイクルにおいては、被乗数
選択回路１は、１ＦＦＦ₁₆を出力し、乗数制御回路８
は、２進データ０００の上位ビットから連続する符号ビ
ットのビット数が３ビットなので‘１’を出力する。乗
数発生回路２は、２進データ０００の符号ビットが正、
かつ乗数制御回路８の出力８００が１なので定数Ｂを出
力する。変換終了指示回路９の変換回数カウンターには
変換回数の‘３’がセットされる。

【００３９】乗算回路３における乗算、１ＦＦＦ₁₆＊
０．０２８Ｆ５Ｃ２Ｂ０₁₆によって、中間レジスタ４に
は、５１．Ｅ８Ｆ６０３Ｄ５０₁₆が入力する。１０進デ
ータレジスタ６の内容は００００００である。

【００４０】第２クロックサイクルにおいては、中間レ
ジスタ４の上位ビット４００は５１₁₆、変換テーブル５
から出力される１０進データ５００は、８１₁₀である。
従って、１０進データレジスタ６の内容は００００８１
となる。

【００４１】被乗数選択回路１は、Ｅ８Ｆ６０３Ｄ５０
₁₆を出力し、乗数発生回路２は、定数Ｃを出力する。変
換終了指示回路９の変換回数カウンターでは、第１ステ
ップノ乗数制御回路８の出力８００が１なので‘２’が
減算されて‘１’がセットされる。乗数制御回路８で
は、‘０’を出力。

【００４２】乗算回路３における乗算、０．Ｅ８Ｆ６０
３Ｄ５０₁₆＊６４₁₆によって、中間レジスタ４には、５
Ｂ．００１９７Ｆ３４０₁₆が入力する。

【００４３】第３ステップにおいては、中間レジスタ４
の上位ビット４００は５Ｂ₁₆、変換テーブル５から出力
される１０進データ５００は９１₁₀である。従って、１
０進データレジスタ６の内容は００８１９１となる。変
換終了指示回路９の変換回数カウンターでは、第２ステ
ップの乗数制御回路８の出力８００が０なので１が減算
されて‘０’がセットされ、変換処理の終了を指示す
る。

【００４４】図２は、第２の本発明の一実施例について
のブロック図である。同図において本２進１０進変換回
路は、変換の中間結果を保持する中間レジスタ４と、入
力となる１６ビットの２進データ０００と中間レジスタ
４の下位ビット４０１のいずれかから選択し、被乗数１
００として出力する被乗数選択回路１と、被乗数選択回
路１から出力される被乗数１００に対し掛け算を行い、
その出力３００を中間レジスタ４に格納する乗算回路３
と、中間レジスタ４の上位ビット４００により索引され
る変換テーブル５と、変換テーブル５から１０進データ
５００を格納する１０進データレジスタ６と、１０進デ
ータレジスタ６に変換テーブル５が出力する２桁の１０
進データ５００を格納するときに、１０進データレジス
タ６の出力６００をシフトしたもの（出力７００）を再
び１０進データレジスタ６の上位に格納する１０進数シ
フト回路７と、中間レジスタ４の下位データ４０１の上
位桁から連続して存在する零の桁数を検出する乗数制御
回路８と、乗数制御回路８が出力する信号８００、及び
２進データ０００の符号により乗算回路３の乗数２００
を発生する乗数発生回路２と、乗数制御回路８が出力す
る信号８００により１０進データへの変換回数を制御
し、変換処理の終了指示を出力信号９００から出力し、
さらに乗数制御回路８に対し変換処理の最後の乗算であ
ることを出力信号９１０から通知する変換終了指示回路
９と、乗数制御回路８の出力する信号８００を格納し、
１０進数シフト回路７のシフト量を制御するシフト量制
御フリップフロップ１０を有している。

【００４５】つぎに、各回路の動作について説明する。

【００４６】被乗数選択回路１は、変換処理の当初では
変換の対象となる２進データ０００を選択し、また変換
処理の途中及び最後では中間レジスタ４の下位ビット４
０１を選択する。乗数制御回路８は、被乗数選択回路１
が２進データ０００を選択したときは‘０’を出力し、
中間レジスタ４の下位ビット４０１を選択したときは、
変換終了指示回路９を出力９１０から変換処理の最後の
乗算である指示があるまでは下位ビット４０１の上位ビ
ットから連続する零のビット数を検出し、そのビット数
が７ビット以上なら‘１’を、６ビット以下なら‘０’
を出力し、また変換処理の最後の乗算である指示かあっ
たときは‘０’をその出力８００とする。

【００４７】乗数発生回路２は、被乗数選択回路１が２
進データ０００を選択したときは、２進データ０００の
符号ビットが正のとき定数Ａ（１０^-4を２進数表現した
データ）を、符号ビットが負のときはそのデータの２の
補数を出力し、また中間レジスタ４の下位ビット４０１
を選択したときは、乗数制御回路８の出力８００が
‘０’のとき定数Ｂ（１０²を２進数表現したデータ）
を、‘１’のとき定数Ｃ（１０⁴を２進数表現したデー
タ）を出力する。変換テーブル５は、中間レジスタ４の
上位ビート４００により索引され、１０進データ５００
を出力する。

【００４８】１０進データレジスタ６は、変換テーブル
５から出力される１０進データ５００の下位に、１０進
数シフト回路７により１０進データレジスタ６を出力６
００を左シフトした出力７００を上位に格納する。

【００４９】変換終了指示回路９は、変換回数を管理し
ており、変換処理の最初に変換回数カウンターに変換回
数をセットし、１０進データレジスタ６が変換テーブル
５から出力される１０進データ５００を格納する毎に１
を減算し、零になると変換処理の終了を出力信号９００
から指示し、さらに変換回数カウンターの値が２になる
と乗算回路３で行われる乗算が変換処理の最後の乗算で
あることを指示するため出力信号９１０から‘１’を乗
数制御回路８へ送出する。また中間レジスタ４がその下
位ビット４０１の上位ビットに零が連続したデータを格
納した場合変換回数を補正する必要があるが、変換終了
指示回路９はその補正有り無しを乗数制御回路８の出力
８００により検知し、次のクロックサイクルで変換回数
の補正を行う。

【００５０】シフト量制御フリップフロップ１０は１０
進数シフト回路７のシフト量を制御し、その出力１１０
が‘０’のときは左２桁シフトし、‘１’のときは左４
桁シフトし、そのシフトインデータとして零がシフトイ
ンされる。

【００５１】つぎに、本発明の２進１０進変換回路によ
る１０進数への変換処理の動作について説明する。

【００５２】第１のクロックサイクルでは、被乗数選択
回路１では入力となる２進データ０００を出力し、乗数
発生回路２では２進データ０００の符号ビットにより定
数を選択し出力する。乗算回路３では被乗数選択回路１
の出力する被乗数１００と乗数発生回路２の出力する乗
数５００の掛け算を実行し、その結果が中間レジスタ４
に格納される。さらに、１０進データレジスタ６はオー
ルクリアされ、変換終了指示回路９の変換回数カウンタ
ーに変換回数がセットされる。また、乗数制御回路８
は、‘０’を出力する。

【００５３】第２のクロックサイクルでは、中間レジス
タ４の上位ビット４００で変換テーブル５を索引し、１
０進データ２桁をその出力５００から送出し、１０進デ
ータレジスタ６の下位に格納する。１０進データレジス
タ６に１０進データ５００が格納されたとき、変換終了
指示回路９の変換回数カウンターは第１のクロックサイ
クルで検出された乗数制御回路８の出力８００が‘０’
なので１減算される。また、乗数制御回路８は中間レジ
スタ４の下位ビット４０１の上位ビットから連続する零
のビット数を検出し、そのビット数が７ビット以上なら
‘１’を、６ビット以下なら‘０’をその出力信号８０
０から出力し、乗数発生回路２は乗数制御回路８の出力
８００により定数Ｂまたは定数Ｃのいづれかを選んで出
力する。

【００５４】一方、被乗数選択回路１では、中間レジス
タ４の下位ビット４０１を出力する。乗算回路３では、
被乗数選択回路１の出力１００と乗数発生回路２の出力
２００との掛け算を行い、その結果を中間レジスタ４に
格納する。シフト量制御フリップフロップ１０は、乗数
制御回路８の出力信号８００を格納する。

【００５５】第３のクロックサイクルでは、第２のクロ
ックサイクルと同様に、中間レジスタ４の上位ビット４
００で変換テーブル５を索引し、１０進データ２桁を１
０進データ５００から送出し、１０進データレジスタ６
の下位に格納する。第２のクロックサイクルで変換され
た１０進データ２桁は、１０進数シフト回路７によりシ
フト量制御フリップフロップ１０の出力信号１１０が
‘０’のときは左２桁、‘１’ときは左４桁シフトさ
れ、その出力７００から１０進データレジスタ６の上位
に格納される。

【００５６】また、乗算回路３では、第２のクロックサ
イクルと同様の乗算を行、いその結果を中間レジスタ４
に格納する。乗数制御回路８は、変換終了指示回路９の
出力９１０から変換処理の最後の乗算である指示を受け
取ると‘０’をその出力信号８００から送出し、シフト
量制御フリップフロップ１０は、乗数制御回路８の出力
信号８００を格納する。

【００５７】変換終了指示回路９の変換回数カウンター
では、第２のクロックサイクルで検出された乗数制御回
路８の出力８００が‘０’のときは１が、‘１’のとき
は２が減算される。変換回数カウンターが２減算された
場合には、このクロックサイクルで変換回数カウンター
が零になるので、２進１０進変換処理はこの時点で終了
する。

【００５８】第３のクロックサイクルで変換終了指示回
路９を変換回数カウンターが１減算された場合には、第
４のクロックサイクルの処理が実行される。第４のクロ
ックサイクルでも、第２のクロックサイクルと同様に、
中間レジスタ４の上位ビット４００で変換テーブル５を
索引し、１０進データ２桁をその出力５００から送出
し、１０進データレジスタ６の下位に格納する。

【００５９】第２及び第３のクロックサイクルで変換さ
れた１０進データ４桁は、１０進数シフト回路７により
シフト量制御フリップフロップ１０の出力信号１１０が
‘０’のときは左２桁、‘１’のときは左４桁シフトさ
れ、その出力７００から１０進データレジスタ６の上位
に格納される。このとき、変換終了指示回路９の変換回
数カウンターでは第３のクロックサイクルで検出された
乗数制御回路８の出力８００が‘０’なので１が減算さ
れ、変換回数カウンターが零になると変換処理の終了を
その出力９００から指示する。

【００６０】ビット数がさらに多い２進データを変換す
る回路においては、乗数制御回路８を、中間レジスタ４
の下位ビット４０１の上位ビットから連続する零のビッ
ト数を０〜６ビット、７〜１３ビット、１４ビット以上
に分けて検出する回路にし、乗数発生回路２を定数Ａ，
Ｂ，Ｃと定数Ａの２の補数のほか、定数Ｄ（１０⁶を２
進数表現したデータ）を発生する回路にし、さらに１０
進数シフト回路７を左２桁、４桁、６桁シフトする回路
にすると、変換後の１０進データの途中の桁に零の桁が
４桁以上連続して存在する様な２進データを入力したと
きは、よりさらに変換処理のクロック数が削減できる。

【００６１】以下、入力される２進データ０００が７５
４Ｂ₁₆であるとして、動作を具体的に説明する。

【００６２】変換処理の最初の乗算の乗数となる定数
は、２進データ０００の符号ビットが正のときは、定数
Ａ、すなわち０．０００６８ＤＢ８Ｃ₁₆（１０^-4を２進
数表現したデータ）となる。また、２進データ０００の
符号ビットが負のときは、定数Ａの２の補数（−１０^-4
を２進数表現したデータ）となる。

【００６３】変換処理の途中の乗算の乗数となる定数
は、乗数制御回路８の出力８００が‘０’のときは定数
Ｂ、すなわち６４₁₆（１０²を２進数表現したデータ）
となる。また、乗数制御回路８の出力８００が‘１’の
ときは、定数Ｃ、すなわち２７１０₁₆（１０⁴を２進数
表現したデータ）となる。

【００６４】第１クロックサイクルにおいては、被乗数
選択回路１は、７５４Ｂ₁₆を出力し、乗数制御回路８
は、‘０’を出力する。乗数発生回路２は、２進データ
０００の符号ビットが正なので定数Ａを出力。

【００６５】変換終了指示回路９の変換回数カウンター
には変換回数の‘３’がセットされる。乗算回路３にお
ける乗算、７５４Ｂ₁₆＊０．０００６８ＤＢ８Ｃ₁₆によ
って、中間レジスタ４には、３．００Ｂ０Ｆ４Ｅ０４₁₆
が入力する。レジスタ６の内容は００００００である。

【００６６】第２クロックサイクルにおいては、中間レ
ジスタ４の上位４ビット４００は３₁₆、変換テーブル５
から出力される１０進データ５００は３₁₀である。従っ
て、１０進データレジスタ６の内容は０００００３とな
る。

【００６７】被乗数選択回路１は、００Ｂ０Ｆ４Ｅ０４
₁₆を出力し、乗数制御回路８は、中間レジスタ４の下位
データ４０１の上位８ビットが零なので‘１’出力す
る。また、乗数発生回路２は、乗数制御回路８の出力８
００が‘１’なので定数Ｃを出力する。変換終了指示回
路９の変換回数カウンターは、第１ステップで検出した
乗数制御回路８の出力８００が‘０’なので‘１’が減
算されて‘２’がセットされる。

【００６８】乗算回路３における乗算０．００Ｂ０Ｆ４
Ｅ０４₁₆＊２７１０₁₆によって、中間レジスタ４には、
１Ｂ．００５Ｄ７７Ｃ４０₁₆が入力する。

【００６９】第３クロックサイクルにおいては、中間レ
ジスタ４の上位ビット４００は１Ｂ₁₆、変換テーブル５
から出力される１０進データ５００は２７₁₀である。従
って、１０進データレジスタ６の内容は０３００２７と
なる。

【００７０】変換終了指示回路９の変換回数カウンター
では、第２ステップで検出した乗数制御回路８の出力８
００が‘１’なので‘２’が減算されて‘０’がセット
され、変換処理の終了を指示する。

【００７１】

【発明の効果】以上説明したように第１の本発明は、入
力となる２進データ中の上位ビットに符号ビットと同じ
ビットが連続して存在するとき、そのビットを変換する
無駄な動作を省けるので１０進変換処理が効率的に行わ
れる。また、第２の本発明は、変換後の１０進データ中
の途中の桁に零の桁が存在する様な２進データを入力す
る場合、１０進数の零へ変換する無駄な動作を省けるの
で、１０進変換処理が効率的に行われる。

【図面の簡単な説明】

【図１】第１の本発明の一実施例のブロック図である。

【図２】第２の本発明の一実施例のブロック図である。

【図３】従来の一例のブロック図である。

【符号の説明】

１被乗数選択回路２乗数発生回路３乗算回路４中間レジスタ５変換テーブル６１０進データレジスタ７１０進数シフト回路８乗数制御回路９変換終了指示回路１０シフト量制御フリップフロップ

Claims

【特許請求の範囲】

【請求項１】２進データを入力して１０進数への変換
を行う２進１０進変換回路において、変換の中間結果を保持する中間レジスタと、入力となる２進データと前記中間レジスタの下位データ
のいずれかを選択し、被乗数データを出力する被乗数選
択回路と、前記入力となる２進データの上位桁から連続する符号ビ
ットの桁数を検出する乗数制御回路と、前記乗数制御回路の出力する符号ビット桁数及び前記入
力となる２進データの符号とにより、乗数を発生する乗
数発生回路と、前記被乗数選択回路から出力される被乗数と前記乗数発
生回路から出力される乗数との掛け算を行い、その出力
を前記中間レジスタに格納する乗算回路と、前記中間レジスタの上位ビットにより索引され、１０進
データを出力する変換テーブルと、前記変換テーブルの出力を格納する１０進データレジス
タと、前記１０進データレジスタに前記変換テーブルの出力す
る１０進データを格納するときに、前記１０進データレ
ジスタの出力をシフトし、その出力を再び前記１０進デ
ータレジスタの上位に格納する１０進数シフト回路と、前記乗数制御回路により求められた、２進データの上位
桁に連続する符号ビットの桁数により１０進データへの
変換回数を制御し、変換処理の終了を検出する変換終了
指示回路を有することを特徴とする２進１０進変換回
路。
【請求項２】２進データを入力して１０進数への変換
を行う２進１０進変換回路において、変換の中間結果を保持する中間レジスタと、入力となる２進データと前記中間レジスタの下位データ
のいずれかを選択し、被乗数データを出力する被乗数選
択回路と、前記被乗数選択回路から出力されるデータに対し乗算を
行い、その出力を前記中間レジスタに格納する乗算回路
と、前記中間レジスタの上位ビットにより索引され、１０進
データを出力する変換テーブルと、前記変換テーブルの出力を格納する１０進データレジス
タと、前記１０進データレジスタに前記変換テーブルの出力す
る１０進データを格納するときに、前記１０進データレ
ジスタの出力をシフトし、その出力を再び前記１０進デ
ータレジスタの上位に格納する１０進数シフト回路と、途中の変換処理のときには前記中間レジスタの下位デー
タの上位桁から連続して存在する零の桁数を検出し、最
後の変換処理のときには連続して存在する零の桁数に拘
わらず、その桁数を零桁として検出する乗数制御回路
と、前記乗数制御回路の出力する連続して存在する零の桁
数、及び２進データの符号により前記乗算回路の乗数を
発生する乗数発生回路と、前記乗数制御回路の出力する連続して存在する零の桁数
により、１０進データへの変換回路を制御し変換回路の
終了を検出し、さらに前記乗数制御回路に対し最後の変
換処理であることを通知する変換終了指示回路と、前記乗数制御回路の出力する連続して存在する零の桁数
の信号を格納し、前記１０進数シフト回路のシフト量を
制御するシフト量制御フリップフロップを有すること特
徴とする２進１０進変換回路。