JPH0677605A

JPH0677605A - 半導体光素子及びその製造方法

Info

Publication number: JPH0677605A
Application number: JP22956592A
Authority: JP
Inventors: Shinichi Matsumoto; 信一松本; Yuji Hasumi; 裕二蓮見
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1992-08-28
Filing date: 1992-08-28
Publication date: 1994-03-18

Abstract

(57)【要約】【目的】半導体基体に形成されるメサストライプに制
約がない半導体光素子並びにその製造方法を提供するこ
とを目的とする。【構成】埋め込み成長の際、メサストライプ上面だけ
でなく、メサストライプ上部側面の一部にもマスクを形
成することで、メサストライプ上面と側面によって構成
されるメサストライプの角から、埋め込み層が、少なく
ともある距離において、メサストライプ側面と接してい
ない半導体光素子を製作するものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、加工された半導体基体
に対して、半導体薄膜の再成長を行うことで作製される
半導体光素子及びその製造方法に関する。

【０００２】

【従来の技術】半導体光素子の高機能化、高性能化のた
め、複数の素子を基板上に集積化した光集積素子や光集
積回路が開発されている。これら光集積素子の作製にあ
たっては、半導体基体上に形成されたメサストライプの
脇に半導体薄膜を形成する埋め込み再成長技術が必要と
されており、なかでも、半絶縁性高抵抗半導体層による
埋め込み再成長技術は、素子間分離技術として重要視さ
れている。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
埋め込み再成長技術、並びに作製される埋め込み構造に
は、以下に掲げるようないくつかの問題点があった。

【０００４】（１）埋め込むことのできるメサストライ
プ高さに制約がある。例えば、埋め込み層として重要で
あるＦeドープＩnＰ高抵抗層の成長が容易な有機金属気
相成長法では、平坦に埋め込むことができるメサストラ
イプの高さは、高々３μｍ程度である。これを越えるメ
サストライプを埋め込もうとすると、図７（ａ）のよう
に異常成長部分７が発生し、電極形成など、その後、素
子作製プロセスに支障をきたす。異常成長を防ぐ方法と
して、従来、図７（ｂ）に示すような選択成長用マスク
９に庇１０を設ける方法がある（真田達行ほかアプラ
イドフィジックスオブレターズ vol.５１（１９
８９）１０５４−１０５６）。但し、庇１０の形成には
ウエットエッチングが必要なため、メサストライプ幅の
厳密な制御が困難になるばかりでなく、プロセス工程の
途中において庇１０が破損すると、平坦化埋め込みがで
きなくなり、素子作製歩留りを著しく損なうことにな
る。

【０００５】（２）メサストライプと埋め込み層の位置
関係に制約がある。即ち、メサストライプ脇に埋め込み
層を形成しようとすると、埋め込み成長の初期過程にお
いて、図８に示すように、メサストライプ１２側面全面
に埋め込み層１５が成長してしまう。この為、素子構造
上メサストライプ１２上部と埋め込み層を接触させたく
ない場合がある。例えば、図８のようにメサストライプ
１２の上部に配置される半導体層１３にＺnなどｐ型ド
ーパントが高濃度にドーピングされている場合、半導体
層１３と埋め込み層であるＦeドープＩnＰ層１５とが接
触すると、ＦeドープＩnＰ層１５にＺnなどが拡散し、
ＦeドープＩnＰ層の品質を損なうことになる。このよう
な場合、メサストライプ上部と埋め込み層が接触しない
埋め込み構造が必要となる。

【０００６】（３）メサストライプの配置される結晶方
位に制約がある。例えば、半導体レーザの作製に用いら
れる（１００）結晶面半導体基板では、（１１０）面を
半導体レーザの共振器面として用いるため、メサストラ
イプとしては、＜１−１０＞方向に配置した順メサスト
ライプと、＜１１０＞方向に配置した逆メサストライプ
の二つが利用できる。このうち順メサストライプの脇に
半導体層を有機金属気相成長法によって埋め込むとする
と、メサストライプ高さが１μｍ程度と低くとも、図９
（ａ）に示すような異常成長部分２４が発生し、埋め込
み層２３を平坦に形成することができない。

【０００７】異常成長を防ぐために、選択成長マスク２
５に庇２６を設けると、順メサストライプの場合は、図
９（ｂ）のように、メサストライプ２２側面に埋め込み
層２３が成長しない空隙２７が形成され、素子全体を平
坦化できない。このため、従来、メサストライプは、埋
め込み層の平坦化形成が容易な逆メサストライプ方向に
配置され、順メサストライプをはじめ複数の結晶方位に
メサストライプが配置される場合や、曲がり導波路のよ
うに側面にさまざまな結晶面が現れている場合には、平
坦に埋め込めない場所が現れてくる。しかしながら、光
集積素子や光集積回路を作製する際、メサストライプを
配置する位置が上述した理由により、常に逆メサストラ
イプ方向に限定されてしまうことは、個別素子を基板上
に配置する集積素子や集積回路のレイアウトの自由度を
著しく狭めてしまうことになる。

【０００８】（４）埋め込むことのできる溝のアスペク
ト比に制約がある。即ち、図１０（ａ）のようにメサス
トライプ３２，３３によって挟まれた狭い分離溝３４を
埋め込もうとすると、図１０（ｂ）のようにストライプ
上端の側面に結晶３６が異常成長し、溝の入り口をふさ
ぎ、溝内にボイド３７が形成されてしまう。異常成長を
防止するため、図１０（ｃ）のように庇３９を設けるこ
ともできるが、庇３９の形成に必要なウエットエッチン
グでは、分離溝３４の幅を厳密に規定できず、また、た
とえ庇３９を設けたとしても、溝のアスペクト比によっ
ては、ボイド３７の形成を充分に抑えることができな
い。

【０００９】本発明は、上記従来技術に鑑みて成された
ものであり、半導体基体に形成されるメサストライプに
制約がない半導体光素子並びにその製造方法を提供する
ことを目的とする。

【００１０】

【課題を解決するための手段】斯かる目的を達成する本
発明は、埋め込み成長の際、メサストライプ上面だけで
なく、メサストライプ上部側面の一部にもマスクを形成
することで、メサストライプ上面と側面によって構成さ
れるメサストライプの角から、埋め込み層が、少なくと
もある距離において、メサストライプ側面と接していな
い半導体光素子を得ることを特徴とするものである。

【００１１】

【実施例】以下、本発明について、図面に示す実施例を
参照して詳細に説明する。（実施例１）本発明の第１の実施例に係るｎ基板Ｆeド
ープＩnＰ埋め込み構造半導体レーザを図１に示す。

【００１２】同図に示すようにｎ−ＩnＰ基板１０５上
のメサストライプ１１１内において、ｎ−ＩnＰバッフ
ァ層１０２、活性層１０１、ｐ−ＩnＰクラッド層１０
３及びｐ−ＺnＧaＡs電極層が順に積層されている。バ
ッファ層１０２とクラッド層１０３に上下に挟まれる活
性層１０１としては、発光波長１．５５μｍに相当する
ＩnＧaＡsＰ半導体結晶が使用される。

【００１３】メサストライプ１１１の両脇は、半絶縁性
高抵抗ＩnＰ層１０６及びポリイミド１０７により埋め
込まれて電流阻止層領域となっている。高抵抗ＩnＰ層
１０６は、メサストライプ上面及び側面によって構成さ
れるメサストライプ角から、少なくともある距離につい
て接しておらず、ｐ−ＩnＧaＡs電極層１０４と非接触
である。ポリイミド１０７の上には、ＳiＯ₂膜１０８が
配置されている。但し、素子上面の一部は除かれてい
る。基板１０５の裏面には、ｎ型電極１０９が全面に形
成されており、素子上面にはｐ型電極１１０が形成され
ている。

【００１４】本実施例の半導体レーザは、例えば、図２
（ａ）〜（ｇ）に示す工程により製造することができ
る。

【００１５】先ず、図２（ａ）に示すように、（１０
０）面ｎ型ＩnＰ基板１０５（キャリア濃度２×１０¹⁸c
m^-3）上に、Ｓeをドーパントとするｎ−ＩnＰバッファ
層１０２（キャリア濃度１×１０¹⁸cm^-3、厚さ０．２μ
ｍ）、発光波長１．５５μｍに相当するノンドープＩn
ＧaＡsＰ活性層１０１（厚さ０．１５μｍ）、Ｚnをド
ーパントとするｐ−ＩnＰクラッド層１０３（キャリア
濃度１×１０¹⁸cm^-3、厚さ２．０μｍ）及びｐ−ＩnＧa
Ａs電極層１０４（キャリア濃度５×１０¹⁸cm^-3、厚さ
０．５μｍ）を有機金属気相成長法により順次形成す
る。そして、積層体の表面に、所定の形状の幅１．５μ
ｍのＳiＯ₂マスク１１２（厚さ０．２μｍ）を、結晶方
位が＜１１０＞の逆メサストライプ方向に形成する。

【００１６】次に、図２（ｂ）に示すように、ＳiＯ₂マ
スク１１２をエッチング用マスクとして、ドライエッチ
ングによりｐ−ＩnＰクラッド層１０３の途中までエッ
チングを行い、幅１．５μｍ、高さ０．８μｍの第１の
メサストライプ１１３を形成する。その後、図２（ｃ）
に示すように、第１のメサストライプ１１３を備えた半
導体基体全面に、厚さ０．１μｍのＳiＯ₂膜１１４を形
成する。

【００１７】引続き、図２（ｄ）に示すように、第１の
メサストライプ１１３の両脇の半導体表面が露出する程
度までＳiＯ₂膜１１４をエッチングし、メサストライプ
上部及び側面をＳiＯ₂膜１１３，１１４によって被覆し
た第２のメサストライプ１１５を形成する。その後、図
２（ｅ）に示すように、第２のメサストライプ１１５の
上部及び側面を被覆したＳiＯ₂膜１１３，１１４をエッ
チング用マスク１１７として、ドライエッチングし、幅
１．５μｍ、高さ３．０μｍの、第３のメサストライプ
１１６を形成する。第３のメサストライプ１１６の上部
側面の一部は、ＳiＯ₂膜１１７によって被覆されてい
る。

【００１８】更に、図２（ｆ）に示すように、第３のメ
サストライプ１１６の両脇にＦe−ＩnＰ層１０６を埋め
込む。その後、図２（ｇ）に示すように、ＳiＯ₂膜１１
７を除去し、Ｆe−ＩnＰ層１０６の上にポリイミド１０
７を形成し、素子全体を平坦化する。そして、素子表面
の一部を除いて、ＳiＯ₂膜１０８を形成する。

【００１９】最後に電極１１０，１１１を形成し、個々
のレーザに切り出すことで、図１に示すような構造の半
導体レーザを製作した。製作された半導体レーザの室温
における特性は、発振閾値電流１５ｍＡ、外部微分量子
効率０．２０ｍＷ／ｍＡ、最高出力は、１０ｍＷであ
り、変調強度が３ｄＢ低下する遮断周波数は、１３ＧＨ
ｚであった。

【００２０】このように本実施例では、第３のメサスト
ライプ１１６の上部側面がＳiＯ₂膜１１７によって被覆
されているため、図２（ｆ）における埋め込み成長にお
いて、メサストライプ上部側面において結晶が異常成長
しなくなり、異常成長などの問題が回避される。また、
ｐ−ＩnＧaＡs電極層１０４は、側面がＳiＯ₂膜１１７
によって被覆されている為、埋め込み層であるＦe−Ｉn
Ｐ層１０６と接触していない。このため、ｐ−ＩnＧaＡ
s電極層１０４に高濃度にドーパントされているＺnなど
のｐ型ドーパントは、Ｆe−ＩnＰ層１０６に拡散せず、
これによる品質の劣化という問題も解消される。従っ
て、メサストライプ１１１と、埋め込み層であるＦe−
ＩnＰ層１０６の位置関係を自由に設定できる利点もあ
る。

【００２１】尚、本実施例では、活性層１０１としてＩ
nＧaＡsＰ半導体層のみからなるものについて述べた
が、本発明はこれに限るものではなく、多重量子井戸構
造や歪層超格子など複数の半導体層から構成される活性
層を備えた半導体レーザの場合、さらには、回折格子を
備えた半導体レーザの場合においても、本実施例と同様
な構造の高抵抗層埋め込み構造半導体レーザを得ること
ができる。

【００２２】また、本実施例では、メサストライプが＜
１１０＞の逆メサストライプ方向に配置される場合につ
いて述べた。これに対して、メサストライプが＜１−１
０＞順メサストライプ方向に配置される場合についても
同様な構造の高抵抗層埋め込み構造半導体レーザを得る
ことができる。更には、直線形状のメサストライプだけ
でなく、様々な結晶方位が側面に現れる曲がり導波路、
並びに円形状の半導体層から構成される光素子について
も、本実施例で述べたような素子作製プロセスを経るこ
とで、平坦な埋め込み構造の素子とすることができる。

【００２３】（実施例２）本発明の第２の実施例に係る
複数の電極を備えた半導体装置を図３（ａ）（ｂ）に示
す。

【００２４】同図に示すように、ｎ−ＩnＰ基板２０５
上のメサストライプ２１１内において、図３（ｂ）中左
側における第１の電流注入領域２１８では、ｎ−ＩnＰ
バッファ層２０２、活性層２０１、ｐ−ＩnＰクラッド
層２０３が順に積層され、また、同図（ｂ）中右側にお
ける第２の電流注入領域２１９では、ｎ−ＩnＰバッフ
ァ層２０２、活性層２０１、ｐ−ＩnＰクラッド層２１
２が順に積層されている。バッファ層２０２とクラッド
層２０３，２１２に上下に挟まれる活性層２０１は、発
光波長１．５５μｍに相当するＩnＧaＡsＰ半導体結晶
が使用される。

【００２５】第１の電流注入領域２１８と第２の電流注
入領域２１９の間には分離溝２１４があり、分離溝２１
４は、Ｆe−ＩnＰ層２１５とポリイミド２１６によって
埋め込まれている。メサストライプ２１１の両脇は、半
絶縁性高抵抗ＩnＰ層２０６とポイリミド２０７により
埋め込まれて電流阻止層領域となっている。高抵抗Ｉn
Ｐ層２０７は、メサストライプ上面及び側面から構成さ
れるメサストライプ角から、少なくともある距離におい
て接しておらず、ｐ−ＩnＧaＡs電極層２０４，２１３
と非接触となっている。基板２１５の裏面にはｎ型電極
８が全面に形成されており、各電流注入領域の上面には
ｐ型電極２０９，２１０が形成されている。

【００２６】本実施例の半導体レーザは、例えば、図４
（ａ）（ｂ）に示す工程により製造することができる。

【００２７】先ず、（１００）面ｎ型ＩnＰ基板２０５
（キャリア濃度２×１０¹⁸cm^-3）上に、Ｓeをドーパン
トとするｎ−ＩnＰバッファ層２０２（キャリア濃度１
×１０ ¹⁸cm^-3、厚さ０．２μｍ）、発光波長１．５５μ
ｍに相当するノンドープＩnＧaＡsＰ活性層２０１（厚
さ０．１５μｍ）、Ｚnをドーパントとするｐ−ＩnＰク
ラッド層２０３（キャリア濃度１×１０¹⁸cm^-3、厚さ
０．２μｍ）、ｐ−ＩnＰクラッド層２１２（キャリア
濃度１×１０¹⁸cm^-3、厚さ２．０μｍ）、及び、ｐ−Ｉ
nＧaＡs電極層２０４，２１３（キャリア濃度５×１０
¹⁸cm^-3、厚さ０．５μｍ）を有機金属気相成長法により
順次形成する。そして、メサストライプ方向に沿って、
３０μｍ幅の半導体表面が一部露出した、幅２０μｍの
ＳiＯ₂マスク２２０，２２１（厚さ０．２μｍ）を、結
晶方位が＜１１０＞の逆メサストライプ方向に形成す
る。そして、実施例１の図１（ａ）〜（ｅ）の工程に従
って、メサストライプ上部及び上部側面の一部がＳiＯ₂
膜によって被覆された二つ電流注入領域２１８，２１９
及び分離溝２２２を形成する。

【００２８】引続き、図４（ｂ）に示すように、電流注
入領域２１８，２１９を構成するメサストライプの両脇
及び分離溝２２２をＦe−ＩnＰ層によって埋め込む。こ
のとき、分離溝２２２を挟んで向かい合うメサストライ
プ端は、結晶方位が＜１−１０＞の順メサストライプ方
向であるが、メサストライプ上部側面の一部がマスク２
２０，２２１で被覆されているため、異常成長が発生せ
ず、平坦に埋め込み成長ができる。

【００２９】この後、ＳiＯ₂膜２２０，２２１を除去
し、再度、電流注入領域上に位置するように、幅１．５
μｍのＳiＯ₂マスク（厚さ０．２μｍ）を、結晶方位が
＜１１０＞の逆メサストライプ方向に配置する。そし
て、実施例１の図１（ａ）〜（ｅ）に従って、メサスト
ライプ上部、並びに上部側面の一部がＳiＯ₂膜によって
被覆されたメサストライプ２１１を形成する。このメサ
ストライプ２１１の両脇を、Ｆe−ＩnＰ層２０６によっ
て埋め込み、更に、ポリイミド２０７で素子全体を平坦
化する。最後に、所定の位置に電極２０８，２０９，２
１０を形成することで、図３に示すような半導体装置を
製造した。

【００３０】このようにして製造した半導体装置に対
し、ｐ型電極２０９と２１０の間に、１０Ｖ印加したと
きのリーク電流から求めた分離抵抗は、１０Ｍｏｈｍと
十分な素子間分離特性が得られた。

【００３１】（実施例３）本発明の第３の実施例に係る
分離溝を有する半導体装置を図５に示す。同図に示すよ
うに、ｎ−ＩnＰ基板３０１上のメサストライプ３１
０，３１１のそれぞれにおいて、ｎ−ＩnＰバッファ層
３０２、活性層３０３、ｐ−ＩnＰクラッド層３０４が
順に積層されている。バッファ層３０２とクラッド層３
０４に上下に挟まれる導波層３０３は、発光波長１．５
５μｍに相当するＩnＧaＡsＰ半導体結晶である。

【００３２】メサストライプ３１０，３１１の両脇は、
Ｆe−ＩnＰ層３０８とポリイミド３０６により埋め込ま
れて電流阻止層領域となっている。Ｆe−ＩnＰ層３０８
は、メサストライプ上面及び側面からなるメサストライ
プ角から、少なくとも一定距離について接しておらず、
ｐ−ＩnＧaＡs電極層３０５と非接触である。メサスト
ライプ３１０，３１１の間に位置する分離溝３１２は、
Ｆe−ＩnＰ分離層３０７とポリイミド３０９によって埋
め込まれている。

【００３３】本実施例の半導体装置は、例えば、図６
（ａ）〜（ｆ）に示す工程により、製造することができ
る。

【００３４】先ず、図６（ａ）に示すように、（１０
０）面ｎ型ＩnＰ基板３０１（キャリア濃度２×１０¹⁸c
m^-3）上に、Ｓeをドーパントとするｎ−ＩnＰバッファ
層３０２（キャリア濃度１×１０¹⁸cm^-3、厚さ０．２μ
ｍ）、発光波長１．５５μｍに相当するノンドープＩn
ＧaＡsＰ導波層３０３（厚さ０．１５μｍ）、Ｚnをド
ーパントとするｐ−ＩnＰクラッド層３０４（キャリア
濃度１×１０¹⁸cm^-3、厚さ２．０μｍ）、及び、ｐ−Ｉ
nＧaＡs電極層３０５（キャリア濃度５×１０¹⁸cm^- ³、
厚さ０．５μｍ）を有機金属気相成長法により順次形成
する。そして、積層体の表面に、幅１．５μｍの半導体
表面が露出するように、幅２．０μｍのＳiＯ₂マスク３
１３，３１４（厚さ０．２μｍ）を、結晶方位が＜１１
０＞の逆メサストライプ方向に形成する。

【００３５】次に、図６（ｂ）に示すように、ＳiＯ₂マ
スク３１３，３１４をエッチング用マスクとして、ドラ
イエッチングによりｐ−ＩnＰクラッド層３０４の途中
までエッチングを行い、幅１．５μｍ、高さ０．８μｍ
の第１のメサストライプ３１５，３１６及び分離溝３１
７を形成する。その後、図６（ｃ）に示すように、第１
のメサストライプ３１５，３１６を備えた半導体基体全
面に、厚さ０．１μｍのＳiＯ₂膜３１８を形成する。

【００３６】引続き、図６（ｄ）に示すように、第１の
メサストライプ３１５，３１６の両脇の半導体表面が露
出する程度までＳiＯ₂膜３１８をエッチングして、上部
及び側面がＳiＯ₂膜によって被覆された第２のメサスト
ライプ３１９，３２０を形成する。その後、図６（ｅ）
に示すように、メサストライプ３１９，３２０の上部及
び側面を被覆したＳiＯ₂膜をエッチング用マスクとし
て、ドライエッチングにより、幅２．０μｍ、高さ３．
０μｍの、第３のメサストライプ３２１、３２２及び分
離溝３２３を形成する。第３のメサストライプ３２１、
３２２の上部側面の一部は、ＳiＯ₂膜３２４によって被
覆されている。

【００３７】更に、図６（ｆ）に示すように、第３のメ
サストライプ３２１、３２２の両脇にＦe−ＩnＰ層３０
８を埋め込む。また、分離溝３２３をＦe−ＩnＰ分離層
３０７によって埋め込む。その後、ポリイミド３０６及
び３０９によって素子全体を平坦化することで、図５に
示すような構造の半導体装置を製造した。

【００３８】このように本実施例では、第３のメサスト
ライプ３２１，３２２の上部側面がＳiＯ₂膜３２４によ
って被覆されているため、図６（ｆ）における埋め込み
成長において、メサストライプ上部側面において結晶が
異常成長しなくなり、異常成長などの問題が回避され
る、更に、分離溝３２３の埋め込み成長の際に、Ｆe−
ＩnＰ分離層３０７にボイドが形成されることがない。
また、ｐ−ＩnＧaＡs電極層３０５は、側面がＳiＯ₂膜
３２４によって被覆されている為、埋め込み層であるＦ
e−ＩnＰ層３０７、３０８と接触していない。このた
め、ｐ−ＩnＧaＡs電極層３０５に高濃度にドーパント
されているＺnなどのｐ型ドーパントは、Ｆe−ＩnＰ層
３０７、３０８に拡散せず、これによる品質の劣化とい
う問題も解消される。従って、メサストライプ３１０，
３１１と、埋め込み層であるＦe−ＩnＰ層３０８の位置
関係を自由に設定できる利点もある。

【００３９】なお、本実施例では、メサストライプが＜
１１０＞の逆メサストライプ方向に配置される場合につ
いて述べた。これに対して、メサストライプが＜１−１
０＞の順メサストライプ方向に配置される場合について
も同様な構造の半導体光素子を得ることができる。

【００４０】（実施例４）本発明の第４の実施例に係る
導電性領域を備えた半絶縁性高抵抗基板を図１１（ａ）
（ｂ）（ｃ）に示す。同図に示すように、半絶縁性高抵
抗ＩnＰ基板４０１の所定位置に、ｎ型ＩnＰからなる１
００μｍ四方の導電性領域４０２が形成されている。

【００４１】このような半絶縁性高抵抗基板は、例え
ば、図１２（ａ）〜（ｅ）に示す工程により製造するこ
とができる。

【００４２】先ず、図１２（ａ）に示すように、半絶縁
性高抵抗基板４０１上に、ＳiＯ₂膜４０３（厚さ０．１
μｍ）を形成し、ＳiＯ₂膜４０３に窓部４（１００μｍ
×１００μｍ）を形成して基板表面を露出させる。

【００４３】次に、図１２（ｂ）に示すように、ＳiＯ₂
膜４０３をエッチング用マスクとして、ドライエッチン
グにより深さ０．１μｍの第１の溝４０５を形成する。
その後、図１２（ｃ）に示すように、第１の溝４０５の
底面４０６及び側面４０７並びにＳiＯ₂膜４０３の表面
全面に、ＳiＯ₂膜４０８を形成する。

【００４４】引続き、図１２（ｄ）に示すように、基板
表面４０９が露出するまでＳiＯ₂膜４０８を除去する。
このとき、溝４０５の側面には、ＳiＯ₂膜４１１が残存
する。その後、図１２（ｅ）に示すように、ＳiＯ₂膜４
１１をエッチング用マスクとして、ドライエッチングに
より、深さ２．０μｍの第２の溝４１０を形成する。

【００４５】更に、ＳiＯ₂膜４１１を選択成長用マスク
として、第２の溝４１０内にｎ型ＩnＰ（キャリア濃度
１×１０¹⁸cm^-3）層４０２を形成し、最後にＳiＯ₂膜４
１１を除去して、図１１に示す基板を製造した。このよ
うな基板は、光集積素子を作製する上で重要である。

【００４６】尚、本実施例では、半絶縁性高抵抗基板内
にｎ型ＩnＰを形成する場合について述べたが、本発明
はこれに限るものではなく、基板と形成する半導体層の
組み合わせが、他の場合においても、上記実施例と同様
に、基板面内に異なる半導体層からなる領域を備えた基
板を作製することができる。また、形成する半導体層領
域の形状は、いかなる形であっても、本実施例に用いた
方法で、作製することができる。

【００４７】

【発明の効果】以上、実施例に基づいて具体的に説明し
たように、埋め込み成長の際、メサストライプ上部側面
にもマスクを形成しておくことで、異常成長やボイド形
成といった問題が回避されるとともに、メサストライプ
と埋め込み層の位置関係を自由に設定できるようになっ
た。この結果、メサストライプの高さ、形状、及び配置
しうる結晶方位など、従来、光集積素子や光集積回路を
作製する際にあった制約が無くなり、基板上における各
個別素子や導波路を配置する自由度が著しく拡大し、光
集積素子並びに光集積回路の高機能化が可能となった。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る埋め込み構造半導
体レーザの断面図である。

【図２】同図（ａ）〜（ｇ）は、本発明の第１の実施例
に係る半導体レーザの製造工程を示す断面図である。

【図３】同図（ａ）は、本発明の第２の実施例に係る複
数の電極を備えた半導体光素子の斜視図、同図（ｂ）は
同図（ａ）中のＸ−Ｘ′線断面図である。

【図４】同図（ａ）、（ｂ）は、本発明の第２の実施例
に係る半導体装置の製造工程を示す断面図である。

【図５】本発明の第３の実施例に係る半導体装置の断面
図である。

【図６】同図（ａ）〜（ｆ）は、本発明の第３の実施例
に係る半導体装置の製造工程を示す断面図である。

【図７】同図（ａ）は、庇のないマスクでメサストライ
プの両脇を埋め込んだ場合の断面図、同図（ｂ）は、平
坦化埋め込み成長のために必要な、庇を備えたマスクを
有するメサストライプの断面図である。

【図８】メサストライプを埋め込むときの初期状態にお
ける断面図である。

【図９】同図（ａ）は、庇のないマスクで順メサストラ
イプの両脇を埋め込んだ場合の断面図、同図（ｂ）は、
庇を備えたマスクを有する順メサストライプの両脇を埋
め込んだ場合の断面形状を示す断面図である。

【図１０】同図（ａ）は、メサストライプによって構成
される分離溝の断面図、同図（ｂ）は、分離溝を埋め込
んだときに、分離溝内にボイドが形成された場合の断面
図、同図（ｃ）は、庇を備えたマスクを有するメサスト
ライプによって構成される分離溝の断面図である。

【図１１】同図（ａ）は、本発明の第４の実施例に係る
埋め半絶縁性高抵抗基板の斜視図、同図（ｂ）は同図
（ａ）中のＸ−Ｘ′線断面図、同図（ｃ）は同図（ｃ）
のＹ−Ｙ′線断面図である。

【図１２】同図（ａ）〜（ｅ）は、本発明の第４の実施
例に係る半絶縁性高抵抗基板の製造工程を示す断面図で
ある。

【符号の説明】

１０１活性層１０２ｎ−ＩnＰバッファ層１０３ｐ−ＩnＰクラッド層１０４ｐ−ＩnＧaＡs電極層１０５ｎ−ＩnＰ基板１０６Ｆe−ＩnＰ層１０７ポリイミド１０８ＳiＯ₂膜１０９ｎ型電極１１０ｐ型電極１１１メサストライプ１１２ＳiＯ₂マスク１１３第１のメサストライプ１１４ＳiＯ₂膜１１５第２のメサストライプ１１６第３のメサストライプ１１７ＳiＯ₂マスク

Claims

【特許請求の範囲】

【請求項１】半導体基体上に形成されたメサストライ
プの脇に、該メサストライプを構成する半導体層と異な
る半導体から構成される埋め込み層を備えた半導体装置
において、該埋め込み層が、メサストライプ上面と側面
によって構成されるメサストライプの角から、少なくと
もある距離についてはメサストライプ側面と接していな
いことを特徴とする半導体光素子。
【請求項２】半導体基板或いは半導体基板上に形成さ
れた半導体層表面に、誘電体薄膜からなる所定の形状の
マスクを形成する工程と、該マスクをエッチング用マスクとして半導体基板或いは
半導体層を所定の深さまでエッチングを行い、第１のメ
サストライプを形成する工程と、該第１のメサストライプの上面、側面並びにエッチング
によって露出した半導体表面上に誘電体薄膜を形成する
工程と、少なくとも、エッチングによって露出した半導体表面上
に形成した誘電体薄膜を除去し、半導体表面を再度露出
させるとともに、上面並びに側面が誘電体薄膜によって
被覆されている第２のメサストライプを形成する工程
と、第２のメサストライプの上面及び側面を被覆する誘電体
薄膜をエッチング用マスクとして、半導体基板或いは半
導体層を所定の深さまでエッチングを行い、メサストラ
イプ上面とメサストライプ側面の一部が誘電体薄膜から
なるマスクによって被覆されている第３のメサストライ
プを形成する工程と、該マスクを選択成長用マスクとして用いることで、第３
のメサストライプの脇に、メサストライプと異なる半導
体層からなる埋め込み層を形成する工程とを少なくとも
含む半導体光素子の製造方法。