JPH065822B2 - 並列処理形トランスバーサル等化器 - Google Patents
並列処理形トランスバーサル等化器Info
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- JPH065822B2 JPH065822B2 JP1010270A JP1027089A JPH065822B2 JP H065822 B2 JPH065822 B2 JP H065822B2 JP 1010270 A JP1010270 A JP 1010270A JP 1027089 A JP1027089 A JP 1027089A JP H065822 B2 JPH065822 B2 JP H065822B2
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
- H04L25/03038—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure
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- Signal Processing (AREA)
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はディジタル通信システムの復調側で用いられる
並列処理形トランスバーサル等化器に係り、特に全ディ
ジタル化トランスバーサル等化器における高速化技術に
関する。
並列処理形トランスバーサル等化器に係り、特に全ディ
ジタル化トランスバーサル等化器における高速化技術に
関する。
（従来の技術） 周知のように、ディジタル通信システムの復調側ではト
ランスバーサル等化器が用いられるが、装置の小型化、
低消費電力化や無調整化等を企図してトランスバーサル
等化器もディジタル化が図られ実用化されてきている。
ランスバーサル等化器が用いられるが、装置の小型化、
低消費電力化や無調整化等を企図してトランスバーサル
等化器もディジタル化が図られ実用化されてきている。
ここに、従来の全ディジタル化トランスバーサル等化器
は、基本的には１個のトランスバーサル形フィルタと制
御回路とで構成される。トランスバーサル形フィルタ
は、（２Ｍ＋１）タップの遅延回路と、各タップごとに
設けられタップ出力と前記制御回路からの重み付け制御
信号との乗算操作をする乗算回路および各乗算回路の出
力を合成する加算回路とで構成され、遅延回路には例え
ば復調器が形成出力する復調ベースバンド信号を識別す
るＡ／Ｄ変換器の出力が入力される。また、制御回路
は、例えば前記Ａ／Ｄ変換器の出力が入力される。（２
Ｍ＋１）タップの遅延回路と、遅延回路にて遅延された
データ信号のうちの象限信号と誤差信号とに基づき相関
検出を行う（２Ｍ＋１）個の排他的論理和回路と、各排
他的論理和回路の出力状態に応じてアップカウント、ダ
ウンカウントまたはヌルカウント等の積分操作、即ち平
均化操作をしてそれを前記重み付け制御信号として出力
する積分回路たるカウンタとで構成され、この制御回路
の全部または大部分は相関回路とも称されている。
は、基本的には１個のトランスバーサル形フィルタと制
御回路とで構成される。トランスバーサル形フィルタ
は、（２Ｍ＋１）タップの遅延回路と、各タップごとに
設けられタップ出力と前記制御回路からの重み付け制御
信号との乗算操作をする乗算回路および各乗算回路の出
力を合成する加算回路とで構成され、遅延回路には例え
ば復調器が形成出力する復調ベースバンド信号を識別す
るＡ／Ｄ変換器の出力が入力される。また、制御回路
は、例えば前記Ａ／Ｄ変換器の出力が入力される。（２
Ｍ＋１）タップの遅延回路と、遅延回路にて遅延された
データ信号のうちの象限信号と誤差信号とに基づき相関
検出を行う（２Ｍ＋１）個の排他的論理和回路と、各排
他的論理和回路の出力状態に応じてアップカウント、ダ
ウンカウントまたはヌルカウント等の積分操作、即ち平
均化操作をしてそれを前記重み付け制御信号として出力
する積分回路たるカウンタとで構成され、この制御回路
の全部または大部分は相関回路とも称されている。
以上要するに、従来のトランスバーサル等化器は、入力
するデータ信号の各タイムスロット毎に各タップ係数を
調整し、以てデータ信号の自動等化を行うようにしてい
る。
するデータ信号の各タイムスロット毎に各タップ係数を
調整し、以てデータ信号の自動等化を行うようにしてい
る。
（発明が解決しようとする課題） しかしながら、前述した従来のトランスバーサル等化器
にあっては、データ信号の各タイムスロットごとにタッ
プ調整するようにしているので、扱えるデータ信号の伝
送速度の上限は制御回路たる相関回路やトランスバーサ
ル形フィルタの乗加算回路を構成するＩＣ（集積回路）
あるいはＬＳＩ（大規模集積回路）の最高動作速度で規
定されることになる。
にあっては、データ信号の各タイムスロットごとにタッ
プ調整するようにしているので、扱えるデータ信号の伝
送速度の上限は制御回路たる相関回路やトランスバーサ
ル形フィルタの乗加算回路を構成するＩＣ（集積回路）
あるいはＬＳＩ（大規模集積回路）の最高動作速度で規
定されることになる。
つまり、高速化の趨勢にあるディジタル通信では、ＩＣ
やＬＳＩの最高動作速度よりも高い変調速度をもつシス
テムが出現するに至っており、このようなシステムでは
従来のディジタル化トランスバーサル等化器は適用でき
ない。従って、このような場合従来では例えば相関回路
の積分回路をトランジスタ等で構成し、つまりアナログ
回路を一部に含むトランスバーサル等化器で対処するよ
うにしている。しかし、これではディジタル化トランス
バーサル等化器の特徴である小形化、低消費電力化や無
調整化等を達成できず、改善が望まれている。
やＬＳＩの最高動作速度よりも高い変調速度をもつシス
テムが出現するに至っており、このようなシステムでは
従来のディジタル化トランスバーサル等化器は適用でき
ない。従って、このような場合従来では例えば相関回路
の積分回路をトランジスタ等で構成し、つまりアナログ
回路を一部に含むトランスバーサル等化器で対処するよ
うにしている。しかし、これではディジタル化トランス
バーサル等化器の特徴である小形化、低消費電力化や無
調整化等を達成できず、改善が望まれている。
本発明は、このような問題に鑑みなされたもので、その
目的は、複数のトランスバーサル形フィルタを並列的に
動作させ、個々のトランスバーサル形フィルタの動作速
度のＮ倍の伝送速度をもつデータ信号の自動等化をなし
得る全ディジタル化構成の並列処理形トランスバーサル
等化器を提供することにある。
目的は、複数のトランスバーサル形フィルタを並列的に
動作させ、個々のトランスバーサル形フィルタの動作速
度のＮ倍の伝送速度をもつデータ信号の自動等化をなし
得る全ディジタル化構成の並列処理形トランスバーサル
等化器を提供することにある。
（課題を解決するための手段） 前記目的を達成するために、本発明の並列処理形トラン
スバーサル等化器は次の如き構成を有する。
スバーサル等化器は次の如き構成を有する。
即ち、本発明の並列処理形トランスバーサル等化器は、
ディジタル通信システムにおよける復調器が形成出力す
る相互に直交する２チャネルの復調ベースバンド信号そ
れぞれを識別する第１および第２のＡ／Ｄ変換器と；前
記復調器が形成出力するクロック信号をＮ分周する分周
器と；前記第１および第２のＡ／Ｄ変換器の対応する出
力を１ビット宛順次遅延した（Ｎ−１）個の遅延出力を
形成する第１および第２の遅延回路と；（２Ｍ＋１）個
（Ｍは１以上の自然数）のタップ出力を前記分周器の出
力に従って保持出力する２個のラッチ回路、一方のラッ
チ回路の出力と第１の制御信号とについて乗加算操作を
し同相側出力信号を形成出力する同相側乗加算器および
他方のラッチ回路の出力と第２の制御信号とについて乗
加算操作をし直交側出力信号を形成出力する直交側乗加
算器を備える２次元のトランスバーサル形フィルタであ
って、前記第１および第２のＡ／Ｄ変換器の対応する出
力を入力信号とする第１および第２のトランスバーサル
形フィルタ、前記第１の遅延回路の（Ｎ−１）個の遅延
出力の対応する遅延出力を入力とする（Ｎ−１）個の第
３のトランスバーサル形フィルタおよび前記第２の遅延
回路の（Ｎ−１）個の遅延出力の対応する遅延出力を入
力とする（Ｎ−１）個の第４のトランスバーサル形フィ
ルタと；前記第１および第２のトランスバーサル形フィ
ルタ相互間において、および、前記第３および第４のト
ランスバーサル形フィルタの同一遅延出力を対象とする
トランスバーサル形フィルタ相互間において、一方のト
ランスバーサル形フィルタの同相側出力信号と他方のト
ランスバーサル形フィルタの直交側出力信号とを入力と
する２Ｎ個の加算器と；前記第１および第３のトランス
バーサル形フィルタの同相側出力信号を一方の入力とす
る前記Ｎ個の加算器の出力を受けてそれを直列信号へ変
換する第１の並列／直列変換器、および、前記第２およ
び第４のトランスバーサル形フィルタの同相側出力を一
方の入力とする前記Ｎ個の加算器の出力を受けてそれを
直列信号へ変換する第２の並列／直列変換器と；前記分
周器の出力に従って相関動作をする相関回路であって、
前記第１および第２の並列／直列変換器の対応する出力
のうちの象限信号と誤差信号との基づき相関検出をしそ
の結果について積分操作を施して前記第１の制御信号を
形成出力する２Ｎ個の相関回路、および、前記第１およ
び第２の並列／直列変換器の各出力において一方の出力
の象限信号と他方の出力の誤差信号とに基づき相関検出
をしその結果について積分操作を施して前記第２の制御
信号を形成出力する２Ｎ個の相関回路と；を備えている
ことを特徴とするものである。
ディジタル通信システムにおよける復調器が形成出力す
る相互に直交する２チャネルの復調ベースバンド信号そ
れぞれを識別する第１および第２のＡ／Ｄ変換器と；前
記復調器が形成出力するクロック信号をＮ分周する分周
器と；前記第１および第２のＡ／Ｄ変換器の対応する出
力を１ビット宛順次遅延した（Ｎ−１）個の遅延出力を
形成する第１および第２の遅延回路と；（２Ｍ＋１）個
（Ｍは１以上の自然数）のタップ出力を前記分周器の出
力に従って保持出力する２個のラッチ回路、一方のラッ
チ回路の出力と第１の制御信号とについて乗加算操作を
し同相側出力信号を形成出力する同相側乗加算器および
他方のラッチ回路の出力と第２の制御信号とについて乗
加算操作をし直交側出力信号を形成出力する直交側乗加
算器を備える２次元のトランスバーサル形フィルタであ
って、前記第１および第２のＡ／Ｄ変換器の対応する出
力を入力信号とする第１および第２のトランスバーサル
形フィルタ、前記第１の遅延回路の（Ｎ−１）個の遅延
出力の対応する遅延出力を入力とする（Ｎ−１）個の第
３のトランスバーサル形フィルタおよび前記第２の遅延
回路の（Ｎ−１）個の遅延出力の対応する遅延出力を入
力とする（Ｎ−１）個の第４のトランスバーサル形フィ
ルタと；前記第１および第２のトランスバーサル形フィ
ルタ相互間において、および、前記第３および第４のト
ランスバーサル形フィルタの同一遅延出力を対象とする
トランスバーサル形フィルタ相互間において、一方のト
ランスバーサル形フィルタの同相側出力信号と他方のト
ランスバーサル形フィルタの直交側出力信号とを入力と
する２Ｎ個の加算器と；前記第１および第３のトランス
バーサル形フィルタの同相側出力信号を一方の入力とす
る前記Ｎ個の加算器の出力を受けてそれを直列信号へ変
換する第１の並列／直列変換器、および、前記第２およ
び第４のトランスバーサル形フィルタの同相側出力を一
方の入力とする前記Ｎ個の加算器の出力を受けてそれを
直列信号へ変換する第２の並列／直列変換器と；前記分
周器の出力に従って相関動作をする相関回路であって、
前記第１および第２の並列／直列変換器の対応する出力
のうちの象限信号と誤差信号との基づき相関検出をしそ
の結果について積分操作を施して前記第１の制御信号を
形成出力する２Ｎ個の相関回路、および、前記第１およ
び第２の並列／直列変換器の各出力において一方の出力
の象限信号と他方の出力の誤差信号とに基づき相関検出
をしその結果について積分操作を施して前記第２の制御
信号を形成出力する２Ｎ個の相関回路と；を備えている
ことを特徴とするものである。
（作用） 次に、前記の如く構成される本発明の並列処理形トラン
スバーサル等化器の作用を説明する。
スバーサル等化器の作用を説明する。
本発明では、復調器が形成出力する相互に直交する２チ
ャネルの復調ベースバンド信号それぞれに対応してＮ個
の２次元トランスバーサル形フィルタを配設し、それら
をＮ分周したクロック信号でもって並列的に動作させ
る。
ャネルの復調ベースバンド信号それぞれに対応してＮ個
の２次元トランスバーサル形フィルタを配設し、それら
をＮ分周したクロック信号でもって並列的に動作させ
る。
その結果、個々のトランスバーサル形フィルタの動作速
度のＮ倍の伝送速度をもつデータ信号の自動等化をなし
得ることになる。ここに、トランスバーサル形フィルタ
は２次元であるから、当該並列処理形トランスバーサル
等化器は従来のトランスバーサル等化器と同等の等化能
力を具備しているのである。
度のＮ倍の伝送速度をもつデータ信号の自動等化をなし
得ることになる。ここに、トランスバーサル形フィルタ
は２次元であるから、当該並列処理形トランスバーサル
等化器は従来のトランスバーサル等化器と同等の等化能
力を具備しているのである。
斯くして、本発明の並列処理形トランスバーサル等化器
によれば、全体的な動作周波数は従来のＮ分の１で良い
こととなるので、従来アナログ形でしか実現できなかっ
た高速トランスバーサル等化器を最高動作周波数の低い
ＬＳＩによって容易に構成でき、つまり、高速トランス
バーサル等化器を全ディジタル化でもって構成でき、装
置の小形化、低消費電力化や無調整化等ディジタル化本
来の特徴を十二分に発揮させ得る効果がある。
によれば、全体的な動作周波数は従来のＮ分の１で良い
こととなるので、従来アナログ形でしか実現できなかっ
た高速トランスバーサル等化器を最高動作周波数の低い
ＬＳＩによって容易に構成でき、つまり、高速トランス
バーサル等化器を全ディジタル化でもって構成でき、装
置の小形化、低消費電力化や無調整化等ディジタル化本
来の特徴を十二分に発揮させ得る効果がある。
（実施例） 以下、本発明の実施例を図面を参照して説明する。
第１図は本発明の一実施例に係る並列処理形トランスバ
ーサル等化器、即ち、３タップ（２Ｍ＋１においてＭ＝
１の場合）のトランスバーサル形フィルタを用いた２並
列処理（Ｎ＝２の場合）形トランスバーサル等化器を示
す。
ーサル等化器、即ち、３タップ（２Ｍ＋１においてＭ＝
１の場合）のトランスバーサル形フィルタを用いた２並
列処理（Ｎ＝２の場合）形トランスバーサル等化器を示
す。
第１図において、ＤＰはＰチャネルの復調ベースボンド
信号、ＤＱはＱチャネルの復調ベースバンド信号であ
り、これらは図外の復調器が形成出力する相互に直交す
るディジタル化アナログ信号である。Ｐチャネルの復調
ベースバンド信号ＤＰは（第１の）Ａ／Ｄ変換器１にて
量子化されてディジタルデータ信号となり、これはラッ
チ付３タップトランスバーサル形フィルタ２の入力信号
となるとともに、１ビットの遅延を行う（第１の）遅延
回路３を介してラッチ付３タップトランスバーサル形フ
ィルタ４の入力信号となる。また、Ｑチャネルの復調ベ
ースバンド信号ＤＱは（第２の）Ａ／Ｄ変換器５にて量
子化されてディジタルデータ信号となり、これはラッチ
付３タップトランスバーサル形フィルタ６の入力信号と
なるとともに、１ビットの遅延を行う（第２の）遅延回
路７を介してラッチ付３タップトランスバーサル形フィ
ルタ８の入力信号となる。
信号、ＤＱはＱチャネルの復調ベースバンド信号であ
り、これらは図外の復調器が形成出力する相互に直交す
るディジタル化アナログ信号である。Ｐチャネルの復調
ベースバンド信号ＤＰは（第１の）Ａ／Ｄ変換器１にて
量子化されてディジタルデータ信号となり、これはラッ
チ付３タップトランスバーサル形フィルタ２の入力信号
となるとともに、１ビットの遅延を行う（第１の）遅延
回路３を介してラッチ付３タップトランスバーサル形フ
ィルタ４の入力信号となる。また、Ｑチャネルの復調ベ
ースバンド信号ＤＱは（第２の）Ａ／Ｄ変換器５にて量
子化されてディジタルデータ信号となり、これはラッチ
付３タップトランスバーサル形フィルタ６の入力信号と
なるとともに、１ビットの遅延を行う（第２の）遅延回
路７を介してラッチ付３タップトランスバーサル形フィ
ルタ８の入力信号となる。
ＣＬＫは図外の復調器が形成出力するクロック信号（周
波数をｆ（Ｈｚ）とする）であり、これは２分周器９に
て１／２の周波数のクロック信号ｆ／２ＣＬＫに変換さ
れる。このクロック信号ｆ／２ＣＬＫはラッチ付３タッ
プトランスバーサル形フィルタ２，同４，同６，同８の
動作クロックとなる。なお、図示省略したが、クロック
信号ＣＬＫと同ｆ／２ＣＬＫの一方または双方はその他
の回路要素にも供給される。
波数をｆ（Ｈｚ）とする）であり、これは２分周器９に
て１／２の周波数のクロック信号ｆ／２ＣＬＫに変換さ
れる。このクロック信号ｆ／２ＣＬＫはラッチ付３タッ
プトランスバーサル形フィルタ２，同４，同６，同８の
動作クロックとなる。なお、図示省略したが、クロック
信号ＣＬＫと同ｆ／２ＣＬＫの一方または双方はその他
の回路要素にも供給される。
４個のラッチ付３タップトランスバーサル形フィルタ
は、以下単に「フィルタ」と記すが、後述するようにい
ずれも同一構成の２次元のフィルタであって、同相側の
タップ制御信号（第１の制御信号）ａと直交側のタップ
制御信号（第２の制御信号）ｂとを受けて、等化信号た
る同相側出力信号ｃと直交側出力信号ｄをそれぞれ対応
する加算器１０〜同１３へ形成出力する。
は、以下単に「フィルタ」と記すが、後述するようにい
ずれも同一構成の２次元のフィルタであって、同相側の
タップ制御信号（第１の制御信号）ａと直交側のタップ
制御信号（第２の制御信号）ｂとを受けて、等化信号た
る同相側出力信号ｃと直交側出力信号ｄをそれぞれ対応
する加算器１０〜同１３へ形成出力する。
加算器１０は、フィルタ２（第１のトランスバーサル形
フィルタ）の同相側出力信号ｃとフィルタ６（第２のト
ランスバーサル形フィルタ）の直交側出力信号ｄとを加
算し、それを（第１の）並列／直列変換器１４の一方の
入力へ与える。加算器１１は、フィルタ４（第３のトラ
ンスバーサル形フィルタ）の同相側出力信号ｃとフィル
タ８（第４のトランスバーサル形フィルタ）の直交側出
力信号ｄとを加算し、それを並列／直列変換器１４の他
方の入力へ与える。
フィルタ）の同相側出力信号ｃとフィルタ６（第２のト
ランスバーサル形フィルタ）の直交側出力信号ｄとを加
算し、それを（第１の）並列／直列変換器１４の一方の
入力へ与える。加算器１１は、フィルタ４（第３のトラ
ンスバーサル形フィルタ）の同相側出力信号ｃとフィル
タ８（第４のトランスバーサル形フィルタ）の直交側出
力信号ｄとを加算し、それを並列／直列変換器１４の他
方の入力へ与える。
また、加算器１２は、フィルタ２の直交側出力信号ｄと
フィルタ６の同相側出力信号ｃとを加算し、それを（第
２の）並列／直列変換器１５の一方の入力へ与える。加
算器１３は、フィルタ４の直交側出力信号ｄとフィルタ
８の同相側出力信号ｃとを加算し、それを並列／直列変
換器１５の他方の入力へ与える。
フィルタ６の同相側出力信号ｃとを加算し、それを（第
２の）並列／直列変換器１５の一方の入力へ与える。加
算器１３は、フィルタ４の直交側出力信号ｄとフィルタ
８の同相側出力信号ｃとを加算し、それを並列／直列変
換器１５の他方の入力へ与える。
並列／直列変換器１４，同１５では、両入力信号をクロ
ック信号ｆ／２ＣＬＫでリタイミングしつつクロック信
号ＣＬＫに従って直列信号へ変換する。並列／直列変換
器１４の出力は同相側等化信号ｅとなり、並列／直列変
換器１５の出力は直交側等化信号ｇとなる。
ック信号ｆ／２ＣＬＫでリタイミングしつつクロック信
号ＣＬＫに従って直列信号へ変換する。並列／直列変換
器１４の出力は同相側等化信号ｅとなり、並列／直列変
換器１５の出力は直交側等化信号ｇとなる。
相関回路１６〜同２３は、遅延回路、相関検出を行う排
他的論理和回路、積分動作を行うカウンタ等を備える。
並列／直列変換器（１４，１５）の出力はクロック信号
ＣＬＫに従った直列信号であるから、そのクロック信号
ＣＬＫでリタイミングしつつクロック信号ｆ／２ＣＬＫ
に従って相関動作を行う。ここに、相関回路（１６，１
９，２０，２２）と同（１７，１８，２１，２３）とは
相互に逆相となるクロック信号ｆ／２ＣＬＫによって１
ビットごとに交互に相関動作を行うようになっている。
他的論理和回路、積分動作を行うカウンタ等を備える。
並列／直列変換器（１４，１５）の出力はクロック信号
ＣＬＫに従った直列信号であるから、そのクロック信号
ＣＬＫでリタイミングしつつクロック信号ｆ／２ＣＬＫ
に従って相関動作を行う。ここに、相関回路（１６，１
９，２０，２２）と同（１７，１８，２１，２３）とは
相互に逆相となるクロック信号ｆ／２ＣＬＫによって１
ビットごとに交互に相関動作を行うようになっている。
相関回路１６と同１７は並列／直列変換器１４の出力の
うちの象限信号と誤差信号とから、また相関回路１８と
同１９は並列／直列変換器１５の出力のうちの象限信号
と誤差信号とから、それぞれタップ制御信号ａを形成し
それを対応するフィルタ（２，４，６，８）の同相側制
御信号入力端へ与える。
うちの象限信号と誤差信号とから、また相関回路１８と
同１９は並列／直列変換器１５の出力のうちの象限信号
と誤差信号とから、それぞれタップ制御信号ａを形成し
それを対応するフィルタ（２，４，６，８）の同相側制
御信号入力端へ与える。
また、相関回路２０と同２１は並列／直列変換器１４の
出力のうちの象限信号と並列／直列変換器１５の出力の
うちの誤差信号とから、また相関回路２２と同２３は並
列／直列変換器１４の出力のうちの誤差信号と並列／直
列変換器１５の出力のうちの象限信号とから、それぞれ
タップ制御信号ｂを形成しそれを対応するフィルタ
（２，４，６，８）の直交側制御信号入力端へ与える。
出力のうちの象限信号と並列／直列変換器１５の出力の
うちの誤差信号とから、また相関回路２２と同２３は並
列／直列変換器１４の出力のうちの誤差信号と並列／直
列変換器１５の出力のうちの象限信号とから、それぞれ
タップ制御信号ｂを形成しそれを対応するフィルタ
（２，４，６，８）の直交側制御信号入力端へ与える。
次に、フィルタ（２，４，６，８）は第２図に示す如く
に構成される。第２図において、３０はＡ／Ｄ変換器
（１，５）あるいは遅延回路（３，７）の出力であるデ
ィジタルデータ信号の入力端子であり、この入力端子３
０には３タップを構成する遅延回路３１，同３２が直列
に接続される。３３はクロック信号ｆ／２ＣＬＫの入力
端子であり、この入力端子３３にはラッチ回路３４，同
３５が並列に接続される。ラッチ回路３４，同３５の第
１タップ入力端（５０，５１）は遅延回路３１の入力端
（第１タップ出力端）に接続され、第２タップ入力端
（５２，５３）は遅延回路３１の出力端（第２タップ出
力端であり、遅延回路３２の入力端である）に接続さ
れ、第３タップ入力端（５４，５５）は遅延回路３２の
出力端（第３タップ出力端）に接続される。また、ラッ
チ回路３４，同３５の第１ラッチ出力端（６０，６
１）、第２ラッチ出力端（６２，６３）および第３ラッ
チ出力端（６４，６５）は対応する乗・加算器３６，同
３７の対応する入力端にそれぞれ接続される。
に構成される。第２図において、３０はＡ／Ｄ変換器
（１，５）あるいは遅延回路（３，７）の出力であるデ
ィジタルデータ信号の入力端子であり、この入力端子３
０には３タップを構成する遅延回路３１，同３２が直列
に接続される。３３はクロック信号ｆ／２ＣＬＫの入力
端子であり、この入力端子３３にはラッチ回路３４，同
３５が並列に接続される。ラッチ回路３４，同３５の第
１タップ入力端（５０，５１）は遅延回路３１の入力端
（第１タップ出力端）に接続され、第２タップ入力端
（５２，５３）は遅延回路３１の出力端（第２タップ出
力端であり、遅延回路３２の入力端である）に接続さ
れ、第３タップ入力端（５４，５５）は遅延回路３２の
出力端（第３タップ出力端）に接続される。また、ラッ
チ回路３４，同３５の第１ラッチ出力端（６０，６
１）、第２ラッチ出力端（６２，６３）および第３ラッ
チ出力端（６４，６５）は対応する乗・加算器３６，同
３７の対応する入力端にそれぞれ接続される。
乗・加算器３６，同３７はそれぞれタップ制御信号の入
力端子（３８，３９）と出力端子（４０，４１）を有
し、一方が同相側乗加算器、他方が直交側乗加算器とし
て機能する。例えば、乗・加算器３６が同相側乗加算器
とすれば入力端子３８にはタップ制御信号ａが印加さ
れ、出力端子には同相側出力信号ｃが出力される。ま
た、直交側乗加算器たる乗・加算器３７では入力端子３
９にはタップ制御信号ｂが印加され、出力端子には直交
側出力信号ｄが出力されるのである。
力端子（３８，３９）と出力端子（４０，４１）を有
し、一方が同相側乗加算器、他方が直交側乗加算器とし
て機能する。例えば、乗・加算器３６が同相側乗加算器
とすれば入力端子３８にはタップ制御信号ａが印加さ
れ、出力端子には同相側出力信号ｃが出力される。ま
た、直交側乗加算器たる乗・加算器３７では入力端子３
９にはタップ制御信号ｂが印加され、出力端子には直交
側出力信号ｄが出力されるのである。
以上の構成において、フィルタ（２，４，６，８）にお
ける乗・加算器３６と同３７のうち乗・加算器３６を同
相側乗加算器とし、同相側の信号状態を例示すれば、第
３図に示す如くになる。
ける乗・加算器３６と同３７のうち乗・加算器３６を同
相側乗加算器とし、同相側の信号状態を例示すれば、第
３図に示す如くになる。
即ち、第３図（ａ）は、フィルタ２および同８の入力デ
ィジタルデータ信号（即ち、Ａ／Ｄ変換器１および同５
の出力）および乗・加算器３６の入力端子３８に印加さ
れるタップ制御信号ａ（即ち、相関回路１６および同１
８の出力）を示す。
ィジタルデータ信号（即ち、Ａ／Ｄ変換器１および同５
の出力）および乗・加算器３６の入力端子３８に印加さ
れるタップ制御信号ａ（即ち、相関回路１６および同１
８の出力）を示す。
すると、フィルタ２および同８のラッチ回路３４の入力
状態は第３図（ｂ）に示すようになり、またフィルタ４
および同６のラッチ回路３４の入力状態は第３図（ｃ）
に示すようになる。そして、ラッチ回路３４はクロック
信号ｆ／２ＣＬＫに従って入力信号をラッチするから、
ラッチ回路３４の出力状態はフィルタ２および同８では
第３図（ｄ）に示すようになり、またフィルタ４および
同６では第３図（ｅ）に示すようになる。
状態は第３図（ｂ）に示すようになり、またフィルタ４
および同６のラッチ回路３４の入力状態は第３図（ｃ）
に示すようになる。そして、ラッチ回路３４はクロック
信号ｆ／２ＣＬＫに従って入力信号をラッチするから、
ラッチ回路３４の出力状態はフィルタ２および同８では
第３図（ｄ）に示すようになり、またフィルタ４および
同６では第３図（ｅ）に示すようになる。
その結果、各フィルタにおける乗・加算器３６では、ラ
ッチ回路３４の出力とタップ制御信号ａとの乗算が行わ
れ、その結果が加算されて出力端子４０から同相側出力
信号ｃが出力される。同様のことが直交側の乗・加算器
３７においても行われ、出力端子４１から直交側出力信
号ｄが出力される。これらの出力信号は対応する加算器
で加算され、対応する並列／直列変換器にて直列信号へ
変換され、この直列信号から対応する相関回路がタップ
制御信号（ａ，ｂ）を形成する。以上の制御ループによ
ってフィルタ（２，４，６，８）のタップ係数が適正に
制御され、即ち自動等化が行われる。
ッチ回路３４の出力とタップ制御信号ａとの乗算が行わ
れ、その結果が加算されて出力端子４０から同相側出力
信号ｃが出力される。同様のことが直交側の乗・加算器
３７においても行われ、出力端子４１から直交側出力信
号ｄが出力される。これらの出力信号は対応する加算器
で加算され、対応する並列／直列変換器にて直列信号へ
変換され、この直列信号から対応する相関回路がタップ
制御信号（ａ，ｂ）を形成する。以上の制御ループによ
ってフィルタ（２，４，６，８）のタップ係数が適正に
制御され、即ち自動等化が行われる。
斯しくて、並列／直列変換器１４および同１５の出力に
は、入力ディジタルデータ信号と同じ周波数ｆのクロッ
ク速度をもつＰチャネルの同相側等化信号ｅおよびＱチ
ャネルの直交側等化信号ｇがそれぞれ得られることとな
る。
は、入力ディジタルデータ信号と同じ周波数ｆのクロッ
ク速度をもつＰチャネルの同相側等化信号ｅおよびＱチ
ャネルの直交側等化信号ｇがそれぞれ得られることとな
る。
なお、以上説明した実施例では、３タップトランスバー
サル形フィルタにより２並列処理の構成を示したが、一
般に、ラッチ付（２Ｍ＋１）タップ（Ｍは１以上の自然
数）トランスバーサル形フィルタの２Ｎ個（Ｎは２以上
の自然数）を用いたＮ並列処理形トランスバーサル等化
器を構成できることは以上の説明から明らかである。
サル形フィルタにより２並列処理の構成を示したが、一
般に、ラッチ付（２Ｍ＋１）タップ（Ｍは１以上の自然
数）トランスバーサル形フィルタの２Ｎ個（Ｎは２以上
の自然数）を用いたＮ並列処理形トランスバーサル等化
器を構成できることは以上の説明から明らかである。
（発明の効果） 以上説明したように、本発明の並列処理形トランスバー
サル等化器によれば、復調器が形成出力する相互に直交
する２チャネルの復調ベースバンド信号それぞれに対応
してＮ個の２次元トランスバーサル形フィルタを配設
し、それらをＮ分周したクロック信号でもって並列的に
動作させるようにしたので個々のトランスバーサル形フ
ィルタの動作速度のＮ倍の伝送速度をもつデータ信号の
自動等化をなし得ることになる。換言すれば全体的な動
作周波数は従来のＮ分の１で良いこととなるので、従来
アナログ形でしか実現できなかった高速トランスバーサ
ル等化器を最高動作周波数の低いＬＳＩによって容易に
構成でき、つまり、高速トランスバーサル等化器を全デ
ィジタル化でもって構成でき、装置の小形化、低消費電
力化や無調整化等ディジタル化本来の特徴を十二分に発
揮させ得る効果がある。
サル等化器によれば、復調器が形成出力する相互に直交
する２チャネルの復調ベースバンド信号それぞれに対応
してＮ個の２次元トランスバーサル形フィルタを配設
し、それらをＮ分周したクロック信号でもって並列的に
動作させるようにしたので個々のトランスバーサル形フ
ィルタの動作速度のＮ倍の伝送速度をもつデータ信号の
自動等化をなし得ることになる。換言すれば全体的な動
作周波数は従来のＮ分の１で良いこととなるので、従来
アナログ形でしか実現できなかった高速トランスバーサ
ル等化器を最高動作周波数の低いＬＳＩによって容易に
構成でき、つまり、高速トランスバーサル等化器を全デ
ィジタル化でもって構成でき、装置の小形化、低消費電
力化や無調整化等ディジタル化本来の特徴を十二分に発
揮させ得る効果がある。
第１図は本発明の一実施例に係る並列処理形トランスバ
ーサル等化器の構成ブロック図、第２図はラッチ付３タ
ップトランスバーサル形フィルタの構成ブロック図、第
３図は動作説明図である。 １，５……Ａ／Ｄ変換器、３，７……遅延回路、２，
４，６，８……ラッチ付３タップトランスバーサル形フ
ィルタ、１０，１１，１２，１３……加算器、１４，１
５……並列／直列変換器、１６〜２３……相関回路、３
１，３２……遅延回路、３４，３５……ラッチ回路、３
６，３７……乗・加算器。
ーサル等化器の構成ブロック図、第２図はラッチ付３タ
ップトランスバーサル形フィルタの構成ブロック図、第
３図は動作説明図である。 １，５……Ａ／Ｄ変換器、３，７……遅延回路、２，
４，６，８……ラッチ付３タップトランスバーサル形フ
ィルタ、１０，１１，１２，１３……加算器、１４，１
５……並列／直列変換器、１６〜２３……相関回路、３
１，３２……遅延回路、３４，３５……ラッチ回路、３
６，３７……乗・加算器。
Claims (1)
- 【請求項１】ディジタル通信システムにおける復調器が
形成出力する相互に直交する２チャネルの復調ベースバ
ンド信号それぞれを識別する第１および第２のＡ／Ｄ変
換器と；前記復調器が形成出力するクロック信号をＮ分
周する分周器と；前記第１および第２のＡ／Ｄ変換器の
対応する出力を１ビット宛順次遅延した（Ｎ−１）個の
遅延出力を形成する第１および第２の遅延回路と；（２
Ｍ＋１）個（Ｍは１以上の自然数）のタップ出力を前記
分周器の出力に従って保持出力する２個のラッチ回路、
一方のラッチ回路の出力と第１の制御信号とについて乗
加算操作をし同相側出力信号を形成出力する同相側乗加
算器および他方のラッチ回路の出力と第２の制御信号と
について乗加算操作をし直交側出力信号を形成出力する
直交側乗加算器を備える２次元のトランスバーサル形フ
ィルタであって、前記第１および第２のＡ／Ｄ変換器の
対応する出力を入力信号とする第１および第２のトラン
スバーサル形フィルタ、前記第１の遅延回路の（Ｎ−
１）個の遅延出力の対応する遅延出力を入力とする（Ｎ
−１）個の第３のトランスバーサル形フィルタおよび前
記第２の遅延回路の（Ｎ−１）個の遅延出力の対応する
遅延出力を入力とする（Ｎ−１）個の第４のトランスバ
ーサル形フィルタと；前記第１および第２のトランスバ
ーサル形フィルタ相互間において、および、前記第３お
よび第４のトランスバーサル形フィルタの同一遅延出力
を対象とするトランスバーサル形フィルタ相互間におい
て、一方のトランスバーサル形フィルタの同相側出力信
号と他方のトランスバーサル形フィルタの直交側出力信
号とを入力とする２Ｎ個の加算器と；前記第１および第
３のトランスバーサル形フィルタの同相側出力信号を一
方の入力とする前記Ｎ個の加算器の出力を受けてそれを
直列信号へ変換する第１の並列／直列変換器、および、
前記第２および第４のトランスバーサル形フィルタの同
相側出力を一方の入力とする前記Ｎ個の加算器の出力を
受けてそれを直列信号へ変換する第２の並列／直列変換
器と；前記分周器の出力に従って相関動作をする相関回
路であって、前記第１および第２の並列／直列変換器の
対応する出力のうちの象限信号と誤差信号とに基づき相
関検出をしその結果について積分操作を施して前記第１
の制御信号を形成出力する２Ｎ個の相関回路、および、
前記第１および第２の並列／直列変換器の各出力におい
て一方の出力の象限信号と他方の出力の誤差信号とに基
づき相関検出をしその結果について積分操作を施して前
記第２の制御信号を形成出力する２Ｎ個の相関回路と；
を備えていることを特徴とする並列処理形トランスバー
サル等化器。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010270A JPH065822B2 (ja) | 1989-01-19 | 1989-01-19 | 並列処理形トランスバーサル等化器 |
| CA002007922A CA2007922C (en) | 1989-01-19 | 1990-01-17 | Parallel mode adaptive transversal equalizer for high-speed digital communications system |
| DE69013524T DE69013524T2 (de) | 1989-01-19 | 1990-01-18 | Parallel arbeitender adaptiver Transversalentzerrer für digitales Hochgeschwindigkeitsübertragungssystem. |
| AU48569/90A AU617076B2 (en) | 1989-01-19 | 1990-01-18 | Parallel mode adaptive transversal equalizer for high-speed digital communications system |
| EP90300541A EP0379375B1 (en) | 1989-01-19 | 1990-01-18 | Parallel mode adaptive transversal equalizer for high-speed digital communications system |
| US07/467,580 US5005185A (en) | 1989-01-19 | 1990-01-19 | Parallel mode adaptive transversal equalizer for high-speed digital communications system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010270A JPH065822B2 (ja) | 1989-01-19 | 1989-01-19 | 並列処理形トランスバーサル等化器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02190033A JPH02190033A (ja) | 1990-07-26 |
| JPH065822B2 true JPH065822B2 (ja) | 1994-01-19 |
Family
ID=11745624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1010270A Expired - Lifetime JPH065822B2 (ja) | 1989-01-19 | 1989-01-19 | 並列処理形トランスバーサル等化器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5005185A (ja) |
| EP (1) | EP0379375B1 (ja) |
| JP (1) | JPH065822B2 (ja) |
| AU (1) | AU617076B2 (ja) |
| CA (1) | CA2007922C (ja) |
| DE (1) | DE69013524T2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0543568A2 (en) * | 1991-11-22 | 1993-05-26 | AT&T Corp. | High resolution filtering using low resolution processors |
| DK0649578T3 (da) * | 1992-07-07 | 2003-09-15 | Lake Technology Ltd | Digitalt filter med høj præcision og effektivitet |
| JPH0795667B2 (ja) * | 1993-01-18 | 1995-10-11 | 日本電気株式会社 | トランスバーサルフィルタ |
| US5388062A (en) * | 1993-05-06 | 1995-02-07 | Thomson Consumer Electronics, Inc. | Reconfigurable programmable digital filter architecture useful in communication receiver |
| US5432725A (en) * | 1993-12-15 | 1995-07-11 | The United States Of America As Represented By The Secretary Of The Navy | Self-adapting filter |
| US5435314A (en) * | 1994-03-25 | 1995-07-25 | Hewlett Packard Company | Intravascular imaging catheter tip having a dynamic radius |
| US6430287B1 (en) | 1997-03-25 | 2002-08-06 | Level One Communications, Inc. | Combined parallel adaptive equalizer/echo canceller |
| JP2932380B1 (ja) * | 1998-01-30 | 1999-08-09 | 日本電気エンジニアリング株式会社 | 干渉波検出回路 |
| US6363105B1 (en) * | 1998-02-17 | 2002-03-26 | Ericsson Inc. | Flexible sliding correlator for direct sequence spread spectrum systems |
| EP1006697A3 (en) * | 1998-12-02 | 2004-01-02 | Lucent Technologies Inc. | Parellel signal processing for equalisation on fibre channels |
| WO2001053982A1 (en) * | 2000-01-18 | 2001-07-26 | National Research Council Of Canada | Parallel correlator archtitecture |
| WO2005022745A1 (en) * | 2003-08-29 | 2005-03-10 | Diablo Technologies Inc. | Operating frequency reduction for transversal fir filter |
| GB2412277B (en) * | 2004-03-15 | 2006-11-15 | Phyworks Ltd | Equalizer architecture |
| US20050249274A1 (en) * | 2004-05-10 | 2005-11-10 | Larosa Christopher P | Linear filter equalizer |
| US9031118B2 (en) * | 2012-05-21 | 2015-05-12 | Avidyne Corporation | Virtual floating correlators for GPS sensor |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2546008B1 (fr) * | 1983-05-11 | 1985-07-12 | Labo Electronique Physique | Circuit d'egalisation adaptative et de demodulation conjointes |
| JPS602570A (ja) * | 1983-06-20 | 1985-01-08 | Dainippon Printing Co Ltd | 両面接着テ−プ自動貼着装置 |
| JPS6010818A (ja) * | 1983-06-29 | 1985-01-21 | Fujitsu Ltd | 自動等化方式 |
| US4635276A (en) * | 1985-07-25 | 1987-01-06 | At&T Bell Laboratories | Asynchronous and non-data decision directed equalizer adjustment |
| US4716577A (en) * | 1986-07-07 | 1987-12-29 | Rockwell International Corporation | Autoequalizer |
| US4829543A (en) * | 1987-12-04 | 1989-05-09 | Motorola, Inc. | Phase-coherent TDMA quadrature receiver for multipath fading channels |
-
1989
- 1989-01-19 JP JP1010270A patent/JPH065822B2/ja not_active Expired - Lifetime
-
1990
- 1990-01-17 CA CA002007922A patent/CA2007922C/en not_active Expired - Fee Related
- 1990-01-18 DE DE69013524T patent/DE69013524T2/de not_active Expired - Fee Related
- 1990-01-18 AU AU48569/90A patent/AU617076B2/en not_active Ceased
- 1990-01-18 EP EP90300541A patent/EP0379375B1/en not_active Expired - Lifetime
- 1990-01-19 US US07/467,580 patent/US5005185A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0379375A3 (en) | 1991-10-30 |
| EP0379375B1 (en) | 1994-10-26 |
| CA2007922A1 (en) | 1990-07-19 |
| US5005185A (en) | 1991-04-02 |
| JPH02190033A (ja) | 1990-07-26 |
| AU4856990A (en) | 1990-07-26 |
| DE69013524T2 (de) | 1995-06-08 |
| DE69013524D1 (de) | 1994-12-01 |
| EP0379375A2 (en) | 1990-07-25 |
| AU617076B2 (en) | 1991-11-14 |
| CA2007922C (en) | 1993-07-27 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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