JPH065732B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH065732B2 JPH065732B2 JP61124816A JP12481686A JPH065732B2 JP H065732 B2 JPH065732 B2 JP H065732B2 JP 61124816 A JP61124816 A JP 61124816A JP 12481686 A JP12481686 A JP 12481686A JP H065732 B2 JPH065732 B2 JP H065732B2
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明の半導体装置は、半導体基板1の表面に形成さ
れ、該半導体基板1表面に貫通するコンタクトホール
5,6を選択的に有してなる層間絶縁膜4と、該コンタ
クトホール5,6を通して、露出した前記半導体基板1
上から該層間絶縁膜4上まで略一様な厚さで延在して被
着形成され、前記半導体基板1表面の少なくとも露出面
における導電型と同じ導電型に不純物が添加されてなる
シリコン配線層8と、前記層間絶縁膜4上に被着形成さ
れた該シリコン配線層8表面と略同一面に表面が位置す
るように、該コンタクトホール5,6の形状を反映して
できる凹部を埋め込んでCVD形成され、かつシリコン
を含有する材料であって前記不純物を含有しない材料か
らなる埋め込み層10と、該埋め込み層10と前記シリ
コン配線層8とがつくる平坦面上に被着形成されるアル
ミニウム含有配線層12とを有することを特徴とする。
本発明によれば、埋め込み層10がCVD形成によりコ
ンタクトホール5,6の凹部に確実に埋め込まれている
ので、その上に形成されるアルミニウム含有配線層12
の断線不良等を防止することが可能となる。また、アル
ミニウム含有配線層12の半導体基板1とのコンタクト
はステップカバレッジの良好なシリコン配線層8を介し
て行われるので、コンタクトホール5,6の段差部での
断線を防止することができる。また、半導体基板1とア
ルミニウム含有配線層12は直接コンタクトしないの
で、共晶によるスパイクの発生も防止することができ
る。また、埋め込み層10としてシリコン配線層8と異
なる性質を有する材料を用いているので、埋め込み層1
0を形成するために、エッチバックを行う際、シリコン
配線層8をエッチングストッパとして機能させて、所望
の膜厚の埋め込み層10を精度良く残存することができ
る。しかも、シリコン配線層8には不純物が添加されて
いるので、シリコン配線層8の一層の低抵抗化を図るこ
とができる。更に、配線はシリコン配線層8,高融点金
属膜等11及びアルミニウム含有配線層12からなる積
層配線となっているので、配線抵抗を低くすることがで
きるとともに、例えばエレクトロマイグレーション等に
よりアルミニウム含有配線層12が断線しても配線全体
の断線を防止することができる。また、シリコン配線層
8とアルミニウム含有配線層12との間にバリア膜11
が形成されているので、シリコン配線層8とアルミニウ
ム含有配線層12が反応してアルミニウム含有配線層1
2が欠損することがないようにし、更に配線の信頼性の
向上を図っている。
れ、該半導体基板1表面に貫通するコンタクトホール
5,6を選択的に有してなる層間絶縁膜4と、該コンタ
クトホール5,6を通して、露出した前記半導体基板1
上から該層間絶縁膜4上まで略一様な厚さで延在して被
着形成され、前記半導体基板1表面の少なくとも露出面
における導電型と同じ導電型に不純物が添加されてなる
シリコン配線層8と、前記層間絶縁膜4上に被着形成さ
れた該シリコン配線層8表面と略同一面に表面が位置す
るように、該コンタクトホール5,6の形状を反映して
できる凹部を埋め込んでCVD形成され、かつシリコン
を含有する材料であって前記不純物を含有しない材料か
らなる埋め込み層10と、該埋め込み層10と前記シリ
コン配線層8とがつくる平坦面上に被着形成されるアル
ミニウム含有配線層12とを有することを特徴とする。
本発明によれば、埋め込み層10がCVD形成によりコ
ンタクトホール5,6の凹部に確実に埋め込まれている
ので、その上に形成されるアルミニウム含有配線層12
の断線不良等を防止することが可能となる。また、アル
ミニウム含有配線層12の半導体基板1とのコンタクト
はステップカバレッジの良好なシリコン配線層8を介し
て行われるので、コンタクトホール5,6の段差部での
断線を防止することができる。また、半導体基板1とア
ルミニウム含有配線層12は直接コンタクトしないの
で、共晶によるスパイクの発生も防止することができ
る。また、埋め込み層10としてシリコン配線層8と異
なる性質を有する材料を用いているので、埋め込み層1
0を形成するために、エッチバックを行う際、シリコン
配線層8をエッチングストッパとして機能させて、所望
の膜厚の埋め込み層10を精度良く残存することができ
る。しかも、シリコン配線層8には不純物が添加されて
いるので、シリコン配線層8の一層の低抵抗化を図るこ
とができる。更に、配線はシリコン配線層8,高融点金
属膜等11及びアルミニウム含有配線層12からなる積
層配線となっているので、配線抵抗を低くすることがで
きるとともに、例えばエレクトロマイグレーション等に
よりアルミニウム含有配線層12が断線しても配線全体
の断線を防止することができる。また、シリコン配線層
8とアルミニウム含有配線層12との間にバリア膜11
が形成されているので、シリコン配線層8とアルミニウ
ム含有配線層12が反応してアルミニウム含有配線層1
2が欠損することがないようにし、更に配線の信頼性の
向上を図っている。
本発明は半導体装置に関するものであり、更に詳しく言
えば絶縁膜のコンタクトホールにおける配線の構造に関
するものである。
えば絶縁膜のコンタクトホールにおける配線の構造に関
するものである。
第3図は従来例に係る絶縁膜のコンタクトホールにおけ
る配線の構造を示す断面図である。31はP型Si基
板,32はP型Si基板31上に形成されたN型不純物
領域であり、33は膜厚が約1μmのSiO2膜である。ま
た34は配線用のAl膜であり、コンタクトホール35
を介してN型不純物領域32に接触している。
る配線の構造を示す断面図である。31はP型Si基
板,32はP型Si基板31上に形成されたN型不純物
領域であり、33は膜厚が約1μmのSiO2膜である。ま
た34は配線用のAl膜であり、コンタクトホール35
を介してN型不純物領域32に接触している。
しかしAl膜、特にスパッタ技術により形成されるAl
膜はステップカバーレッジが良くないため、コンタクト
ホールの段差部でAl膜の断線不良を起こし、半導体基
板との電気的接続が得られなくなる場合がある。
膜はステップカバーレッジが良くないため、コンタクト
ホールの段差部でAl膜の断線不良を起こし、半導体基
板との電気的接続が得られなくなる場合がある。
またAl膜34がP型Si基板31とコンタクトする部
分においてAlとSiが共晶して基板内にスパイクが発
生し、これによりショート不良を起こす場合がある。こ
の場合Al膜34とP型Si基板31との間に多結晶S
i膜(不図示)を形成してこれを防止する方法もある
が、この場合にもAl膜34の段差部での断線不良を防
止できないという問題がある。更にこの段差を解消する
ため、コンタクト窓を多結晶Si膜で完全に埋めて平坦
化する試みが種々なされているが、中央部に「鬆」が残
ったり、平坦化工程が難しい等から単に多結晶Si膜を
埋め込む手法は殆ど実用されていない。
分においてAlとSiが共晶して基板内にスパイクが発
生し、これによりショート不良を起こす場合がある。こ
の場合Al膜34とP型Si基板31との間に多結晶S
i膜(不図示)を形成してこれを防止する方法もある
が、この場合にもAl膜34の段差部での断線不良を防
止できないという問題がある。更にこの段差を解消する
ため、コンタクト窓を多結晶Si膜で完全に埋めて平坦
化する試みが種々なされているが、中央部に「鬆」が残
ったり、平坦化工程が難しい等から単に多結晶Si膜を
埋め込む手法は殆ど実用されていない。
本発明はかかる従来例の問題点に鑑みて創作されたもの
であり、製造の容易性を保持し、かつ配線の低抵抗化を
図りつつ、アロイスパイクの発生を防止し、かつアルミ
ニウム含有配線層のカバレージを改善することを可能と
する半導体装置の提供を目的とする。
であり、製造の容易性を保持し、かつ配線の低抵抗化を
図りつつ、アロイスパイクの発生を防止し、かつアルミ
ニウム含有配線層のカバレージを改善することを可能と
する半導体装置の提供を目的とする。
本発明は、第1図(f)に示すように、半導体基板1の
表面に形成され、該半導体基板1表面に貫通するコンタ
クトホール5,6を選択的に有してなる層間絶縁膜4
と、該コンタクトホール5,6を通して、露出した前記
半導体基板1上から該層間絶縁膜4上まで略一様な厚さ
で延在して被着形成され、前記半導体基板1表面の少な
くとも露出面における導電型と同じ導電型に不純物が添
加されてなるシリコン配線層8と、前記層間絶縁膜4上
に被着形成された該シリコン配線層8表面と略同一面に
表面が位置するように、該コンタクトホール5,6の形
状を反映してできる凹部を埋め込んでCVD形成され、
かつシリコンを含有する材料であって前記不純物を含有
しない材料からなる埋め込み層10と、該埋め込み層1
0と前記シリコン配線層8とがつくる平坦面上に被着形
成されるアルミニウム含有配線層12とを有することを
特徴とする。
表面に形成され、該半導体基板1表面に貫通するコンタ
クトホール5,6を選択的に有してなる層間絶縁膜4
と、該コンタクトホール5,6を通して、露出した前記
半導体基板1上から該層間絶縁膜4上まで略一様な厚さ
で延在して被着形成され、前記半導体基板1表面の少な
くとも露出面における導電型と同じ導電型に不純物が添
加されてなるシリコン配線層8と、前記層間絶縁膜4上
に被着形成された該シリコン配線層8表面と略同一面に
表面が位置するように、該コンタクトホール5,6の形
状を反映してできる凹部を埋め込んでCVD形成され、
かつシリコンを含有する材料であって前記不純物を含有
しない材料からなる埋め込み層10と、該埋め込み層1
0と前記シリコン配線層8とがつくる平坦面上に被着形
成されるアルミニウム含有配線層12とを有することを
特徴とする。
本発明によれば、第1図(f)に示すように、半導体基
板1とのコンタクトは、ステップカバレッジの良好なシ
リコン配線層8により行われるので、コンタクトホール
5,6の段差部での断線を防止することができる。
板1とのコンタクトは、ステップカバレッジの良好なシ
リコン配線層8により行われるので、コンタクトホール
5,6の段差部での断線を防止することができる。
また、半導体基板1とアルミニウム含有配線層12は直
接コンタクトしないので、共晶によるスパイクの発生も
防止することができる。
接コンタクトしないので、共晶によるスパイクの発生も
防止することができる。
更に、コンタクトホール5,6の凹部はCVD形成され
た埋め込み層10によって確実に埋められて平坦化され
ているので、この上及び層間絶縁膜4上に形成される配
線用のアルミニウム含有配線層12の断線を防止するこ
とができる。
た埋め込み層10によって確実に埋められて平坦化され
ているので、この上及び層間絶縁膜4上に形成される配
線用のアルミニウム含有配線層12の断線を防止するこ
とができる。
また、本発明では埋め込み層10として不純物が添加さ
れたシリコン配線層8と異なる性質を有する材料、即
ち、シリコンを含有し、前記不純物を含有しない材料を
用いている。
れたシリコン配線層8と異なる性質を有する材料、即
ち、シリコンを含有し、前記不純物を含有しない材料を
用いている。
従って、第1図(e)に示すように、埋め込み層10を
形成するために、エッチバックを行う際、シリコン配線
層8をエッチングストッパとして機能させ、埋め込み層
10を確実に残存して平坦化を図ることができる。
形成するために、エッチバックを行う際、シリコン配線
層8をエッチングストッパとして機能させ、埋め込み層
10を確実に残存して平坦化を図ることができる。
即ち、不純物添加のシリコン配線層8を被覆するよう
に、シリコン含有、かつ前記不純物非含有の材料からな
る埋め込み層10用の膜、例えばSiO2膜をCVD形成し
た後、エッチバックを行うが、このエッチングの際、シ
リコン配線層8の構成物質(シリコン)が検出され、ま
た埋め込み層10の構成物質(SiO2)が検出されなくな
った時点で、又はシリコン配線層8に添加された不純物
の検出された時点でエッチングをストップすることがで
きる。
に、シリコン含有、かつ前記不純物非含有の材料からな
る埋め込み層10用の膜、例えばSiO2膜をCVD形成し
た後、エッチバックを行うが、このエッチングの際、シ
リコン配線層8の構成物質(シリコン)が検出され、ま
た埋め込み層10の構成物質(SiO2)が検出されなくな
った時点で、又はシリコン配線層8に添加された不純物
の検出された時点でエッチングをストップすることがで
きる。
このように、本願発明によれば、コンタクトホール5,
6外のシリコン配線層8上のSiO2膜を容易に選択的にエ
ッチング・除去することができるので、コンタクトホー
ル5,6内の埋め込みが確実になる。
6外のシリコン配線層8上のSiO2膜を容易に選択的にエ
ッチング・除去することができるので、コンタクトホー
ル5,6内の埋め込みが確実になる。
また、シリコン配線層8には不純物が添加されているの
で、シリコン配線層8の一層の低抵抗化を図ることがで
きる。
で、シリコン配線層8の一層の低抵抗化を図ることがで
きる。
更に、第1図(f)に示すように、層間絶縁膜4上には
シリコン配線層8,バリア膜11及びアルミニウム含有
配線層12からなる積層配線となっているので、配線抵
抗を低くすることができるとともに、例えばエレクトロ
マイグレーション等によりアルミニウム含有配線層12
が断線しても配線全体としては断線とならず、信頼性が
向上する。
シリコン配線層8,バリア膜11及びアルミニウム含有
配線層12からなる積層配線となっているので、配線抵
抗を低くすることができるとともに、例えばエレクトロ
マイグレーション等によりアルミニウム含有配線層12
が断線しても配線全体としては断線とならず、信頼性が
向上する。
また、シリコン配線層8とアルミニウム含有配線層12
との間にバリア膜11が形成されているので、シリコン
配線層8とアルミニウム含有配線層12が反応してアル
ミニウム含有配線層12が欠損するのを防止することが
できる。
との間にバリア膜11が形成されているので、シリコン
配線層8とアルミニウム含有配線層12が反応してアル
ミニウム含有配線層12が欠損するのを防止することが
できる。
〔実施例〕 次に図を参照しながら本発明の実施例に係る半導体装置
の製造方法について説明する。第1図は(a)〜(f)
は本発明の実施例に係る半導体装置の各製造工程におけ
る断面図である。
の製造方法について説明する。第1図は(a)〜(f)
は本発明の実施例に係る半導体装置の各製造工程におけ
る断面図である。
(1)第1図(a)に示すように、通常の製造技術により
N型Si基板1上にN型不純物領域2およびP型不純物
領域3が形成されており、またN型Si基板1上に形成
されたSiO2膜(層間絶縁膜)4にコンタクトホール5,
6が形成される。
N型Si基板1上にN型不純物領域2およびP型不純物
領域3が形成されており、またN型Si基板1上に形成
されたSiO2膜(層間絶縁膜)4にコンタクトホール5,
6が形成される。
(2)次にCVD法により、同図(b)に示すように膜厚
が約2000Åのノンドープの多結晶Si膜7を形成す
る。
が約2000Åのノンドープの多結晶Si膜7を形成す
る。
(3)次いでコンタクトホール5の側に形成されている多
結晶Si膜にはリンイオン(P+)を、一方コンタクト
ホール6の側に形成されている多結晶Si膜にはボロン
イオン(B+)を打ち込み、その後アニーリングを行う
ことにより打ち込みイオンを活性化してN型多結晶Si
膜(シリコン配線層)8とP型多結晶Si膜(シリコン
配線層)9とを形成する。
結晶Si膜にはリンイオン(P+)を、一方コンタクト
ホール6の側に形成されている多結晶Si膜にはボロン
イオン(B+)を打ち込み、その後アニーリングを行う
ことにより打ち込みイオンを活性化してN型多結晶Si
膜(シリコン配線層)8とP型多結晶Si膜(シリコン
配線層)9とを形成する。
これによりN型多結晶Si膜8とN型不純物領域2、ま
たP型多結晶Si膜9とP型不純物領域3とのコンタク
トがオーミックなものとなる(同図(c))。
たP型多結晶Si膜9とP型不純物領域3とのコンタク
トがオーミックなものとなる(同図(c))。
(4)次に同図(d)に示すように、CVD法によりSiO2
膜(埋め込み層)10を十分厚く形成する。
膜(埋め込み層)10を十分厚く形成する。
(5)その後、同図(e)に示すようにSiO2膜10をエッ
チバックし、多結晶Si膜8、9の表面が現われたとこ
ろでエッチングを停止する。このとき、埋め込み層とし
て多結晶Si膜8,9と異なる性質を有する材料、SiO2
膜10を用いているので、多結晶Si膜8,9がエッチン
グストッパとして機能する。即ち、多結晶Si膜8,9を
被覆して形成された埋め込み層となるSiO2膜10をエッ
チバックする際、Siが検出され、かつ酸素が検出され
なくなった時点でエッチングをストップすることによ
り、コンタクトホール5,6外の多結晶Si膜8,9上の
SiO2膜10を選択的にエッチング・除去することができ
るので、コンタクトホール5,6の凹部が完全に埋め込
まれる。
チバックし、多結晶Si膜8、9の表面が現われたとこ
ろでエッチングを停止する。このとき、埋め込み層とし
て多結晶Si膜8,9と異なる性質を有する材料、SiO2
膜10を用いているので、多結晶Si膜8,9がエッチン
グストッパとして機能する。即ち、多結晶Si膜8,9を
被覆して形成された埋め込み層となるSiO2膜10をエッ
チバックする際、Siが検出され、かつ酸素が検出され
なくなった時点でエッチングをストップすることによ
り、コンタクトホール5,6外の多結晶Si膜8,9上の
SiO2膜10を選択的にエッチング・除去することができ
るので、コンタクトホール5,6の凹部が完全に埋め込
まれる。
(6)次に同図(f)に示すように、CVD法又はスパッ
タ法によりバリア膜としてのWSi2膜11を形成する。次
いでAl膜12を全面に形成した後に該Al膜12およ
びその下のWSi2膜11および多結晶Si膜8,9を順次
パターニングして積層配線を形成する。
タ法によりバリア膜としてのWSi2膜11を形成する。次
いでAl膜12を全面に形成した後に該Al膜12およ
びその下のWSi2膜11および多結晶Si膜8,9を順次
パターニングして積層配線を形成する。
このように本発明の実施例によればコンタクトホールの
凹部はSiO2膜10によって埋め込まれているので、コン
タクトホールの段差部におけるAl膜12の断線を防止
することができる。またN型Si基板1とAl膜12は
多結晶Si膜8,9を介して接続されているのでスパイ
クが発生せず、従ってショート不良を防止することがで
きる。さらに多結晶Si膜8,9はステップカバーレッ
ジが良好であるから、コンタクトホールの段差部におい
て断線することはない。このためAl膜12は多結晶S
i膜8,9を介してN型Si基板1上の不純物領域2,
3との確実なコンタクトが保証される。また配線はAl
膜12,WSi2膜11,多結晶Si膜8,9からなる積層
配線構造となっているので配線抵抗を低くすることがで
きるとともに、エレクロマイグレーションによりAl膜
11が万一断線したとしても配線全線としては断線しな
いので、信頼性の向上を図ることができる。また多結晶
Si膜8,9とAl膜12との間にはバリア膜としての
WSi2膜が形成されているので、多結晶Si膜とAlが反
応してAl膜が欠損し、断線不良となることを防止する
ことができる。
凹部はSiO2膜10によって埋め込まれているので、コン
タクトホールの段差部におけるAl膜12の断線を防止
することができる。またN型Si基板1とAl膜12は
多結晶Si膜8,9を介して接続されているのでスパイ
クが発生せず、従ってショート不良を防止することがで
きる。さらに多結晶Si膜8,9はステップカバーレッ
ジが良好であるから、コンタクトホールの段差部におい
て断線することはない。このためAl膜12は多結晶S
i膜8,9を介してN型Si基板1上の不純物領域2,
3との確実なコンタクトが保証される。また配線はAl
膜12,WSi2膜11,多結晶Si膜8,9からなる積層
配線構造となっているので配線抵抗を低くすることがで
きるとともに、エレクロマイグレーションによりAl膜
11が万一断線したとしても配線全線としては断線しな
いので、信頼性の向上を図ることができる。また多結晶
Si膜8,9とAl膜12との間にはバリア膜としての
WSi2膜が形成されているので、多結晶Si膜とAlが反
応してAl膜が欠損し、断線不良となることを防止する
ことができる。
なお実施例ではコンタクトホールの凹部を埋め込む埋め
込み層としてCVD法により形成されるSiO2膜10を用
いたが、PSG膜であってもよい。この場合はPSG膜
にはリンが添加されているので、P型多結晶Si膜9に
添加されたボロンが検出されたときにエッチバックを停
止する。また、PSG膜を形成した後にアニール処理を
施すことによりPSG膜の一層の平坦化が可能であるか
ら、コンタクトホール部におけるエッチバック後の平坦
化も容易となる。
込み層としてCVD法により形成されるSiO2膜10を用
いたが、PSG膜であってもよい。この場合はPSG膜
にはリンが添加されているので、P型多結晶Si膜9に
添加されたボロンが検出されたときにエッチバックを停
止する。また、PSG膜を形成した後にアニール処理を
施すことによりPSG膜の一層の平坦化が可能であるか
ら、コンタクトホール部におけるエッチバック後の平坦
化も容易となる。
また実施例ではバリア膜としてWSi2膜12を用いたが、
W膜,Mo膜,Ti膜などの高融点金属膜、MoSi2膜,T
iSi2膜などの他のシリサイド膜、あるいはTiN膜などの
ナイトライド膜であってもよい。
W膜,Mo膜,Ti膜などの高融点金属膜、MoSi2膜,T
iSi2膜などの他のシリサイド膜、あるいはTiN膜などの
ナイトライド膜であってもよい。
第2図は本発明の別の実施例に係る半導体装置の製造工
程を示す図である。なお第1図の製造工程と共通する工
程については説明を省略する。
程を示す図である。なお第1図の製造工程と共通する工
程については説明を省略する。
(1)第1図(c)に示す工程の後、第2図(a)に示す
ように薄いSiO2膜(埋め込み層)21(例えば膜厚20
0Å)を形成する。
ように薄いSiO2膜(埋め込み層)21(例えば膜厚20
0Å)を形成する。
(2)この後に第2図(d)に示すようにノンドープの多
結晶Si膜(埋め込み層)22を厚く形成する。
結晶Si膜(埋め込み層)22を厚く形成する。
(3)次いで第2図(c)に示すように、多結晶Si膜2
2をエッチバックする。このときSiO2膜21は多結晶S
i膜22のエッチングのストップエンドとなるので、エ
ッチングの制御が容易となる。
2をエッチバックする。このときSiO2膜21は多結晶S
i膜22のエッチングのストップエンドとなるので、エ
ッチングの制御が容易となる。
(4)次に第2図(d)に示すように、SiO2膜21を除去
する。このとき、埋め込み層としてのノンドープ多結晶
Si膜22の表面は層間絶縁膜としてのSiO2膜4上の多
結晶Si膜8,9の表面よりも、略除去されたSiO2膜2
1の膜厚程度突出する。次いで、WSi2膜(バリア膜)2
3およびAl膜(アルミニウム含有配線層)24を全面
に形成し、さらにAl膜24,WSi2膜23および多結晶
Si膜8、9をパターニングすることにより積層構造の
配線を形成する。
する。このとき、埋め込み層としてのノンドープ多結晶
Si膜22の表面は層間絶縁膜としてのSiO2膜4上の多
結晶Si膜8,9の表面よりも、略除去されたSiO2膜2
1の膜厚程度突出する。次いで、WSi2膜(バリア膜)2
3およびAl膜(アルミニウム含有配線層)24を全面
に形成し、さらにAl膜24,WSi2膜23および多結晶
Si膜8、9をパターニングすることにより積層構造の
配線を形成する。
この半導体装置も第1図の実施例に係る半導体装置と同
様の効果を得ることができる。
様の効果を得ることができる。
なお埋め込み層として多結晶Si膜22の代わりに非晶
質Si膜を用いてもよい。この場合、非晶質Si膜の成
長効率が多結晶Si膜のそれよりも高いので、工程時間
が短くなる効果がある。
質Si膜を用いてもよい。この場合、非晶質Si膜の成
長効率が多結晶Si膜のそれよりも高いので、工程時間
が短くなる効果がある。
以上説明したように、本発明によればコンタクトホール
の段差部における配線用金属膜の断線を防止することが
できるとともに、配線用金属膜と半導体基板とのコンタ
クトをステップカバーレッジの良好なシリコン配線層を
介して行うので、確実なコンタクトが保証される。ま
た、埋め込み層としてシリコン配線層と異なる性質を有
する材料を用いているので、埋め込み層を形成するため
に、エッチバックを行う際、シリコン配線層をエッチン
グストッパとして機能させ、コンタクトホール内に埋め
込み層を容易に、かつ確実に形成することができる。
の段差部における配線用金属膜の断線を防止することが
できるとともに、配線用金属膜と半導体基板とのコンタ
クトをステップカバーレッジの良好なシリコン配線層を
介して行うので、確実なコンタクトが保証される。ま
た、埋め込み層としてシリコン配線層と異なる性質を有
する材料を用いているので、埋め込み層を形成するため
に、エッチバックを行う際、シリコン配線層をエッチン
グストッパとして機能させ、コンタクトホール内に埋め
込み層を容易に、かつ確実に形成することができる。
しかも、シリコン配線層には不純物が添加されているの
で、シリコン配線層の一層の低抵抗化を図ることができ
る。またアルミニウム含有配線層とシリコン配線層の積
層構造の配線によって、配線の断線を少なくするととも
に配線抵抗の抵抗値を低くすることができる。さらにバ
リア膜によってシリコン配線層とアルミニウム含有配線
層との反応を防止することができるので、信頼性の高い
配線を得ることが可能となる。
で、シリコン配線層の一層の低抵抗化を図ることができ
る。またアルミニウム含有配線層とシリコン配線層の積
層構造の配線によって、配線の断線を少なくするととも
に配線抵抗の抵抗値を低くすることができる。さらにバ
リア膜によってシリコン配線層とアルミニウム含有配線
層との反応を防止することができるので、信頼性の高い
配線を得ることが可能となる。
第1図は本発明の実施例に係る半導体装置の製造工程を
説明する断面図、 第2図は本発明の別の実施例に係る半導体装置の製造工
程を説明する断面図、 第3図は従来例の半導体装置の断面図である。 (符号の説明) 1…N型Si基板、 2,32…N型不純物領域、 3…P型不純物領域、 4,10,21,33…SiO2膜、 5,6,35…コンタクトホール、 7,22…ノンドープ多結晶Si膜、 8…N型多結晶Si膜(シリコン配線層)、 9…P型多結晶Si膜(シリコン配線層)、 11,23…WSi2膜、 12,24,34…Al膜(アルミニウム含有配線
層)、 31…P型Si基板。
説明する断面図、 第2図は本発明の別の実施例に係る半導体装置の製造工
程を説明する断面図、 第3図は従来例の半導体装置の断面図である。 (符号の説明) 1…N型Si基板、 2,32…N型不純物領域、 3…P型不純物領域、 4,10,21,33…SiO2膜、 5,6,35…コンタクトホール、 7,22…ノンドープ多結晶Si膜、 8…N型多結晶Si膜(シリコン配線層)、 9…P型多結晶Si膜(シリコン配線層)、 11,23…WSi2膜、 12,24,34…Al膜(アルミニウム含有配線
層)、 31…P型Si基板。
Claims (5)
- 【請求項1】半導体基板(1)の表面に形成され、該半
導体基板(1)表面に貫通するコンタクトホール(5,
6)を選択的に有してなる層間絶縁膜(4)と、該コン
タクトホール(5,6)を通して、露出した前記半導体
基板(1)上から該層間絶縁膜(4)上まで略一様な厚
さで延在して被着形成され、前記半導体基板(1)表面
の少なくとも露出面における導電型と同じ導電型に不純
物が添加されてなるシリコン配線層(8)と、 前記層間絶縁膜(4)上に被着形成された該シリコン配
線層(8)表面と略同一面に表面が位置するように、該
コンタクトホール(5,6)の形状を反映してできる凹
部を埋め込んでCVD形成され、かつシリコンを含有す
る材料であって前記不純物を含有しない材料からなる埋
め込み層(10)と、 該埋め込み層(10)と前記シリコン配線層(8)とが
つくる平坦面上に被着形成されるアルミニウム含有配線
層(12)とを有する半導体装置。 - 【請求項2】前記シリコン配線層(8)は不純物がドー
プされた多結晶シリコン膜又はシリサイド膜であること
を特徴とする特許請求の範囲第1項に記載の半導体装
置。 - 【請求項3】前記埋め込み層(10)はシリコン酸化膜
又はPSG膜からなることを特徴とする特許請求の範囲
第1項又は第2項に記載の半導体装置。 - 【請求項4】前記埋め込み層(10)はシリコン酸化膜
と該シリコン酸化膜の上に形成された多結晶シリコン膜
又はシリコン酸化膜と該シリコン酸化膜の上に形成され
た非晶質シリコン膜からなることを特徴とする特許請求
の範囲第1項又は第2項に記載の半導体装置。 - 【請求項5】前記アルミニウム含有配線層(12)と前
記シリコン配線層(8)及び前記埋め込み層(10)と
の間に高融点金属膜,高融点金属膜のシリサイド膜又は
高融点金属膜のナイトライド膜からなるバリア膜(1
1)が介在されてなることを特徴とする特許請求の範囲
第1項乃至第4項のいずれかに記載の半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61124816A JPH065732B2 (ja) | 1986-05-30 | 1986-05-30 | 半導体装置 |
KR1019870004069A KR900003618B1 (ko) | 1986-05-30 | 1987-04-28 | 반도체장치 및 그 제조방법 |
US07/049,917 US4833519A (en) | 1986-05-30 | 1987-05-15 | Semiconductor device with a wiring layer having good step coverage for contact holes |
EP87107759A EP0249780B1 (en) | 1986-05-30 | 1987-05-27 | Semiconductor device with a wiring layer having a good step coverage at contact holes |
DE8787107759T DE3772111D1 (de) | 1986-05-30 | 1987-05-27 | Halbleitervorrichtung mit leiterbahn, die gute kantenbekleidung zu den kontaktloechern besitzt. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61124816A JPH065732B2 (ja) | 1986-05-30 | 1986-05-30 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62281468A JPS62281468A (ja) | 1987-12-07 |
JPH065732B2 true JPH065732B2 (ja) | 1994-01-19 |
Family
ID=14894823
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61124816A Expired - Lifetime JPH065732B2 (ja) | 1986-05-30 | 1986-05-30 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH065732B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0682659B2 (ja) * | 1988-02-19 | 1994-10-19 | 株式会社東芝 | 半導体集積回路の配線構造 |
JPH0373531A (ja) * | 1989-08-14 | 1991-03-28 | Nec Corp | 多層配線構造を有する半導体装置の製造方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5874037A (ja) * | 1981-10-29 | 1983-05-04 | Nec Corp | 半導体装置の製造方法 |
JPS6074675A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | 半導体装置 |
-
1986
- 1986-05-30 JP JP61124816A patent/JPH065732B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS62281468A (ja) | 1987-12-07 |
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