JPH06500214A - プログラム可能なディジタル周波数―位相弁別器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 プログラム可能なディジタル周波数−位相弁別器発明の背景 １、発明の分野 この発明は通信受信機の位相ロックループおよび周波数ロックループに使用する ための弁別器に関する。より特定的には、この発明は位相弁別器として動作する のにコマンドプログラム可能である新規なプログラム可能なディジタル周波数弁 別器に関する。

２、先行技術の説明 今まで、アナログ位相ロックループには周波数掃引回路か設けられてきた。その ような付属性回路は周波数獲得ロックを達成するために使われ、それから不能化 されるので、位相ロックループによって位相が獲得され、かつ追跡され得た。

今まで、ディジタル周波数ロックループおよびディジタル位相ロックループは別 個の半導体チップ上の別個の回路として提案されてきた。そのような回路はモジ ュール内に、または追加的回路として連続的に動作されるべく配置されてきたか 、これは追加的な論理回路チップおよび／または個別部品のための条件または要 求をつくり出した。外部的にプログラム可能である単一の超大規模集積回路上で 実現されることが可能な単純かつ高価でないディジタル弁別器が当面必要である 。

発明の概要 この発明の主要な目的は、新規なプログラム可能なディジタル周波数−位相弁別 器を提供することである。

この発明の主要な目的は、新規な二重目的弁別器を提供することである。

この発明の主要な目的は、周波数を獲得しかつ位相弁別器として自ら再構成する 新規な二重目的周波数−位相弁別器を提供することである。

この発明の主な目的は、超大規模集積回路チップの同じハードウェア回路を相互 に共有する周波数弁別器および位相弁別器を提供することである。

この発明の主な目的は、他のプログラム可能な特徴の中でチップレート、データ レート、デスブレラダモードおよびループフィルタゲインを変更するのにコマン ドプログラム可能な新規な弁別器を提供することである。

この発明の別の目的は、■チャネルまたはＱチャネルもしくは■およびＱチャネ ルの複合を追跡する新規な弁別器を提供することである。

この発明の別の目的は、単純で、かつ単一の超大規模集積回路チップにおいて別 の論理構成要素とともにたやすく実現される新規な二重目的の弁別器を提供する ことである。

この発明の別の目的は、周波数弁別器における１対のインバータをプログラム可 能に解消することによって位相弁別器に変換されるかまたは再構成される新規な 周波数弁別器を提供することである。

この発明のこれらおよび他の目的に従って、２つのプログラム可能なデスブレラ ダに結合される実（１）および虚（Ｑ）データ入力を伴う新規な周波数−位相弁 別器が提供される。第１のデスブレラダはその実および虚出力が個々のプログラ ム可能なデータレートフィルタに結合され、その個々の出力は位相角方向信号を 発生する象限検出器に結合される。第２のデスプレラダはその実および虚の出方 か、直列接続されたインバータを介して個々のプログラム可能なデータレートフ ィルタに結合され、その個々の出力はその入力で４象限軸信号の１つからのエラ ー信号データ情報を選択する象限セレクタに結合されている。コマンド発生器は 象限検出器および象限セレクタに結合され、象限セレクタに選択信号を与え、こ れは周波数ロックループまたは位相ロックループにおいて使用される周波数エラ ー出力または位相エラー出力をつくり出す。

好ましい実施例の説明 ディジタルサンプルデータ通信受信機ＩＯのデータストリームに接続されたこの 発明のプログラム可能なディジタルゲインコントローラ１■を示す図１をここで 参照されたい。アンテナ１２によって受信された無線周波数信号はアナログ信号 として線１３を経て可変ゲイン前置増幅器１４に結合され、パワースプリッタ１ ６に線１５を介して制御されたレベル出力信号を与える。線１７および！８上の ＲＦアナログ信号は実および虚チャネルＩおよびＱにそれぞれ接続された１対の ミクサー１９および２１に印加される。

固定周波数発振器２２は、線２３上に出力を有しこれは、ミクサー１９と、直角 出力を線２５でミクサー２１に与える９０°移相器２４とに接続される。線２６ 上の実アナログＲＦ信号は単極ローパスフィルタ２７に印加され、線２８にフィ ルタされたアナログ８カ信号を与える。Ａ／Ｄ変換器２９の入力でのアナログ信 号は線３１上でディジタル出力に変換されて育成インパルス応答（ＦＩＲ）フィ ルタ３２に印加され、線３３にフィルタされたディジタル信号を与え、これはそ のある−流成分を直流除去回路３４によつて除去されて線３５に実ディジタル信 号を与える。線３５の実ディジタル信号は本出願人の米国特許第４．８４１゜５ ５２号に説明される型のディジタル移相器３６に印加され、Ｉ′として表わされ る移相信号を線３７で与える。

上に説明されたものと同様の態様で、虚チャネルＱにおける線３８の出力信号は 、ローパスフィルタ３９に印加□され、これは線４１でのその出力がＡ／Ｄ変換 器４２に印加される。線４３のディジタル出力はフィルタ４４に与えられ、線４ ５のフィルタされた出力は直流除去回路４６に与えられ、線４７で虚ディジタル 信号Ｑを与える。線４７上の虚信号Ｑは米国特許第４．８４１，５５２号に説明 された盟のディジタル移相器３６に与えられ、移相された虚信号Ｑ′を線４８で 与える。１３７および４８の実および虚信号は、好ましい実施例のディジタルゲ インコントローラ１１に接続され、ディジタルからアナログへの変換器５Ｉに接 続されて示される線４９のディジタルゲインコマンドを与える。線５２上のアナ ログ出力はアナログ可変ゲイン前値増幅器Ｉ４に接続され、線１５の出力信号を 予め定められたｉ＃Ｊ御されたレベルに制御する。可変ゲイン前値増幅器にディ ジタル入力が与えられると、線４９のディジタルゲインコマンドは、前値増幅器 １４に直接結合されてＤからＡへの変換器５１を解消するかもしれない。線５３ で示されるようにこの発明によって制御されたクロックストローブ信号は、Ａ／ Ｄ変換器２９および４２と、後に発生するディジタルブロックとに印加される。

ローパスフィルタ２７および３９はＲＣフィルタ回路として構成されてもよく、 ＦＩＲフィルタ３２および４４は本出願人の米国特許第４，８０８．９３９号に 示される態様で構成されてもよい。図１の実施例に示される概略ブロックのすべ ては本出願人の前に述べられた特許に従って構成される必要はなく、先行技術に おいて公知の他の均等の回路によって構成されてもよいということか理解される であろう。

入力線３７および４８でそれぞれ実および虚移相データ信号を有する、好ましい 実施例のプログラム可能な周波数−位相弁別器の概略ブロック図を示す図２をこ こで参照されたい。線３７の実移相データ信号はプリアキュムレートおよびスケ ール回路５４に印加され、これは線５５でチ・ノブレートストローブ入力を育す るプログラム可能なチ・ツブレートフィルタとして機能的に働く。出力線５６の チ・ノブレートサンプルは第１のデスブレラダ５７に印加される。

同様の態様で、線５９にチップストロープ入力を存する第２のプリアキュムレー トおよびスケール回路５８は、出力線６１に直角チップレートサンプルを与え、 これは第２のデスブレラダ６２および第１のデスブレラダ５７に印加される。成 る用途では、単一のデスブレラダが、示される２つのデスブレラダのために使用 されてもよいということが理解されるであろう。線６３および６４の実および虚 デスプレッド出力は、入力として、２つのアキュムレートおよびスケール回路に 与えられ、これらは機能的にはプログラム可能なデータレートフィルタ６５およ び６６として動作する。出力線６７および６８のビットデータレートサンプルは その機能は以下により詳細に説明されるであろう象限検出器６９に印加される。

象限検出器６９の出力は、出力線７１で象限決定として示され、これは線７３に マイクロプロセッサモードコマンド入力を有して示されたコマンド発生器７２に 印加される。コマンド発生器７２は、入力線７３を経て離れてプログラム可能で あり、ここでは出力線７４上に選択信号を発生し、これは象限選択回路７５に与 えられ、これはその出カフ６で周波数エラーまたは位相エラー信号を発生し、こ れはループフィルタ７７に与えられるように示されていることが理解されるであ ろう。ループフィルタ７７はプログラム可能なゲインコマンド入カフ８を有して 示される。ループフィルタ７７によってつ（り出された出力信号は、線７９上の 搬送波周波数コマンドであり、これは入力として位相アキュムレータ８１に与え られ、これはその出力８２として位相コマンドをつくり出し、これは図１に示さ れる移相器３６に与えられる。

線８３および８４の実および虚デスプレッド出力は１対のコマンド活性化された インバータ８５および８６に印加されて示される。この発明の好ましい実施例に おいて、インバータ８５および８６を駆動するのに使われるコマンドはタイミン グおよび制御信号によって発生された方形波データ記号クロックでありコマンド として与えられると、インバータを活性化する。インバータのイネーブル入力へ の方形波がないということは、インバータを不能化し、かつ線８３および８４の 信号が出力８７および８８で変更されずに提示されることを可能にするというこ とが理解されるであろう。線８７および８８の信号は個々のアキュムレートおよ びスケール装置８９および９１に印加され、出力線９２および９３上で搬送波エ ラー補正信号をつくり出すために使用されるヒツトレートデータサンプルをつく り出す。

独自の象限セレクタ７５は出力線７６でプラスまたはマイナス■またはＱをつく り出すことが可能であり、どちらかの入力を選択しかつもし必要であるならば出 力を反転する。

先に説明されたように、線７６の周波数−位相エラー信号は出力線８２の位相コ マンドを発生するために使われ、これは図１に示されるディジタル移相器３６へ の入力として使われる。

アキュムレートおよびスケール回路６５．６６．８９および８１は７１１９４の 同様なピットデータレートストローブ入力を有するように示され、これはデータ レートを変更するのにプログラム可能に変更されてもよい。線９４の共通ピット データレートストローブ入力は、この発明のための好ましい実施例であり、異な ったストローブレートが特別の場合に使用されるかもしれないということが理解 されるであろう。

この発明の特徴は、好ましい実施例のアキュムレートおよびスケール回路とデス プレラダはプログラム可能であるということである。図２の説明を簡素化するた めに、３つの入力Ａ、ＢおよびＣがデスブレ・ソダ５７および６２１こ与えられ て示される。Ａ入力は実（Ｉ）ＰＮ信号入力のために与えられる。Ｂ入力は（Ｑ ）ＰＮ入力のため（こ与えられ、かつプログラム可能なＣ入力はカッドまたは２ チヤンネルモードの動作のいずれかを選択するためのものである。アキュムレー トおよびスケール回路へのＤおよびＥ入力は、プログラム可能なタイミングおよ び制御回路からのイネーブルおよびストローブ入力信号のためである。

象限選択と、移相器を制御する周波数または位相エラー信号を発生するのに使わ れるアキュムレートおよびスケール回路８９および９１の出力で示される位相エ ラーの発生とを説明するのに使われる位相図を示す図３をここで参照されたい。

図３はプラスおよびマイナス方向に延在する水平な実またはＩ軸を存して示され る。虚またはＱ軸は■軸と直角をなし、軸の原点または０点を介して延在する。

時間におけるいずれかの点において、線９２および９３上に現われるビットレー トサンプルは位相方向を有し、かつＩ成分とＱ成分とを有するベクトルとして表 示され得る。たとえばベクトルＳｌはＩ軸成分Ｅ、とＱ軸成分ＡＩとを育する。

象限検出器６９は、成分Ａ１またはＥ、のどちらがより大きい大きさを有するか を判断し、図３に示される４つの象限のどれか最も大きい信号の大きさを有する かを示す信号を線７１に出力する。ベクトルＳ１として示されるベクトル９５は 、Ｓｌベクトル方向の１８０°反対に向けられ、かつコマンド発生器７２への入 力として、出力線７１にもまた現われる負符号を育することもあり得ることが理 解されるであろう。もしベクトル９５が負であったら、それは出力線７１におい て象限３決定として現われただろう。ベクトル９５が右回りに回転してプラスＱ 軸と一致すると、エラー信号成分Ｅ１は解消されるであろう。したかって、ベク トルＥ１は線９２または９３において現われるベクトル９５の位相方向を補正す るのに使われるべきエラー信号を示し、このようにＥｌは位相エラーを示す。新 規な象限セレクタ７５は機能的にマイナス■ベクトルＥ、をエラー信号として選 択する。エラー信号Ｅ１として示されるベクトル９６は象限４に向けられ、それ は象限ｌに向けられたＡＩベクトルに９０°遅れる。いずれかのベクトルの最大 パワー（ｐｏｗｅｒ）のために選択された象限は以下のとおりであり、 Ｑ＞７かつＱか正のとき、象限ｌが示される。

）＞ＱかつＴが正のとき、象限２が示される。

Ｑ＞７かつＱが負のとき、象限３が示される。

１＞Ｑかつ■が負のとき、象［４が示される。

したがって、象限Ｑｌを検出すると、反時計回りの、または遅れた象限Ｑ４のエ ラー信号のために選択し、または決定を効果的にマイナス９０°回転させる。

周波数補正エラーの説明のために、位相補正エラーから区別されるものとして、 ビット時間の前半の間、ベクトル９５が平均位相方向を示し、ビット時間の後半 部の間、Ｓ２で示されるベクトル９７が、ビット時間の後半の間平均位相方向を 示すと仮定する。この例において、位相方向における変化または相違は２つの大 きさまたはベクトル９６と９８とによって示されてもよい。ベクトルＥｌがベク トルＥ２から減じられると、ベクトル９６と９８との和に等しい正の大きさがっ くり出される。エラーベクトル９６と９８との間の差は、データビットの前半と 後半との闇の位相における差に近似する。この大きさはビット時間における周波 数エラーまたは位相における変化を示す。ビット時間の前半の減算をするために 、ベクトル９５のエラー信号成分は、インバータ８５および８６において、アキ ュムレートおよびスケール回路８９および９１に与えられる前に反転される。

ベクトル９５および９６は同じ軸方向に現われ得かっベクトルＥ２マイナスＥ１ の大きさはベクトル９６と９８との布より小さい。

図２に示される構造を使ってこの発明の好ましい実施例を説明してきたが、全シ ステムの正常な使用は、位相追跡を必要とするコヒーレント検出のためであると いうことがここで理解されるであろう。新規のシステムが非コヒーレント検出の ために使われるとき、位相を追跡することは必要ではないが、周波数弁別および 周波数追跡モードはこの発明の回路を使用してもよい。さらに、周波数エラー発 生モードにおいて使用されるインバータを可能化および不能化するための好まし いモードは、タイミングおよび制置回路において発生され、かつ受信機マイクロ プロセッサにょってプログラム可能である線８０で印加された既に利用可能な方 形波データ記号クロック信号であるということがわかった。しかしながら、別の 型の可能化および不能化論理を論理信号を使用して使うことも可能である。

図２に示される新規な回路は搬送波周波数ロックループにおいて使われる弁別器 構成要素となるよう意図される。

一旦周波数が獲得されるかまたはロックされるとその同じ回路が位相ロック、そ れに続く追跡を達成するために使用される。新規な弁別器回路５０に使用される 構成要素は機能的な動作、および集積回路としての実現の平易さのために選択さ れる。たとえば、アキュムレートおよびスケール回路は一般的により望ましくな い集積およびダンプ回路によって実現されるかもしれないデータレートフィルタ である。

要約すると、弁別器を必要とする位相ロックループが追跡のために必要とされる ことと、基本的には好ましい実施例の位相弁別器に単一のインバータをプログラ ム可能に挿入することによって周波数弁別器を使用する周波数ロックループが得 られたということとが理解されるであろう。

図面の簡単な説明 図１はこの発明のプログラム可能なディジタル弁別器の好ましい使用を例示する 通信受信機前処理回路の概略ブロック図であり、 図２はこの発明の周波数−位相弁別器の好ましい実施例の概略ブロック図であり 、さらに 図３はデータ信号振幅およびデータ信号位相角を示す位相囚である。

１゜ ＦＩｏ、３ 国際調査報告 国際調査報告 フロントページの続き （７２）発明者　バラム、ステイーブン・トッドアメリカ合衆国、８４１２３　 ユタ州、ソルト・レイク・シティ、ウェスト・カルブパー・サークル、１５０２ （７２）発明者　シモンソン、へロルド・リンアメリカ合衆国、８４１２０　ユ タ州、ウェスト・バレイ・シティ、サウス・ミツドウェイ・ドライブ、４５９０

Claims (9)

【特許請求の範囲】
1. １．プログラム可能なディジタル周波数−位相弁別器であって、 入力データを受け取るための実（Ｉ）データチャネルと、入力データを受け取る ための虚（Ｑ）データチャネルと、前記Ｉデータチャネルと前記Ｑデータチャネ ルとに結合され、かつＩデータ出力とＱデータ出力とを有する第１のプログラム 可能なデスプレッダと、 第１および第２のプログラム可能なデータレートフィルタ手段とを含み、それは 前記データレートフィルタ手段の前記Ｉデータ出力および前記Ｑデータ出力にそ れぞれ接続され、さらに 入力が前記第１および第２のデータレートフィルタ手段の出力に結合され、デー タサンプル入力の最も大きい大きさのＩまたはＱ成分の符号および象限位相角を 決定するための象限検出器手段と、 前記Ｉデータチャネルおよび前記Ｑデータチャネルに接続され、Ｉデータ出力お よびＱデータ出力を有する第２のプログラム可能なデスプレッダと、 前記データレートフィルタ手段の前記Ｉデータデスプレッダ出力と前記Ｑデータ デスプレッダ出力にそれぞれ接続された第３および第４のプログラム可能なデー タレートフィルタ手段と、 前記Ｉデータ入力線と前記Ｑデータ入力線とにおいて前記第３および第４のデー タレートフィルタ手段に直列接続された独立して制御されるインバータと、入力 が前記第３および前記第４のデータレートフィルタ手段からの出力エラー信号に 結合され、エラー信号出力の選択のための象限セレクタ手段と、 前記象限検出器および前記象限セレクタに結合され、予め定められた選択された Ｉデータエラー信号またはＱデータエラー信号を発生し、かつ周波数または位相 エラー出力のいずれかを与えるためのコマンド発生器とを含む、弁別器。
2. ２．前記象限セレクタは最大の大きさのＩまたはＱ入力エラー信号を反転するた めの手段を含む、請求項１に記載のプログラム可能なディジタル弁別器。
3. ３．前記ＩまたはＱ入力エラーデータ信号は周波数エラー信号Ｅ１または位格エ ラー信号Ｅ１プラスまたはマイナスＥ２のいずれかを表わす、請求項２に記載の プログラム可能なディジタル弁別器。
4. ４．前記コマンド可能に制御されたインバータを可能化して、前記象限セレクタ からの周波数エラー信号出力を与えるための手段をさらに含む、請求項１に記載 のプログラム可能なディジタル弁別器。
5. ５．前記コマンド可能に制御されたインバータを不能化して、前記象限セレクタ からの位相エラー信号出力を与えるための手段をさらに含む、請求項１に記載の プログラム可能なディジタル弁別器。
6. ６．前記象限セレクタからの出力エラー信号に結合され、搬送波周波数コマンド 出力信号をつくり出すためのループフィルタをさらに含む、請求項４に記載のプ ログラム可能なディジタル弁別器。
7. ７．前記象限セレクタからのエラー信号出力に結合され、搬送波位相コマンド出 力信号をつくり出すためのループフィルタをさらに含む、請求項５に記載のプロ グラム可能なディジタル弁別器。
8. ８．前記ループフィルタの出力に結合され、位相コマンドをつくり出すための位 相アキュムレータをさらに含む、請求項６に記載のプログラム可能なディジタル 弁別器。
9. ９．前記ループフィルタの出力に結合され、位相コマンドをつくり出すための位 相アキュムレータをさらに含む、請求項７に記載のプログラム可能なディジタル 弁別器。