DE4191618B4

DE4191618B4 - Programmierbarer digitaler Frequenz-Phasen-Diskriminator

Info

Publication number: DE4191618B4
Application number: DE4191618A
Authority: DE
Inventors: Samuel Charles Salt Lake City Kingston; Steven Todd Salt Lake City Barham; Harold Lynn West Valley City Simonsen
Original assignee: Unisys Corp
Current assignee: Unisys Corp
Priority date: 1990-07-26
Filing date: 1991-07-25
Publication date: 2005-10-27
Anticipated expiration: 2011-07-26
Also published as: WO1992002093A1; DE4191618T; US5022048A; JPH06500214A; JP3201767B2

Abstract

Programmierbarer digitaler Frequenz-Phase-Diskriminator,
gekennzeichnet durch
einen Real-Datenkanal (I) zum Empfang von Real-Datensignalen aus Eingangssignalen,
einen Imaginär-Datenkanal (Q) zum Empfang von Imaginär-Datensignalen aus Eingangssignalen,
einen ersten programmierbaren Despreader (57), der an den Real-Datenkanal und den Q-Datenkanal angeschlossen ist und, einen Real-Datenausgang (63) und einen Imaginär-Datenausgang (64) besitzt,
erste und zweite programmierbare Digitalfilter (65, 66), die an den Real-Datenausgang (63) und den Imaginär-Datenausgang (64) des ersten programmierbaren Despreaders (57) entsprechend angeschlossen sind
einen Quadrantendetektor (69), der mit seinen Eingängen an die Ausgänge der ersten und zweiten Digitalfilter (65, 66) zur Ermittlung des Vorzeichens und des Quadrantenphasenwinkels der Real- oder Imaginär-Datensignale mit dem größten Betrag angeschlossen ist,
einen zweiten programmierbaren Despreader (62), der an den Real-Datenkanal und den Imaginär-Datenkanal angeschlossen ist und einen Real-Datenausgang (83) und einen Imaginär-Datenausgang (84) besitzt,
ein drittes programmierbares Digitalfilter (89), das an den Real-Datenausgang (83) des zweiten programmierbaren Despreaders...

Description

Die vorliegende Erfindung betrifft einen programmierbaren digitalen Frequenz-Phasen-Diskriminator insbesondere für die Verwendung in Frequenz- und Phasenregelkreisen eines Nachrichtenempfängers.
Bislang sind analoge Phasenregelkreise (phase lock loops) mit Frequenzhub- bzw. Wobbelschaltungen (frequency sweep circuits) versehen worden. Solche Schaltungen wurden zur Frequenzerfassung und -regelung verwendet und anschließend gesperrt, so daß die Phase erfaßt und von einer Phasenregelschaltung nachgeführt werden konnte.
Bislang sind digitale Frequenzregelkreise (frequency lock loops) und digitale Phasenregelkreise (phase lock loops) als separate Schaltungen auf separaten Halbleiterchips vorgeschlagen worden. Solche Schaltungen sind in einem Modul oder als zusätzliche Schaltung angeordnet worden. Jedoch erforderte dies zusätzliche Logikschaltungschips und/oder diskrete Komponenten. Es besteht daher ein Bedarf an einem einfachen und kostengünstigen digitalen Diskriminator, der in einem VLSI-Schaltkreis mit sehr hoher Integrationsdichte implementiert werden kann, welcher extern programmierbar ist.

Aus WO 87/01540 ist ein digitaler Empfänger für GPS C/A-Codesignale bekannt. Der GPS-Empfänger erlaubt den Empfang und das gleichzeitige Verfolgen einer Vielzahl von Satelliten, wobei vier getrennte Empfangskanäle verwendet werden. Der GPS-Empfänger umfasst ein analoges Front-End zum Auswählen und Frequenzübersetzen der empfangenen GPS-Signale. Er umfasst weiterhin einen Hochgeschwindigkeitsdigitalsignalprozessor zur Wiedergewinnung der entspreizten Daten des GPS-Signals. Das Basisbandsignal wird weiterhin durch einen allgemeinen Digitalsignalprozessor zur Signalsuche, zum Tracking und zur Datenwiedergewinnung bearbeitet, wobei ein Mikroprozessor eine gesamte Empfangssteuerung bereitstellt.

Es ist Aufgabe der vorliegenden Erfindung, einen Diskriminator zu schaffen, der als Frequenzdiskriminator arbeitet und sich selbst zu einem Phasendiskriminator rekonfiguriert, leicht auf einem integrierten Schaltkreis implementierbar ist und zumindest teilweise dessen Hardware verwendet und programmierbar ist, um beispielsweise Chipraten, Datenraten, den Despreader-Modus und Verstärkungen einstellen zu können.

Diese Aufgabe wird mit den Merkmalen des Anspruches 1 gelöst.

Erfindungsgemäß ist der Frequenz-Phasen-Diskriminator mit Real (I) und Imaginär (Q)-Datenleitungen versehen, die an zwei programmierbare Despreader (despreader) angeschlossen sind. Der erste Despreader ist mit seinen Real- und Imaginär-Ausgängen an einzelne programmierbare Datenratenfilter angeschlossen, die wiederum mit ihren einzelnen Ausgängen an einen Quadrantendetektor angeschlossen sind, der ein Phasenwinkelrichtungssignal erzeugt. Der zweite Despreader ist mit seinen Real- und Imaginär-Ausgängen über Inverter an einzelne program mierbare Datenratenfilter angeschlossen, die mit ihren einzelnen Ausgängen an eine Quadrantenauswahleinrichtung angeschlossen sind, der eine Fehlersignaldateninformation aus einem von vier eingegebenen Quadrantenachsensignalen auswählt. Ein Steuersignalgenerator ist an den Quadrantendetektor und die Quadrantenauswahleinrichtung angeschlossen und übermittelt ein Auswahlsignal an die Quadrantenauswahleinrichtung, die ein Frequenzfehlerausgangssignal oder ein Phasenfehlerausgangssignal erzeugt, das in einem Frequenzregelkreis oder einem Phasenregelkreis verwendet wird.

Bevorzugte Ausführungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Nachfolgend wird ein bevorzugtes Ausführungsbeispiel der Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:
1 ein schematisches Blockschaltbild einer Nachverarbeitungsschaltung eines Nachrichtenempfängers mit dem erfindungsgemäßen programmierbaren digitalen Diskriminator;
2 ein schematisches Blockschaltbild einer bevorzugten Ausführung des erfindungsgemäßen Frequenz-Phasen-Diskriminators; und
3 ein Phasendiagramm, das die Datensignalamplitude und den Datensignalphasenwinkel zeigt.
1 zeigt einen progammierbaren digitalen Verstärkungscontroller 11 der vorliegenden Erfindung, der an einen Datenstrom eines digitalen Abtastdatenübertragungsempfängers 10 angeschlossen ist. Die von der Anten ne 12 empfangenen Hochfrequenzsignale werden über eine Leitung 13 als Analogsignale an einen Vorverstärker 14 mit variabler Verstärkung übermittelt, welcher ein pegelgeregeltes Ausgangssignal auf einer Leitung 15 an einen Verteiler 16 übermittelt. Die HF-Analogsignale auf Leitungen 17 und 18 werden an zwei Mischer 19 und 21 übertragen, die entsprechend an die Real- und Imaginärkanäle I und Q angeschlossen sind. Ein mit fester Frequenz arbeitender Oszillator 22 ist mit seinem Ausgang an eine Leitung 23 angeschlossen, die zum Mischer 19 und zu einem 90°-Phasenschieber 24 führt, der ein um 90° phasenverschobenes Ausgangssignal (quadrature output) auf einer Leitung 25 zum Mischer 21 überträgt. Das Real-HF-Analogsignal auf einer Leitung 26 wird an ein einpoliges Tiefpaßfilter 27 übermittelt, der ein gefiltertes analoges Ausgangssignal auf einer Leitung 28 abgibt. Das Analogsignal wird in einen A/D-Wandler 29 eingegeben und in ein digitales Ausgangssignal auf einer Leitung 31 gewandelt, die zu einem Finiteimpulsantwortfilter (finite impulse response filter) (FIR) 32 führt, welcher ein gefiltertes Digitalsignal auf einer Leitung 33 abgibt, welches eine Gleichspannungskomponente besitzt, die von einer Gleichspannungsbeseitigungsschaltung 34 beseitigt wird, die das Real-Digitalsignal auf einer Leitung 35 abgibt. Das Real-Digitalsignal auf der Leitung 35 wird in einen digitalen Phasenschieber 36 der in der US 4 841 552 beschriebenen Art eingegeben, welcher ein phasenverschobenes Signal I' auf einer Leitung 37 ausgibt.
In ähnlicher Weise wie zuvor beschrieben wird das Ausgangssignal auf einer Leitung 38 im Imaginär-Kanal Q in einen Tiefpaßfilter 39 gegeben, dessen Ausgangssignal auf einer Leitung 41 an einen A/D-Wandler 42 gegeben wird. Das digitale Ausgangssignal wird auf einer Leitung 43 in einen Filter 44 gegeben, und das gefilterte Ausgangssignal auf einer Leitung 45 wird in eine Gleichspannungsbeseitigungsschaltung 46 gegeben, die das Imaginär-Digitalsignal Q auf einer Leitung 47 erzeugt. Das Imaginärsignal Q auf der Leitung 47 wird in den digitalen Phasenschieber 46 der in der US 4 841 552 beschriebenen Art eingegeben, der das phasenverschobene Imaginärsignal Q' auf einer Leitung 48 ausgibt. Die Real- und Imaginärsignale auf den Leitungen 37 und 48 werden an eine bevorzugte Ausführung des digitalen Verstärkungscontrollers 11 übermittelt, der ein digitales Verstärkungssteuerungssignal auf einer Leitung 49 abgibt, die an einen Digital/Analog-Wandler 51 angeschlossen ist. Das analoge Ausgangssignal wird auf einer Leitung 52 an den analogen Vorverstärker 14 mit variabler Verstärkung übermittelt, um das Ausgangssignal auf der Leitung 15 auf einen bestimmten Pegel zu regeln. Wenn der Vorverstärker mit variabler Verstärkung mit einem digitalen Eingang versehen ist, kann das digitale Verstärkungssteuerungssignal auf der Leitung 49 direkt in den Vorverstärker 14 gegeben werden, wodurch der D/A-Wandler 51 entfällt. Taktimpulssignale, die von der vorliegenden Erfindung gesteuert werden, wie die auf der Leitung 53 gezeigten werden zu den A/D-Wandlern 29 und 42 sowie zu den nachfolgenden digitalen Bauelementen übermittelt. Die Tiefpaßfilter 27 und 39 können als RC-Filterschaltungen ausgebildet sein, und die FIR-Filter 32 und 44 können in einer Weises ausgebildet sein, wie in der US 4 808 939 gezeigt ist. Es sei darauf hingewiesen, daß sämtliche schematisch dargestellten Blöcke der in 1 gezeigten Ausführung nicht gemäß den zuvor erwähnten Patentschriften ausgebildet zu sein brauchen, sondern können auch aus anderen gleichwertigen Schaltungen gebildet sein, die im Stand der Technik bekannt sind.
2 zeigt ein schematisches Blockschaltbild einer bevorzugten Ausführung eines programmierbaren Frequenzphasendiskriminators mit phasenverschobenen Real- und Imaginär-Datensignalen auf den Eingangsleitungen 37 und 48. Das phasenverschobene Real-Datensignal auf der Leitung 37 wird an eine Vorakkumulierungs- und Skalierungsschaltung 54 (pre-accumulate and scale circuit) angelegt, die als programmierbares Chipratenfilter (chip rate filter) mit einer auf einer Leitung 55 eingegebenen Chipratenabtastimpuls arbeitet. Die Chipratenabtastimpulse auf einer Ausgangsleitung 56 werden in einen ersten Despreader 57 gegeben. In ähnlicher Weise erzeugt eine zweite Vorakkumulierungs- und Skalierungsschaltung 58 mit einem auf einer Leitung 59 eingegebenen Chipabtastimpuls einen um 90° phasenverschobenen Chipratenabtastimpuls auf einer Ausgangsleitung 61, die in einen zweiten Despreader 62 und den ersten Despreader 57 eingegeben wird. Es sei darauf hingewiesen, daß für einige Anwendungen ein einziger Despreader anstelle der gezeigten zwei Despreader verwendet werden können. Die Real- und Imaginär-Despreader-Ausgangssignale auf Leitungen 63 und 64 werden als Eingangssignale an zwei Akkumulierungs- und Skalierungsschaltungen (accumulate and scale circuits) übertragen, die als programmierbare Datenratenfilter 65 und 66 arbeiten. Die Bitdatenratenabtastimpulse auf Ausgangsleitungen 67 und 68 werden an einen Quadrantendetektor 69 (quadrant detector) übertragen, dessen Funktion nachfolgend noch im einzelnen beschrieben wird. Das Ausgangssignal des Quadrantendetektors 69 ist als Quadrantenentscheidung (quadrant decision) auf einer Ausgangsleitung 71 dargestellt, die zu einem Steuersignalgenerator 72 führt, der mit einem Mikroprozessormodusbefehlseingangssignal auf einer Leitung 73 dargestellt ist. Es sei darauf hingewiesen, daß der Be fehlsgenerator 72 über die Eingangsleitung 73 von außen programmierbar ist und im dargestellten Ausführungsbeispiel ein Selektionssignal auf einer Ausgangsleitung 74 erzeugt, die zu einer Quadrantenauswahlschaltung 75 (quadrant selection circuit) führt, die an ihrem Ausgang 76 ein Frequenzfehler- oder ein Phasenfehlersignal erzeugt, das einem Schleifen-Filter 77 (loop filter) zugeführt wird. Das Filter 77 ist mit einem programmierbaren Verstärkungssteuersignal-eingang 78 dargestellt. Das vom Filter 77 erzeugte Ausgangssignal ist ein Trägerfrequenzsteuersignal auf einer Leitung 79, welches als Eingangssignal einem Phasenakkumulator 81 (phase accumulator) zugeführt wird, der als Ausgangssignal 82 ein Phasensteuersignal erzeugt, das an den in 1 gezeigten Phasenschieber 36 angelegt wird.
Die Real- und Imaginär-Despreader-Ausgangssignale auf den Leitungen 83 und 84 werden an zwei von einem Steuersignal aktivierte Inverter 85 und 86 übermittelt. In der bevorzugten Ausführung der vorliegenden Erfindung handelt es sich bei dem Steuersignal, das zur Aktivierung der Inverter 85 und 86 benutzt wird, um einen Rechteckwellendatensymboltakt, der von Takt- und Steuersignalen erzeugt wird, um beim Anlegen als Steuersignal die Inverter zu aktivieren. Es sei darauf hingewiesen, daß bei Nichtvorhandensein des Rechteckwellensignals am Freigabeeingang der Inverter die Inverter gesperrt werden, wodurch die Signale auf den Leitungen 83 und 84 unverändert an den Ausgängen 87 und 88 auftreten. Die Signale auf den Leitungen 87 und 88 werden an einzelne Akkumulierungs- und Skalierungselemente 89 und 91 (accumulate and scale devices) übertragen, welche an Ausgangsleitungen 92 und 93 Bitratendatenabtastsignale erzeugen, die zur Erzeugung eines Trägerfehlerkorrektursignals ver wendet werden. Die Quadrantenauswahlschaltung 75 kann auf der Ausgangsleitung 76 plus oder minus I oder Q erzeugen, um einen der Eingänge auszuwählen und den Ausgang, falls erforderlich, zu invertieren. Wie zuvor beschrieben wurde, wird das Frequenz-Phasen-Fehlersignal auf der Leitung 76 dazu verwendet, das Phasensteuersignal auf der Ausgangsleitung 82 zu erzeugen, welches als Eingangssignal für den in 1 gezeigten digitalen Phasenschieber 36 benutzt wird.
Die Akkumulierungs- und Skalierungsschaltungen 65, 66, 89 und 81 erhalten dasselbe Bitdatenratenabtasteingangssignal auf einer Leitung 94, welches zur Änderung der Datenrate programmierbar verändert werden kann. Es sei darauf hingewiesen, daß das gemeinsame Bitdatenratenabtasteingangssignal auf der Leitung 94 bevorzugt für die dargestellte Ausführung der vorliegenden Erfindung verwendet wird und andere Abtastimpulsraten in besonderen Fällen verwendet werden können.
Ein Merkmal der vorliegenden Erfindung besteht darin, daß die Akkumulierungs- und Skalierungsschaltungen und die Despreader bei der vorliegenden Ausführung programmierbar sind. Um die Erklärung von 2 zu vereinfachen, sind drei Eingänge A, B und C an den Despreadern 57 und 62 dargestellt. Der A-Eingang ist für die Real-(I)-PN-Signal-Eingabe vorgesehen. Der B-Eingang ist für die (Q)-PN-Signal-Eingabe vorgesehen, und der programmierbare C-Eingang ist zur Auswahl eines vier- oder zwei-Kanal-Betriebsmodus vorgesehen. Die D- und E-Eingänge an den Akkumulierungs- und Skalierungsschaltungen sind für die Freigabe- und Abtasteingangssignale von den Zeittakt- und Steuerschaltungen vorgesehen, welche programmierbar sind.
In 3 ist nun ein Phasendiagramm gezeigt, welches dazu verwendet wird, um die Quadrantenauswahl und die Erzeugung des Phasenfehlers am Ausgang der Akkumulierungs- und Skalierungsschaltungen 89 und 91 zu erklären, die zur Erzeugung des Frequenz- oder Phasenfehlersignals benutzt werden, die den Phasenschieber steuern. Das Phasendiagramm von 3 ist mit einer horizontalen Real- oder I-Achse versehen, die sich in Plus- und Minus-Richtung erstreckt. Die Imaginär- oder Q-Achse verläuft senkrecht zur I-Achse und durch den Ursprung oder Nullpunkt der Achsen. Zu jenem Zeitpunkt haben die auf den Leitungen 92 und 93 erscheinenden Bitratenabtastsignale eine Phasenrichtung und können als Vektoren dargestellt werden, die eine I-Komponente und eine Q-Komponente haben. Beispielsweise hat ein Vektor S1 eine I-Achsen-Komponente E₁ und eine Q-Achsen-Komponente A₁. Der Quadrantendetektor 69 ermittelt, welche der Komponenten A₁ oder E₁ den größten Betrag hat, und gibt ein Signal auf der Leitung 71 aus, welches anzeigt, welcher der vier in 3 gezeigten Quadranten den größten Signalbetrag hat. Es sei darauf hingewiesen, daß der als Vektor S₁ gezeigte Vektor 95 um 180° gegenüber der S₁-Vektor-Richtung gerichtet sein könnte und ein negatives Vorzeichen haben würde, das ebenfalls auf der Ausgangsleitung 71 als Eingangssignal für den Steuersignalgenerator 72 erscheinen würde. Wäre der Vektor 95 negativ, würde er als Quadrant-3-Entscheidung auf der Ausgangsleitung 71 erscheinen. Wenn der Vektor 95 im Uhrzeigersinn gedreht wird, um mit der Plus-Q-Achse zusammenzufallen, wird die Fehlersignalkomponente E₁ eliminiert. Dementsprechend zeigt der Vektor E₁ das Fehlersignal an, das anzulegen ist, um die Phasenrichtung des auf den Leitungen 92 oder 93 erscheinenden Vektors 95 zu korrigieren. Somit repräsentiert E₁ den Phasenfehler. Die neuerungsgemäße Quadrantenauswahlschaltung 75 wählt den Minus-I-Vektor E₁ als Fehlersignal aus. Der als das Fehlersignal E₁ gezeigte Vektor 96 ist in den Quadranten 4 gerichtet, der dem in den Quadranten 1 gerichteten A₁-Vektor um 90° nachläuft. Der Quadrant für den maximalen Betrag eines Vektor wird wie folgt ausgewählt:

Wenn Q > I und Q positiv ist, wird Quadrant 1 angezeigt.
Wenn I > Q und I positiv ist, wird Quadrant 2 angezeigt.
Wenn Q > 2 und Q negativ ist, wird Quadrant 3 angezeigt.
Wenn I > Q und I negativ ist, wird Quadrant 4 angezeigt.

Wenn ein Quadrant Q1 ermittelt wird, wird der Zähler im Uhrzeigersinn oder der nachlaufende Quadrant Q4 für das Fehlersignal ausgewählt oder die Entscheidung um minus 90° wirksam gedreht.
Zur Erläuterung des Frequenzkorrekturfehlers im Unterschied zum Phasenkorrekturfehler wird angenommen, daß während der ersten Hälfte der Bitzeit der Vektor 95 die durchschnittliche Phasenrichtung repräsentiert und während dem letzteren Teil der Bitzeit der als S₂ gezeigte Vektor 97 die durchschnittliche Phasenrichtung während der zweiten Hälfte der Bitzeit repräsentiert. In diesem Beispiel kann die Veränderung oder der Unterschied in der Phasenrichtung von den zwei Beträgen der Vektoren 96 und 98 repräsentiert werden. Wenn der Vektor E₁ vom Vektor E₂ subtrahiert wird, erhält man einen positiven Betrag gleich der Summe der Vektoren 96 und 98. Die Differenz zwischen den Fehlervektoren 96 und 98 ist annäherungsweise gleich der Phasendifferenz zwischen der ersten Hälfte und der zweiten Hälfte des Datenbits. Dieser Betrag repräsentiert den Frequenzfehler oder die Phasenänderung über die Bitzeit. Um die Subtraktion der ersten Hälfte der Bitzeit durchzuführen, wird die Fehlersignalkomponente des Vektors 95 in den Invertern 85 und 86 invertiert, bevor sie in die Akkumulierungs- und Skalierungsschaltungen 89 und 91 eingegeben werden.
Die Vektoren 95 und 96 können in derselben Achsenrichtung erscheinen, und der Betrag des Vektors E₂ minus E₁ würde kleiner als die Summe der Vektoren 96 und 98 sein.
Nach Erläuterung einer bevorzugten Ausführung der vorliegenden Erfindung, die die in 2 gezeigte Struktur verwendet, dürfte es nun klar geworden sein, daß der normale Gebrauch für das ganze System für eine zusammenhängende (kohärente) Erfassung vorgesehen ist, die eine Phasennachführung erfordert. Wenn das neuerungsgemäße System für eine nicht zusammenhängende (nicht kohärente) Erfassung verwendet wird, ist die Nachführung der Phase nicht notwendig. Jedoch können die Frequenzdiskriminations- und Frequenznachführungsmodi die Schaltungen der vorliegenden Erfindung benutzen. Außerdem fand man heraus, daß der bevorzugte Modus zur Freigabe und zur Sperrung der im Frequenzfehlererzeugungsmodus verwendeten Inverter ein bereits verfügbares Rechteckwellendatensymboltaktsignal bildet, das an der Leitung 80 anliegt, in den Zeittakt- und Steuerschaltungen erzeugt wird und vom Empfängermikroprozessor programmierbar ist. Gleichwohl könnten andere Arten einer Freigabe- und Sperrlogik unter Verwendung von Logiksignalen benutzt werden.
Die in 2 gezeigte neuerungsgemäße Schaltung soll eine Diskriminatorkomponente bilden, die in einem Trägerfrequenzregelkreis verwendet wird. Wenn man einmal die Frequenz erhält oder verriegelt, wird dieselbe Schaltung verwendet, um eine Phasenregelung und eine anschließende Nachführung zu erhalten. Die in der neuerungsgemäßen Diskriminatorschaltung 50 verwendeten Komponenten wurden aufgrund ihrer Funktion und der Leichtigkeit einer Implementation als integrierte Schaltung ausgewählt. Beispielsweise sind die Akkumulierungs- und Skalierungsschaltungen im allgemeinen Datenratenfilter, die durch weniger erforderliche integrierte Schaltungen implementiert werden können.
Zusammengefaßt ist festzuhalten, daß ein Phasenregelkreis, der einen Diskriminator benötigt, zum Nachführen erforderlich ist und daß man den einen Frequenzdiskriminator verwendenden Frequenzregelkreis grundsätzlich erhält, wenn man einen einzelnen Inverter in programmierbarer Form in einen Phasendiskriminator einer bevorzugten Ausführung einsetzt.

Claims

Programmierbarer digitaler Frequenz-Phase-Diskriminator, gekennzeichnet durch einen Real-Datenkanal (I) zum Empfang von Real-Datensignalen aus Eingangssignalen, einen Imaginär-Datenkanal (Q) zum Empfang von Imaginär-Datensignalen aus Eingangssignalen, einen ersten programmierbaren Despreader (57), der an den Real-Datenkanal und den Q-Datenkanal angeschlossen ist und, einen Real-Datenausgang (63) und einen Imaginär-Datenausgang (64) besitzt, erste und zweite programmierbare Digitalfilter (65, 66), die an den Real-Datenausgang (63) und den Imaginär-Datenausgang (64) des ersten programmierbaren Despreaders (57) entsprechend angeschlossen sind einen Quadrantendetektor (69), der mit seinen Eingängen an die Ausgänge der ersten und zweiten Digitalfilter (65, 66) zur Ermittlung des Vorzeichens und des Quadrantenphasenwinkels der Real- oder Imaginär-Datensignale mit dem größten Betrag angeschlossen ist, einen zweiten programmierbaren Despreader (62), der an den Real-Datenkanal und den Imaginär-Datenkanal angeschlossen ist und einen Real-Datenausgang (83) und einen Imaginär-Datenausgang (84) besitzt, ein drittes programmierbares Digitalfilter (89), das an den Real-Datenausgang (83) des zweiten programmierbaren Despreaders (62) angeschlossen ist, wobei ein erster Inverter (85) zwischen dem Real-Datenausgang (83) des zweiten programmierbaren Despreaders (62) und dem dritten Digitalfilter (289 geschaltet ist, ein viertes programmierbares Digitalfilter (91), das an dem Imaginär-Datenausgang (84) des zweiten programmierbaren Despreaders (62) angeschlossen ist, wobei ein zweiter Inverter (86) zwischen dem Imaginär-Datenausgang (84) des zweiten programmierbaren Despreaders (62) und dem vierten Digitalfilter (91) geschaltet ist, eine Quadrantenauswahleinrichtung (75), die über ihre Eingänge (92, 93) Ausgangsfehlersignale von den dritten und vierten Digitalfiltern (89, 91) empfängt und die Auswahl eines Fehlerausgangssignals vornimmt, und einen Steuersignalgenerator (72), der an den Quadrantendetektor (69) und die Quadrantenauswahleinrichtung (75) angeschlossen ist, zur Auswahl eines bestimmten Real-Datenfehlersignals oder Imaginär-Datenfehlersignals und zur Bildung eines Frequenz- oder Phasenfehlersteuersignals (82), das in einem Frequenzregelkreis oder einem Phasenregelkreis (36) verwendet wird, um ein empfangenes Spread-Spectrum-Signal zu gewinnen oder nachzuführen.
Diskriminator nach Anspruch 1, dadurch gekennzeichnet, daß die Quadrantenauswahleinrichtung (75) Mittel zur Invertierung der I- oder Q-Eingangsfehlersignale mit dem größten Betrag aufweist.
Diskriminator nach Anspruch 2, dadurch gekennzeichnet, dass die I- oder Q-Eingangsfehlerdatensignale entweder Phasenfehlersignale E₁ oder Frequenzfehlersignale E₁ plus oder minus E₂ repräsentieren.
Diskriminator nach einem der Ansprüche 1 bis 3, gekennzeichnet durch Mittel zur Freigabe der steuersignalgesteuerten Inverter (85, 86), um ein von der Quadrantenauswahleinrichtung (75) ausgegebenes Frequenzfehlersignal zu erzeugen.
Diskriminator nach Anspruch 4, gekennzeichnet durch ein Schleifenfilter (77), das mit seinem Eingang an den Ausgang der Quadrantenauswahleinrichtung (75) angeschlossen ist, von dieser das Fehlerausgangssignal erhält und ein Trägerfrequenzsteuerausgangssignal erzeugt.
Diskriminator nach Anspruch 5, gekennzeichnet durch einen Phasenakkumulator (81), der an den Ausgang des Schleifenfilters (77) angeschlossen ist, um ein Phasensteuersignal zu erzeugen.
Diskriminator nach einem der Ansprüche 1 bis 6, gekennzeichnet durch Mittel zur Sperrung der steuersignalgesteuerten Inverter (85, 86), um ein Phasenfehlersignal zu erzeugen, das von der Quadrantenauswahleinrichtung (75) ausgegeben wird.
Diskriminator nach Anspruch 7, gekennzeichnet durch ein Schleifenfilter (77), das mit seinem Eingang an dem Ausgang der Quadrantenauswahleinrichtung (75) angeschlossen ist und von dieser das Fehlerausgangssignal empfängt, um ein Trägerphasensteuerausgangssignal zu erzeugen.
Diskriminator nach Anspruch 8, gekennzeichnet durch einen Phasenakkumulator (81), der an den Ausgang des Schleifenfilters (77) angeschlossen ist, um ein Phasensteuersignal zu erzeugen.
Diskriminator nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Digitalfilter (65, 66, 89, 91) Akkumulierungs- und Skalierungsschaltungen aufweisen.