JPH06332397A - フラットパネルディスプレイ装置 - Google Patents
フラットパネルディスプレイ装置Info
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- JPH06332397A JPH06332397A JP5121813A JP12181393A JPH06332397A JP H06332397 A JPH06332397 A JP H06332397A JP 5121813 A JP5121813 A JP 5121813A JP 12181393 A JP12181393 A JP 12181393A JP H06332397 A JPH06332397 A JP H06332397A
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Abstract
(57)【要約】
【目的】電源効率の悪化を招くことなく、回路規模に抑
えることができ、集積化に適応した回路技術の提供を目
的とする。 【構成】本発明は、表示パネルの表示セルに所定レベル
の画素信号が与えられると、パネル駆動信号の周波数に
同期した周期で当該表示セルを点灯させるフラットパネ
ルディスプレイ装置において、所定期間中に与えられる
前記所定レベルの画素信号数を積算する積算手段と、該
積算手段の積算結果に基づいて前記パネル駆動周波数を
変更する周波数変更手段とを備えたことを特徴とする。
えることができ、集積化に適応した回路技術の提供を目
的とする。 【構成】本発明は、表示パネルの表示セルに所定レベル
の画素信号が与えられると、パネル駆動信号の周波数に
同期した周期で当該表示セルを点灯させるフラットパネ
ルディスプレイ装置において、所定期間中に与えられる
前記所定レベルの画素信号数を積算する積算手段と、該
積算手段の積算結果に基づいて前記パネル駆動周波数を
変更する周波数変更手段とを備えたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、フラットパネルディス
プレイ装置、特に、ＰＤＰ（Plasma DisplayPanal）や
蛍光表示管あるいはＥＬＰ（Electro Luminescent Pane
l）といった自発光型の表示セルを備えるフラットパネ
ルディスプレイ装置に関する。
プレイ装置、特に、ＰＤＰ（Plasma DisplayPanal）や
蛍光表示管あるいはＥＬＰ（Electro Luminescent Pane
l）といった自発光型の表示セルを備えるフラットパネ
ルディスプレイ装置に関する。
【０００２】
【従来の技術】可搬型パーソナルコンピュータ等の表示
装置に多用されるフラットパネルディスプレイ装置は、
ＣＲＴ（Cathode Ray Tube）型の表示装置に比べて遥か
に低電力であるが、長時間のバッテリ駆動を実現するた
めに、より一層の消電力化技術が求められている。
装置に多用されるフラットパネルディスプレイ装置は、
ＣＲＴ（Cathode Ray Tube）型の表示装置に比べて遥か
に低電力であるが、長時間のバッテリ駆動を実現するた
めに、より一層の消電力化技術が求められている。
【０００３】図１０は従来のフラットパネルディスプレ
イ装置の概念ブロックである。１は表示信号及びこの表
示信号に付随する各種の制御信号を発生する例えばグラ
フィック・ディスプレイ・コントローラ等の外部表示制
御回路、２は表示に必要な高電位（例えばＰＤＰの場合
で約１００Ｖ程度の直流電圧）の駆動電圧Ｖｓを発生す
る外部駆動電源、３は画面の水平方向及び垂直方向の走
査周期に合わせて表示タイミングを制御する制御回路、
４は自発光型の多数の表示セルをマトリクス状に配列し
た表示パネル、５は表示パネルを駆動するための各種の
駆動パルスを発生するドライバ、６は駆動電流検出回
路、７はＡＰＣ信号発生回路であり、駆動電流検出回路
６及びＡＰＣ信号発生回路７は、省電力化対策のために
特別に設けられた回路である。
イ装置の概念ブロックである。１は表示信号及びこの表
示信号に付随する各種の制御信号を発生する例えばグラ
フィック・ディスプレイ・コントローラ等の外部表示制
御回路、２は表示に必要な高電位（例えばＰＤＰの場合
で約１００Ｖ程度の直流電圧）の駆動電圧Ｖｓを発生す
る外部駆動電源、３は画面の水平方向及び垂直方向の走
査周期に合わせて表示タイミングを制御する制御回路、
４は自発光型の多数の表示セルをマトリクス状に配列し
た表示パネル、５は表示パネルを駆動するための各種の
駆動パルスを発生するドライバ、６は駆動電流検出回
路、７はＡＰＣ信号発生回路であり、駆動電流検出回路
６及びＡＰＣ信号発生回路７は、省電力化対策のために
特別に設けられた回路である。
【０００４】すなわち、駆動電流検出回路６は、駆動電
圧Ｖｓの伝送経路上に直列挿入された抵抗素子（図示
略）と、この抵抗素子の両端電圧を検出するための能動
素子（高電位のＶｓに対応した高耐圧のトランジスタ）
とを少なくとも有し、ドライバ５を介して表示パネル４
に供給される電流（以下「駆動電流Ｉｓ」）の大きさを
抵抗素子の両端電圧として取り出すものである。また、
ＡＰＣ信号発生回路７は、上記の両端電圧（＝駆動電流
Ｉｓ）の大きさに応じてＨレベル期間のデューティが変
化する所定のコントロール信号Ｓａｐｃを出力するもの
である。
圧Ｖｓの伝送経路上に直列挿入された抵抗素子（図示
略）と、この抵抗素子の両端電圧を検出するための能動
素子（高電位のＶｓに対応した高耐圧のトランジスタ）
とを少なくとも有し、ドライバ５を介して表示パネル４
に供給される電流（以下「駆動電流Ｉｓ」）の大きさを
抵抗素子の両端電圧として取り出すものである。また、
ＡＰＣ信号発生回路７は、上記の両端電圧（＝駆動電流
Ｉｓ）の大きさに応じてＨレベル期間のデューティが変
化する所定のコントロール信号Ｓａｐｃを出力するもの
である。
【０００５】図１１は駆動電流Ｉｓの大きさ（図では便
宜的にＩｓ(L) ＜Ｉｓ(M) ＜Ｉｓ(H ) の３段階）と、Ｓ
ａｐｃの所定論理レベル（ここでは便宜的にＨレベル）
期間のデューティ変化の対応関係を示す図である。駆動
電流Ｉｓは、表示パネル４の表示率、すなわち全表示セ
ル中の発光セルの割合に比例する。従って、表示率が高
くなる程（言い替えれば高輝度表示になる程）、電力消
費が増えて問題となるが、図１１の下段に示すように、
表示パネル４の駆動波形（例えばＰＤＰの場合の維持放
電波形）の高周波数期間をＳａｐｃのＨレベル期間に合
わせて変化させれば、表示率が高くなる程、高周波数期
間を減少（低周波数期間を増大）させることができ、上
記の電力消費問題を解決できる。
宜的にＩｓ(L) ＜Ｉｓ(M) ＜Ｉｓ(H ) の３段階）と、Ｓ
ａｐｃの所定論理レベル（ここでは便宜的にＨレベル）
期間のデューティ変化の対応関係を示す図である。駆動
電流Ｉｓは、表示パネル４の表示率、すなわち全表示セ
ル中の発光セルの割合に比例する。従って、表示率が高
くなる程（言い替えれば高輝度表示になる程）、電力消
費が増えて問題となるが、図１１の下段に示すように、
表示パネル４の駆動波形（例えばＰＤＰの場合の維持放
電波形）の高周波数期間をＳａｐｃのＨレベル期間に合
わせて変化させれば、表示率が高くなる程、高周波数期
間を減少（低周波数期間を増大）させることができ、上
記の電力消費問題を解決できる。
【０００６】
【発明が解決しようとする課題】しかしながら、かかる
従来のフラットパネルディスプレイ装置にあっては、駆
動電圧Ｖｓの伝送経路上に抵抗素子を直列挿入し、この
抵抗素子の両端電圧を検出する構成となっていたため、
（１）抵抗素子によって駆動電圧Ｖｓの電源インピーダ
ンスが増加し、電源効率が悪化する、（２）高耐圧のト
ランジスタを作り込む必要があり、回路規模の増大や集
積化への対応が困難になる、といった問題点がある。 ［目的］そこで、本発明は、電源効率の悪化を招くこと
なく、回路規模に抑えることができ、集積化に適応した
回路技術の提供を目的とする。
従来のフラットパネルディスプレイ装置にあっては、駆
動電圧Ｖｓの伝送経路上に抵抗素子を直列挿入し、この
抵抗素子の両端電圧を検出する構成となっていたため、
（１）抵抗素子によって駆動電圧Ｖｓの電源インピーダ
ンスが増加し、電源効率が悪化する、（２）高耐圧のト
ランジスタを作り込む必要があり、回路規模の増大や集
積化への対応が困難になる、といった問題点がある。 ［目的］そこで、本発明は、電源効率の悪化を招くこと
なく、回路規模に抑えることができ、集積化に適応した
回路技術の提供を目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、表示パネルの表示セルに所定レベルの画
素信号が与えられると、パネル駆動信号の周波数に同期
した周期で当該表示セルを点灯させるフラットパネルデ
ィスプレイ装置において、所定期間中に与えられる前記
所定レベルの画素信号数を積算する積算手段と、該積算
手段の積算結果に基づいて前記パネル駆動周波数を変更
する周波数変更手段とを備えたことを特徴とする。
成するために、表示パネルの表示セルに所定レベルの画
素信号が与えられると、パネル駆動信号の周波数に同期
した周期で当該表示セルを点灯させるフラットパネルデ
ィスプレイ装置において、所定期間中に与えられる前記
所定レベルの画素信号数を積算する積算手段と、該積算
手段の積算結果に基づいて前記パネル駆動周波数を変更
する周波数変更手段とを備えたことを特徴とする。
【０００８】
【作用】本発明では、表示率に直接関係する画素情報に
基づいて表示パネルの駆動周波数が変更される。従っ
て、駆動電圧Ｖｓの伝送経路上における抵抗素子や高耐
圧トランジスタが不要となり、電源効率の悪化や回路規
模の増大が回避され、集積化への対応が容易化される。
基づいて表示パネルの駆動周波数が変更される。従っ
て、駆動電圧Ｖｓの伝送経路上における抵抗素子や高耐
圧トランジスタが不要となり、電源効率の悪化や回路規
模の増大が回避され、集積化への対応が容易化される。
【０００９】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図９は本発明に係るフラットパネルディス
プレイ装置の実施例を示す図である。原理構成 図１において、１は外部表示制御回路、２は外部駆動電
源、３は制御回路、４は表示パネル、５はドライバであ
り、これらの回路１〜５は冒頭の従来例と同一のもので
ある。
する。図１〜図９は本発明に係るフラットパネルディス
プレイ装置の実施例を示す図である。原理構成 図１において、１は外部表示制御回路、２は外部駆動電
源、３は制御回路、４は表示パネル、５はドライバであ
り、これらの回路１〜５は冒頭の従来例と同一のもので
ある。
【００１０】また、１０は画素数積算回路、１１はＡＰ
Ｃ信号発生回路であり、これらの回路１０、１１は、本
実施例に特有なものである。すなわち、画素数積算回路
１０は所定期間に与えられる画像信号の中から所定レベ
ルの画素信号の数を積算する積算手段としての機能を有
し、ＡＰＣ信号発生回路１１は画素数積算回路１０の積
算結果に基づいてパネル駆動周波数を変更する周波数変
更手段としての機能を有するものである。
Ｃ信号発生回路であり、これらの回路１０、１１は、本
実施例に特有なものである。すなわち、画素数積算回路
１０は所定期間に与えられる画像信号の中から所定レベ
ルの画素信号の数を積算する積算手段としての機能を有
し、ＡＰＣ信号発生回路１１は画素数積算回路１０の積
算結果に基づいてパネル駆動周波数を変更する周波数変
更手段としての機能を有するものである。
【００１１】ここで、上記の所定期間とは、表示パネル
４の画面走査に同期した任意の期間であり、好ましくは
１垂直走査又は１水平走査の期間である。また、上記の
所定レベルの画素信号とは、表示パネル４の選択表示セ
ルを点灯（自発光）させ得るレベルを持つ画素信号であ
り、例えば、白／黒２階調のディジタル画素信号であれ
ば白レベルに相当する所定論理レベル（Ｈレベル又はＬ
レベル）である。また、上記のパネル駆動周波数とは、
表示パネル４を駆動するために必要な各種波形の周波数
であり、例えば、ＰＤＰの場合の維持放電波形の周波数
である。
４の画面走査に同期した任意の期間であり、好ましくは
１垂直走査又は１水平走査の期間である。また、上記の
所定レベルの画素信号とは、表示パネル４の選択表示セ
ルを点灯（自発光）させ得るレベルを持つ画素信号であ
り、例えば、白／黒２階調のディジタル画素信号であれ
ば白レベルに相当する所定論理レベル（Ｈレベル又はＬ
レベル）である。また、上記のパネル駆動周波数とは、
表示パネル４を駆動するために必要な各種波形の周波数
であり、例えば、ＰＤＰの場合の維持放電波形の周波数
である。
【００１２】駆動電流Ｉｓは、表示パネル４の表示率、
すなわち全表示セル中の発光セルの割合に比例し、表示
率は、表示パネル４の選択表示セルを点灯させ得るレベ
ルを持つ画素信号の積算数（例えば１垂直期間中の積算
数）に良く相関する。従って、この積算数（以下「積算
画素数」）は、表示に必要な駆動電流Ｉｓの大きさを間
接的に表す値であるから、図２に示すように、積算画素
数の値に基づいてＳａｐｃのＨレベル期間のデューティ
を変化させるように構成すれば、駆動電流Ｉｓを直接的
に検出する手段（抵抗素子や高耐圧トランジスタ等）を
不要にでき、駆動電圧Ｖｓの電源インピーダンスの増大
を招くことなく、集積化に適した回路構成を実現できる
のである。
すなわち全表示セル中の発光セルの割合に比例し、表示
率は、表示パネル４の選択表示セルを点灯させ得るレベ
ルを持つ画素信号の積算数（例えば１垂直期間中の積算
数）に良く相関する。従って、この積算数（以下「積算
画素数」）は、表示に必要な駆動電流Ｉｓの大きさを間
接的に表す値であるから、図２に示すように、積算画素
数の値に基づいてＳａｐｃのＨレベル期間のデューティ
を変化させるように構成すれば、駆動電流Ｉｓを直接的
に検出する手段（抵抗素子や高耐圧トランジスタ等）を
不要にでき、駆動電圧Ｖｓの電源インピーダンスの増大
を招くことなく、集積化に適した回路構成を実現できる
のである。
【００１３】第１実施例 図３は画素数積算回路及びＡＰＣ信号発生回路の具体的
な構成例である。なお、ここでは説明の簡単化のため
に、表示パネル４の全表示セル数を２５６若しくはそれ
以下としている。図３において、１２は画素信号ＤＡＴ
Ａ中のＨレベル（表示パネル４の選択表示セルを点灯さ
せ得るレベル）のビットをカウントする８ビット出力
（すなわち０(10)から２５６(10)までの積算値を出力）
のバイナリカウンタであり、このバイナリカウンタ１２
は、微小な遅延時間を有する遅延回路１３を通過した垂
直同期信号Ｖｓｙｎｃに同期して１垂直期間毎にリセッ
ト（積算値を０(10)にする）される。バイナリカウンタ
１２の最上位ビットからｎビット（ｎはパネル駆動波形
の周波数可変段階数に対応し例えば図２のように３段階
であればｎ＝２、実用的な１６段階であればｎ＝４とな
る；図では便宜的にｎ＝４としている）は、ｎビットの
ラッチ１４によって１垂直走査の間ラッチされ、ラッチ
１４のｎビット出力（すなわち１垂直走査期間中におけ
るＨレベル画素信号の積算値；以下、便宜的に符号Ｄｓ
で表す）は、コンパレータ１５の一方側入力（ｎビット
のＡ入力）に与えられる。コンパレータ１５の他方側入
力（ｎビットのＢ入力）には、任意周波数のクロック信
号ＣＬＫｓｔをカウントするｎビットのバイナリカウン
タ１６のｎビット出力（０段から１６段まで単調増加を
繰り返す周期関数、すなわちディジタル的な三角波；以
下、便宜的に符号Ｄｔで表す）が与えられており、コン
パレータ１５は、Ａ入力＜Ｂ入力のとき（Ｄｓ＜Ｄｔの
とき）に出力Ｑ（Ｓａｐｃとなる）をＨレベルにする。
な構成例である。なお、ここでは説明の簡単化のため
に、表示パネル４の全表示セル数を２５６若しくはそれ
以下としている。図３において、１２は画素信号ＤＡＴ
Ａ中のＨレベル（表示パネル４の選択表示セルを点灯さ
せ得るレベル）のビットをカウントする８ビット出力
（すなわち０(10)から２５６(10)までの積算値を出力）
のバイナリカウンタであり、このバイナリカウンタ１２
は、微小な遅延時間を有する遅延回路１３を通過した垂
直同期信号Ｖｓｙｎｃに同期して１垂直期間毎にリセッ
ト（積算値を０(10)にする）される。バイナリカウンタ
１２の最上位ビットからｎビット（ｎはパネル駆動波形
の周波数可変段階数に対応し例えば図２のように３段階
であればｎ＝２、実用的な１６段階であればｎ＝４とな
る；図では便宜的にｎ＝４としている）は、ｎビットの
ラッチ１４によって１垂直走査の間ラッチされ、ラッチ
１４のｎビット出力（すなわち１垂直走査期間中におけ
るＨレベル画素信号の積算値；以下、便宜的に符号Ｄｓ
で表す）は、コンパレータ１５の一方側入力（ｎビット
のＡ入力）に与えられる。コンパレータ１５の他方側入
力（ｎビットのＢ入力）には、任意周波数のクロック信
号ＣＬＫｓｔをカウントするｎビットのバイナリカウン
タ１６のｎビット出力（０段から１６段まで単調増加を
繰り返す周期関数、すなわちディジタル的な三角波；以
下、便宜的に符号Ｄｔで表す）が与えられており、コン
パレータ１５は、Ａ入力＜Ｂ入力のとき（Ｄｓ＜Ｄｔの
とき）に出力Ｑ（Ｓａｐｃとなる）をＨレベルにする。
【００１４】このような構成によれば、図４にその動作
タイミングチャートを示すように、Ｖｓｙｎｃの１周期
中に入力するＨレベルの画素信号ＤＡＴＡの数が積算さ
れ、この積算値はＶｓｙｎｃのタイミングでラッチ１４
に取り込まれた後、遅延回路１３の出力に同期して０
(10)にリセットされる。ここで、ラッチ１４に取り込ま
れた積算値Ｄｓは、１垂直走査期間中に入力したＨレベ
ル（表示パネル４の選択表示セルを点灯させ得るレベ
ル）の画素信号の総数であり、その最大数は、表示パネ
ル４の全表示セルの数（ここでは２５６）に相当する。
図４中破線で示す軌跡は、全ての表示セルを点灯させた
場合の積算値軌跡であり、この場合の電力消費が最も大
きい。
タイミングチャートを示すように、Ｖｓｙｎｃの１周期
中に入力するＨレベルの画素信号ＤＡＴＡの数が積算さ
れ、この積算値はＶｓｙｎｃのタイミングでラッチ１４
に取り込まれた後、遅延回路１３の出力に同期して０
(10)にリセットされる。ここで、ラッチ１４に取り込ま
れた積算値Ｄｓは、１垂直走査期間中に入力したＨレベ
ル（表示パネル４の選択表示セルを点灯させ得るレベ
ル）の画素信号の総数であり、その最大数は、表示パネ
ル４の全表示セルの数（ここでは２５６）に相当する。
図４中破線で示す軌跡は、全ての表示セルを点灯させた
場合の積算値軌跡であり、この場合の電力消費が最も大
きい。
【００１５】図４におけるラッチ１４の出力（Ｄｓ）
は、点灯セル数が最少のとき（ａ）、中ぐらいのとき
（ｂ）及び全セル点灯に近い最大のとき（ｃ）の３段階
を表している。段階ａではＤｓの値が小さいために「Ｄ
ｓ＜Ｄｔ」の期間が長く、コンパレータ１６の出力（Ｓ
ａｐｃ）のＨレベル期間が最大になる。一方、段階ｂで
はＤｓの値が中程度に大きくなるために「Ｄｓ＜Ｄｔ」
の期間は中程度となり、さらに、段階ｃではＤｓの値が
最大又は最大に近付くために「Ｄｓ＜Ｄｔ」の期間は最
小又は最小に近付く。
は、点灯セル数が最少のとき（ａ）、中ぐらいのとき
（ｂ）及び全セル点灯に近い最大のとき（ｃ）の３段階
を表している。段階ａではＤｓの値が小さいために「Ｄ
ｓ＜Ｄｔ」の期間が長く、コンパレータ１６の出力（Ｓ
ａｐｃ）のＨレベル期間が最大になる。一方、段階ｂで
はＤｓの値が中程度に大きくなるために「Ｄｓ＜Ｄｔ」
の期間は中程度となり、さらに、段階ｃではＤｓの値が
最大又は最大に近付くために「Ｄｓ＜Ｄｔ」の期間は最
小又は最小に近付く。
【００１６】従って、コンパレータの１６の出力（Ｓａ
ｐｃ）のＨレベル期間が１垂直走査期間における画素信
号の積算数に反比例して変化するから、このＳａｐｃを
用いて表示パネル４の駆動波形の周波数を変化させれ
ば、従来例のような駆動電流Ｉｓの直接的な検出手段
（抵抗素子や高耐圧のトランジスタ等）を要することな
く、表示率に応じた適正な駆動電流Ｉｓを得ることがで
き、その結果、駆動電圧Ｖｓの電源インピーダンスや回
路規模の増大問題を解決できるとともに、集積化に適し
た回路構成を提供することができる。
ｐｃ）のＨレベル期間が１垂直走査期間における画素信
号の積算数に反比例して変化するから、このＳａｐｃを
用いて表示パネル４の駆動波形の周波数を変化させれ
ば、従来例のような駆動電流Ｉｓの直接的な検出手段
（抵抗素子や高耐圧のトランジスタ等）を要することな
く、表示率に応じた適正な駆動電流Ｉｓを得ることがで
き、その結果、駆動電圧Ｖｓの電源インピーダンスや回
路規模の増大問題を解決できるとともに、集積化に適し
た回路構成を提供することができる。
【００１７】第２実施例 図５はアナログ回路で構成した例である。すなわち、抵
抗２０、オペアンプ２１、コンデンサ２２及びアナログ
スイッチ２３は、画素信号ＤＡＴＡのレベルを積分する
第１の積分器２４を構成し、この第１の積分器２４の積
分期間は、微小な遅延時間の遅延回路２５を通過したＶ
ｓｙｎｃに応答してオン／オフするアナログスイッチ２
３のオフ期間（１垂直走査期間）に相当する。従って、
この第１の積分器２４からは１垂直走査期間における画
素信号ＤＡＴＡの積算値が出力され、この積算値は非遅
延のＶｓｙｎｃのタイミングでサンプル＆ホールド回路
２６に保持される。サンプル＆ホールド回路２６の出力
（すなわち１垂直走査期間における画素信号ＤＡＴＡの
積算値；Ｄｓ）は、オペアンプを用いたアナログコンパ
レータ２７の一方入力に与えられ、このアナログコンパ
レータ２７の他方入力には、抵抗２８、オペアンプ２
９、コンデンサ３０及びアナログスイッチ３１からなる
第２の積分器３２からの鋸歯状波電圧Ｄｔ（クロック信
号ＣＬＫｓｗの周期ごとにリセットされる電圧）が与え
られており、アナログコンパレータ２７はＤｓ＜Ｄｔの
ときにＨレベルとなる信号（Ｓａｐｃ）を出力する。
抗２０、オペアンプ２１、コンデンサ２２及びアナログ
スイッチ２３は、画素信号ＤＡＴＡのレベルを積分する
第１の積分器２４を構成し、この第１の積分器２４の積
分期間は、微小な遅延時間の遅延回路２５を通過したＶ
ｓｙｎｃに応答してオン／オフするアナログスイッチ２
３のオフ期間（１垂直走査期間）に相当する。従って、
この第１の積分器２４からは１垂直走査期間における画
素信号ＤＡＴＡの積算値が出力され、この積算値は非遅
延のＶｓｙｎｃのタイミングでサンプル＆ホールド回路
２６に保持される。サンプル＆ホールド回路２６の出力
（すなわち１垂直走査期間における画素信号ＤＡＴＡの
積算値；Ｄｓ）は、オペアンプを用いたアナログコンパ
レータ２７の一方入力に与えられ、このアナログコンパ
レータ２７の他方入力には、抵抗２８、オペアンプ２
９、コンデンサ３０及びアナログスイッチ３１からなる
第２の積分器３２からの鋸歯状波電圧Ｄｔ（クロック信
号ＣＬＫｓｗの周期ごとにリセットされる電圧）が与え
られており、アナログコンパレータ２７はＤｓ＜Ｄｔの
ときにＨレベルとなる信号（Ｓａｐｃ）を出力する。
【００１８】従って、かかるアナログ的な構成であって
も、１垂直走査期間における画素信号の積算値に反比例
してＨレベルデューティが変化する信号（Ｓａｐｃ）を
生成でき、この信号（Ｓａｐｃ）を用いることにより、
従来例のような駆動電流Ｉｓの直接的な検出手段（抵抗
素子や高耐圧のトランジスタ等）を要することなく、表
示率に応じた適正な駆動電流Ｉｓを得ることができ、駆
動電圧Ｖｓの電源インピーダンスや回路規模の増大問題
を解決できるとともに、集積化に適した回路構成を提供
することができる。
も、１垂直走査期間における画素信号の積算値に反比例
してＨレベルデューティが変化する信号（Ｓａｐｃ）を
生成でき、この信号（Ｓａｐｃ）を用いることにより、
従来例のような駆動電流Ｉｓの直接的な検出手段（抵抗
素子や高耐圧のトランジスタ等）を要することなく、表
示率に応じた適正な駆動電流Ｉｓを得ることができ、駆
動電圧Ｖｓの電源インピーダンスや回路規模の増大問題
を解決できるとともに、集積化に適した回路構成を提供
することができる。
【００１９】第３実施例 上記の第１実施例や第２実施例では、静止表示画面中の
僅かな画素の輝度変化にＡＰＣ信号（Ｓａｐｃ）が応答
してしまうという欠点、すなわち、静止表示画面中で例
えばカーソル点滅や強調表示のための反転ブリンクを行
う場合、点滅やブリンクに応答して画素信号の積算値が
変化し、ＡＰＣ信号（Ｓａｐｃ）が変化することによ
り、画面全体の輝度がチラツクという欠点がある。
僅かな画素の輝度変化にＡＰＣ信号（Ｓａｐｃ）が応答
してしまうという欠点、すなわち、静止表示画面中で例
えばカーソル点滅や強調表示のための反転ブリンクを行
う場合、点滅やブリンクに応答して画素信号の積算値が
変化し、ＡＰＣ信号（Ｓａｐｃ）が変化することによ
り、画面全体の輝度がチラツクという欠点がある。
【００２０】そこで、本実施例では、かかる欠点を解決
するために、要するに、ある時点での画素数とその後に
続いて入力される新しい画素数とを比較し、その差があ
る一定値を上回った場合に、新しい画素数に基づいて表
示パネルの駆動電力を制御しようとするものである。な
お、第１実施例と共通する回路要素には同一の符号を付
すとともにその説明を省略するものとする。
するために、要するに、ある時点での画素数とその後に
続いて入力される新しい画素数とを比較し、その差があ
る一定値を上回った場合に、新しい画素数に基づいて表
示パネルの駆動電力を制御しようとするものである。な
お、第１実施例と共通する回路要素には同一の符号を付
すとともにその説明を省略するものとする。
【００２１】図６において、８ビットのバイナリカウン
タ１２からのｎビットの出力は、ｎビットの減算回路３
０のＡ入力とｎビットのラッチ３１に与えられる。ラッ
チ３１はアンドゲート３２の出力にＨレベルが現れたと
きにカウンタ１２のｎビット出力をラッチし、そのラッ
チ内容を減算回路３０のＢ入力に与える。減算回路３０
はＡ入力とＢ入力の差値ΔＤｘを計算してその差値ΔＤ
ｘをコンパレータ３３のＢ入力に与え、コンパレータ３
３は、Ａ入力の値（設定レジスタ３４の設定値ΔＤａ；
カーソル点滅や反転ブリンク等の周期的な画素数変化分
に対応した値を上回る値）とＢ入力の値（ΔＤｘ）とを
比較し、「ΔＤａ＜ΔＤｘ」のときに出力ＱからＨレベ
ルの信号Ｓｃを取り出す。信号Ｓｃはアンドゲート３２
の一方入力に与えられ、このアンドゲート３２の他方入
力にはＶｓｙｎｃが与えられている。
タ１２からのｎビットの出力は、ｎビットの減算回路３
０のＡ入力とｎビットのラッチ３１に与えられる。ラッ
チ３１はアンドゲート３２の出力にＨレベルが現れたと
きにカウンタ１２のｎビット出力をラッチし、そのラッ
チ内容を減算回路３０のＢ入力に与える。減算回路３０
はＡ入力とＢ入力の差値ΔＤｘを計算してその差値ΔＤ
ｘをコンパレータ３３のＢ入力に与え、コンパレータ３
３は、Ａ入力の値（設定レジスタ３４の設定値ΔＤａ；
カーソル点滅や反転ブリンク等の周期的な画素数変化分
に対応した値を上回る値）とＢ入力の値（ΔＤｘ）とを
比較し、「ΔＤａ＜ΔＤｘ」のときに出力ＱからＨレベ
ルの信号Ｓｃを取り出す。信号Ｓｃはアンドゲート３２
の一方入力に与えられ、このアンドゲート３２の他方入
力にはＶｓｙｎｃが与えられている。
【００２２】このような構成において、初期状態では、
コンパレータ３３の出力Ｑ（Ｓｃ）はＬレベルであり、
アンドゲート３２の出力もＬレベル固定であるから、カ
ウンタ１２の出力（積算値）は減算回路３２のみに与え
られ、減算回路３０からは、その積算値と同値のΔＤｘ
が出力される。ある時間を経過した時点でΔＤｘの値が
ΔＤａを上回ると、コンパレータ３３の出力Ｑ（Ｓｃ）
がＨレベルに変化し、アンドゲート３２の出力もＨレベ
ルに変化してその時点におけるカウンタ１２の出力がラ
ッチ３１に取り込まれる。そして、減算回路３０は、ラ
ッチ３１の保持内容（以下「旧積算値」）と以降のカウ
ンタ１２の出力（以下「新積算値」）との差値ΔＤｘを
演算し、コンパレータ３３はその差値ΔＤｘが設定値Δ
Ｄａを上回るまで出力Ｑ（Ｓｃ）をＬレベルに固定し続
ける。
コンパレータ３３の出力Ｑ（Ｓｃ）はＬレベルであり、
アンドゲート３２の出力もＬレベル固定であるから、カ
ウンタ１２の出力（積算値）は減算回路３２のみに与え
られ、減算回路３０からは、その積算値と同値のΔＤｘ
が出力される。ある時間を経過した時点でΔＤｘの値が
ΔＤａを上回ると、コンパレータ３３の出力Ｑ（Ｓｃ）
がＨレベルに変化し、アンドゲート３２の出力もＨレベ
ルに変化してその時点におけるカウンタ１２の出力がラ
ッチ３１に取り込まれる。そして、減算回路３０は、ラ
ッチ３１の保持内容（以下「旧積算値」）と以降のカウ
ンタ１２の出力（以下「新積算値」）との差値ΔＤｘを
演算し、コンパレータ３３はその差値ΔＤｘが設定値Δ
Ｄａを上回るまで出力Ｑ（Ｓｃ）をＬレベルに固定し続
ける。
【００２３】従って、出力Ｑ（Ｓｃ）がＬレベルの間、
すなわち図７に示すように、旧積算値と新積算値との差
値ΔＤｘが設定値ΔＤａを上回るまでの間は、ラッチ３
１から同一の積算値（旧積算値）が出力され続けてＳａ
ｐｃのＨレベルデューティが変化しないので、画面全体
の輝度のチラツキを抑えることができ、表示品質を向上
できる。
すなわち図７に示すように、旧積算値と新積算値との差
値ΔＤｘが設定値ΔＤａを上回るまでの間は、ラッチ３
１から同一の積算値（旧積算値）が出力され続けてＳａ
ｐｃのＨレベルデューティが変化しないので、画面全体
の輝度のチラツキを抑えることができ、表示品質を向上
できる。
【００２４】第４実施例 本実施例は、多階調表示への適用例である。図８はその
構成図であり、第１カウンタ４０は画素信号の第１ビッ
トＤＡＴＡ0 をカウントし、第２カウンタ４１は画素信
号の第２ビットＤＡＴＡ1 をカウントする。２個のカウ
ンタ４０、４１の各ｎビット出力は加算回路４２によっ
て加算され、その加算値（すなわち４階調表示画素信号
の積算値）はＶｓｙｎｃのタイミングでラッチ４３に取
り込まれ、このラッチ４３の出力Ｄｓが第１実施例と同
様のコンパレー１５で比較される。
構成図であり、第１カウンタ４０は画素信号の第１ビッ
トＤＡＴＡ0 をカウントし、第２カウンタ４１は画素信
号の第２ビットＤＡＴＡ1 をカウントする。２個のカウ
ンタ４０、４１の各ｎビット出力は加算回路４２によっ
て加算され、その加算値（すなわち４階調表示画素信号
の積算値）はＶｓｙｎｃのタイミングでラッチ４３に取
り込まれ、このラッチ４３の出力Ｄｓが第１実施例と同
様のコンパレー１５で比較される。
【００２５】本実施例における画素数の積算は、複数本
の画像データ信号の階調に対する重み付けに合わせて行
うようにしている。図８は、画像データ信号がＤＡＴＡ
0 とＤＡＴＡ1 の２ビット、すなわち４階調の場合であ
り、ＤＡＴＡ0 、ＤＡＴＡ1はそれぞれカウンタ４０、
４１で積算された後、その積算結果が加算回路４２で加
算されるが、カウンタ４１の積算値が階調の２ビット目
に対応する値であるため、２倍の重み付けを付加する必
要がある。本実施例では、階調の１ビット目に対応する
カウンタ４０の積算値を１ビットずらして（１／２倍し
て）加算回路４２に入力することにより、相対的に、階
調の２ビット目に対応する値に２倍の重み付けを付加し
ている。
の画像データ信号の階調に対する重み付けに合わせて行
うようにしている。図８は、画像データ信号がＤＡＴＡ
0 とＤＡＴＡ1 の２ビット、すなわち４階調の場合であ
り、ＤＡＴＡ0 、ＤＡＴＡ1はそれぞれカウンタ４０、
４１で積算された後、その積算結果が加算回路４２で加
算されるが、カウンタ４１の積算値が階調の２ビット目
に対応する値であるため、２倍の重み付けを付加する必
要がある。本実施例では、階調の１ビット目に対応する
カウンタ４０の積算値を１ビットずらして（１／２倍し
て）加算回路４２に入力することにより、相対的に、階
調の２ビット目に対応する値に２倍の重み付けを付加し
ている。
【００２６】なお、図８では４階調表示の例を示してい
るが、３階調以上の多階調表示に適用する場合には、そ
の画素信号のビット構成に合わせてカウンタの数を増や
すとともに、重み付けを付加して加算するように、複数
の加算回路を階層的に接続すれば良い。第５実施例 図９は、第４実施例の構成をアナログ回路で実現した例
であり、前記第１実施例の変形である。
るが、３階調以上の多階調表示に適用する場合には、そ
の画素信号のビット構成に合わせてカウンタの数を増や
すとともに、重み付けを付加して加算するように、複数
の加算回路を階層的に接続すれば良い。第５実施例 図９は、第４実施例の構成をアナログ回路で実現した例
であり、前記第１実施例の変形である。
【００２７】すなわち、第１実施例との相違は、第１の
積分器５０の入力抵抗を画素信号のビットＤＡＴＡ0 、
ＤＡＴＡ1 ごとに（ＤＡＴＡ0 に対して抵抗５１を、ま
たＤＡＴＡ1 に対して抵抗５２）備えるとともに、各抵
抗の値をビット重みに対応させた（抵抗５２の値は抵抗
５１の１／２）点にあり、余は第１実施例に共通する。
積分器５０の入力抵抗を画素信号のビットＤＡＴＡ0 、
ＤＡＴＡ1 ごとに（ＤＡＴＡ0 に対して抵抗５１を、ま
たＤＡＴＡ1 に対して抵抗５２）備えるとともに、各抵
抗の値をビット重みに対応させた（抵抗５２の値は抵抗
５１の１／２）点にあり、余は第１実施例に共通する。
【００２８】
【発明の効果】本発明によれば、所定期間中に与えられ
る前記所定レベルの画素信号数を積算し、その積算結果
に基づいてパネル駆動周波数を変更するように構成した
ので、電源効率の悪化を招くことなく、回路規模に抑え
ることができ、集積化に適応した回路技術を提供でき
る。
る前記所定レベルの画素信号数を積算し、その積算結果
に基づいてパネル駆動周波数を変更するように構成した
ので、電源効率の悪化を招くことなく、回路規模に抑え
ることができ、集積化に適応した回路技術を提供でき
る。
【図１】実施例の原理構成図である。
【図２】実施例の原理波形図である。
【図３】実施例の具体的な構成図（第１実施例）であ
る。
る。
【図４】図３の動作波形図である。
【図５】実施例の具体的な構成図（第２実施例）であ
る。
る。
【図６】実施例の具体的な構成図（第３実施例）であ
る。
る。
【図７】図６の動作波形図である。
【図８】実施例の具体的な構成図（第４実施例）であ
る。
る。
【図９】実施例の具体的な構成図（第５実施例）であ
る。
る。
【図１０】従来例の原理構成図である。
【図１１】従来例の原理波形図である。
４：表示パネル １０：画素数積算回路（積算手段） １１：ＡＰＣ信号発生回路（周波数変更手段）
Claims (3)
- 【請求項１】表示パネルの表示セルに所定レベルの画素
信号が与えられると、パネル駆動信号の周波数に同期し
た周期で当該表示セルを点灯させるフラットパネルディ
スプレイ装置において、 所定期間中に与えられる前記所定レベルの画素信号数を
積算する積算手段と、該積算手段の積算結果に基づいて
前記パネル駆動周波数を変更する周波数変更手段とを備
えたことを特徴とするフラットパネルディスプレイ装
置。 - 【請求項２】ある時点での画素数とその後に続いて入力
される新しい画素数とを比較し、その差がある一定値を
上回った場合に、新しい画素数に基づいて表示パネルの
駆動周波数を変更することを特徴とする請求項１記載の
フラットパネルディスプレイ装置。 - 【請求項３】複数ビット構成の画素信号をビット桁単位
に積算し、それぞれの積算結果にビット桁の重み値に対
応した重み付けを付加して加算することを特徴とする請
求項１記載のフラットパネルディスプレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12181393A JP3161870B2 (ja) | 1993-05-25 | 1993-05-25 | プラズマディスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12181393A JP3161870B2 (ja) | 1993-05-25 | 1993-05-25 | プラズマディスプレイ装置 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31109799A Division JP3162040B2 (ja) | 1993-05-25 | 1999-11-01 | プラズマディスプレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06332397A true JPH06332397A (ja) | 1994-12-02 |
| JP3161870B2 JP3161870B2 (ja) | 2001-04-25 |
Family
ID=14820569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12181393A Expired - Fee Related JP3161870B2 (ja) | 1993-05-25 | 1993-05-25 | プラズマディスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3161870B2 (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278421B1 (en) | 1996-11-06 | 2001-08-21 | Fujitsu Limited | Method and apparatus for controlling power consumption of display unit, display system equipped with the same, and storage medium with program stored therein for implementing the same |
| JP2002006794A (ja) * | 2000-06-19 | 2002-01-11 | Matsushita Electric Ind Co Ltd | 表示装置 |
| US6496165B1 (en) * | 1999-07-01 | 2002-12-17 | Pioneer Corporation | Driving apparatus for driving a plasma display panel based on power consumed during a non-light emitting period of a unit display period |
| JP2003122297A (ja) * | 2001-08-08 | 2003-04-25 | Fujitsu Hitachi Plasma Display Ltd | 表示装置およびその駆動方法 |
| JP2003228328A (ja) * | 2002-01-31 | 2003-08-15 | Sanyo Electric Co Ltd | デジタル駆動型表示装置 |
| US6876342B2 (en) * | 2001-08-24 | 2005-04-05 | Sony Corporation | Plasma display apparatus and driving method thereof |
| US6891519B2 (en) | 2002-03-20 | 2005-05-10 | Fujitsu Hitachi Plasma Display Limited | Display apparatus capable of maintaining high image quality without dependence on display load, and method for driving the same |
| US7075560B2 (en) | 2002-03-15 | 2006-07-11 | Fujitsu Hitachi Plasma Display Limited | Display apparatus that can control power while retaining grayscale continuity, and method for driving the same |
| US7109983B2 (en) | 1997-01-30 | 2006-09-19 | Mitsubishi Denki Kabushiki Kaisha | Display apparatus |
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| US7423611B2 (en) | 2001-08-08 | 2008-09-09 | Fujitsu Hitachi Plasma Display Limited | Display device capable of controlling power consumption without generating degradation in image quality, and method of driving the display device |
| JP2009151345A (ja) * | 2009-04-10 | 2009-07-09 | Hitachi Ltd | プラズマディスプレイの駆動方法及び装置 |
| US7742019B2 (en) | 2002-04-26 | 2010-06-22 | Toshiba Matsushita Display Technology Co., Ltd. | Drive method of el display apparatus |
| US7777698B2 (en) | 2002-04-26 | 2010-08-17 | Toshiba Matsushita Display Technology, Co., Ltd. | Drive method of EL display panel |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101641180B1 (ko) * | 2011-10-28 | 2016-07-20 | 전라남도 | 외해중층 전복양식장치 |
-
1993
- 1993-05-25 JP JP12181393A patent/JP3161870B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7423611B2 (en) | 2001-08-08 | 2008-09-09 | Fujitsu Hitachi Plasma Display Limited | Display device capable of controlling power consumption without generating degradation in image quality, and method of driving the display device |
| JP2003122297A (ja) * | 2001-08-08 | 2003-04-25 | Fujitsu Hitachi Plasma Display Ltd | 表示装置およびその駆動方法 |
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| JP2003228328A (ja) * | 2002-01-31 | 2003-08-15 | Sanyo Electric Co Ltd | デジタル駆動型表示装置 |
| EP2219171A1 (en) | 2002-03-15 | 2010-08-18 | Hitachi Plasma Display Limited | Plasma display apparatus and subfield driving method therefor |
| EP1746564A2 (en) | 2002-03-15 | 2007-01-24 | Fujitsu Hitachi Plasma Display Limited | Method of driving a plasma display apparatus |
| US7075560B2 (en) | 2002-03-15 | 2006-07-11 | Fujitsu Hitachi Plasma Display Limited | Display apparatus that can control power while retaining grayscale continuity, and method for driving the same |
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| US7777698B2 (en) | 2002-04-26 | 2010-08-17 | Toshiba Matsushita Display Technology, Co., Ltd. | Drive method of EL display panel |
| US7924248B2 (en) | 2002-04-26 | 2011-04-12 | Toshiba Matsushita Display Technology Co., Ltd. | Drive method of EL display apparatus |
| US7932880B2 (en) | 2002-04-26 | 2011-04-26 | Toshiba Matsushita Display Technology Co., Ltd. | EL display panel driving method |
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