JPH06334155A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH06334155A JPH06334155A JP5126342A JP12634293A JPH06334155A JP H06334155 A JPH06334155 A JP H06334155A JP 5126342 A JP5126342 A JP 5126342A JP 12634293 A JP12634293 A JP 12634293A JP H06334155 A JPH06334155 A JP H06334155A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】電気的に書込み／消去可能な半導体不揮発性メ
モリ（Ｅ2ＰＲＯＭ）のチップ面積の縮小を計り、あわ
せて、その簡便な製造方法を提供する。 【構成】Ｅ2ＰＲＯＭに負バイアス消去法を用いるとメ
モリ部トランジスタのソース領域１３を低バイアス化で
きるので、この領域を二重拡散領域にする必要が無い。
かつ周辺回路部の一部のトランジスタをフィールド酸化
膜２上にＴＦＴとして形成するので、基板１内に拡散層
を設ける必要が無く、さらにチップ面積が縮小できる。
上記構成のＥ2ＰＲＯＭのフィールド酸化膜２上のＴＦ
Ｔを、例えば、スタガ構造として形成する場合、このＴ
ＦＴのソース３、ドレイン４、チャネル５およびメモリ
部のフローティングゲート１０を、同時に積層した第１
のポリシリコン層を用いて形成し、このＴＦＴのゲート
６、基板１上のトランジスタのコントロールゲート８お
よびメモリ部のコントロールゲート８’を、同時に積層
した第２のポリシリコン層を用いて形成するのでその製
造が簡便である。
モリ（Ｅ2ＰＲＯＭ）のチップ面積の縮小を計り、あわ
せて、その簡便な製造方法を提供する。 【構成】Ｅ2ＰＲＯＭに負バイアス消去法を用いるとメ
モリ部トランジスタのソース領域１３を低バイアス化で
きるので、この領域を二重拡散領域にする必要が無い。
かつ周辺回路部の一部のトランジスタをフィールド酸化
膜２上にＴＦＴとして形成するので、基板１内に拡散層
を設ける必要が無く、さらにチップ面積が縮小できる。
上記構成のＥ2ＰＲＯＭのフィールド酸化膜２上のＴＦ
Ｔを、例えば、スタガ構造として形成する場合、このＴ
ＦＴのソース３、ドレイン４、チャネル５およびメモリ
部のフローティングゲート１０を、同時に積層した第１
のポリシリコン層を用いて形成し、このＴＦＴのゲート
６、基板１上のトランジスタのコントロールゲート８お
よびメモリ部のコントロールゲート８’を、同時に積層
した第２のポリシリコン層を用いて形成するのでその製
造が簡便である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に電気
的な書込み／消去が可能な半導体記憶装置およびその製
造方法に関する。
的な書込み／消去が可能な半導体記憶装置およびその製
造方法に関する。
【０００２】
【従来の技術】Ｅ2ＰＲＯＭ（Ｅlectorically Ｅrasabl
e ＰＲＯＭ）はメモリ部と周辺回路部とから成る。図３
および図４にメモリ部に設けられるＮチャネルトランジ
スタの構造を示す。このＮチャネルトランジスタは図３
に示すようにＰ型シリコン結晶基板５１の上にゲート酸
化膜５２、フローティングゲート５３、ＯＮＯ膜５４お
よびコントロールゲート５５がこの順に積層形成されて
いる。ＯＮＯ膜５４は二つのＳｉＯ2膜が間にＳｉＮ膜
を挟んで形成された三層構造の膜であり、フローティン
グゲート５３とコントロールゲート５５の間の絶縁膜の
役目を果たす。フローティングゲート５３は周囲を絶縁
膜で囲まれ、電気的に文字通りフローティング状態にあ
る。フローティングゲート５３の電位は、コントロール
ゲート５５によって制御される。ソース５６とドレイン
５７はそれぞれＰ型シリコン結晶基板５１の中にＮ型拡
散層として形成されている。
e ＰＲＯＭ）はメモリ部と周辺回路部とから成る。図３
および図４にメモリ部に設けられるＮチャネルトランジ
スタの構造を示す。このＮチャネルトランジスタは図３
に示すようにＰ型シリコン結晶基板５１の上にゲート酸
化膜５２、フローティングゲート５３、ＯＮＯ膜５４お
よびコントロールゲート５５がこの順に積層形成されて
いる。ＯＮＯ膜５４は二つのＳｉＯ2膜が間にＳｉＮ膜
を挟んで形成された三層構造の膜であり、フローティン
グゲート５３とコントロールゲート５５の間の絶縁膜の
役目を果たす。フローティングゲート５３は周囲を絶縁
膜で囲まれ、電気的に文字通りフローティング状態にあ
る。フローティングゲート５３の電位は、コントロール
ゲート５５によって制御される。ソース５６とドレイン
５７はそれぞれＰ型シリコン結晶基板５１の中にＮ型拡
散層として形成されている。
【０００３】Ｅ2ＰＲＯＭ（Ｅlectorically Ｅrasable
ＰＲＯＭ）はコントロールゲート５５に電圧をかけフロ
ーティングゲート５３の電荷を消すタイプのメモリＩＣ
であり電気的に消去が可能なので、紫外線照射による消
去を行うＥＰＲＯＭより扱い易いのが特徴である。この
ような構造のＥ2ＰＲＯＭの消去法には正バイアス消去
法と負バイアス消去法がある。
ＰＲＯＭ）はコントロールゲート５５に電圧をかけフロ
ーティングゲート５３の電荷を消すタイプのメモリＩＣ
であり電気的に消去が可能なので、紫外線照射による消
去を行うＥＰＲＯＭより扱い易いのが特徴である。この
ような構造のＥ2ＰＲＯＭの消去法には正バイアス消去
法と負バイアス消去法がある。
【０００４】正バイアス消去法は図３に示すように、ゲ
ート５８の電位を０Ｖとし、ソース領域５６に正の高い
バイアス電圧（例えば、１２Ｖ）をかけ、ドレイン領域
５７の電位を０Ｖとして行われる。この正バイアス消去
法では、ソース領域５６と基板１とのブレイクダウンを
防ぐため、ソース領域５６を低濃度拡散領域を持った二
重拡散構造で形成している。しかし、これによりゲート
長を長くとる必要がありセル面積の縮小は困難である。
ート５８の電位を０Ｖとし、ソース領域５６に正の高い
バイアス電圧（例えば、１２Ｖ）をかけ、ドレイン領域
５７の電位を０Ｖとして行われる。この正バイアス消去
法では、ソース領域５６と基板１とのブレイクダウンを
防ぐため、ソース領域５６を低濃度拡散領域を持った二
重拡散構造で形成している。しかし、これによりゲート
長を長くとる必要がありセル面積の縮小は困難である。
【０００５】一方、負バイアス消去法では、図４に示す
ように、ゲート５８に負バイアス（−１２Ｖ）の電圧を
かけ、ソース領域５６は５Ｖの電位、ドレイン領域５７
は０Ｖの電位にして行われる。よって、負バイアス消去
法ではソース領域５６を低バイアス化（５Ｖ）すること
ができるので、ソース領域５６と基板５１とのブレイク
ダウンのおそれが無い。従って、ソース領域５６を二重
拡散構造にする必要がなく、ゲート長を短くすることが
できる。そこで、Ｅ2ＰＲＯＭのセル面積縮小のため負
バイアス消去法が提案されている。
ように、ゲート５８に負バイアス（−１２Ｖ）の電圧を
かけ、ソース領域５６は５Ｖの電位、ドレイン領域５７
は０Ｖの電位にして行われる。よって、負バイアス消去
法ではソース領域５６を低バイアス化（５Ｖ）すること
ができるので、ソース領域５６と基板５１とのブレイク
ダウンのおそれが無い。従って、ソース領域５６を二重
拡散構造にする必要がなく、ゲート長を短くすることが
できる。そこで、Ｅ2ＰＲＯＭのセル面積縮小のため負
バイアス消去法が提案されている。
【０００６】
【発明が解決しようとする課題】ところで、Ｅ2ＰＲＯ
Ｍでは消費電力を低く抑えるため、その周辺回路部はＣ
ＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）で構成
する必要がある。図５に一般的なＣＭＯＳの構造を示
す。基板５１にＰ型のシリコン基板を用いた場合を例に
挙げて説明する。
Ｍでは消費電力を低く抑えるため、その周辺回路部はＣ
ＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）で構成
する必要がある。図５に一般的なＣＭＯＳの構造を示
す。基板５１にＰ型のシリコン基板を用いた場合を例に
挙げて説明する。
【０００７】ＣＭＯＳでは、図５（ａ）に示すようにＮ
チャネルおよびＰチャネルの両方のＭＯＳトランジスタ
が間に素子分離のためのフィールド酸化膜９０を挟んで
形成されている。基板５１がＰ型の場合には、この周辺
回路部のＮチャネルトランジスタ７１はそのソース７６
（Ｎ+ソース）およびドレイン７７（Ｎ+ドレイン）領域
がＰ型基板５１の表層近傍内部のＰ型領域７２（以下、
Ｐ−Ｗｅｌｌ層という）内にＮ型拡散層として形成され
ている。そして、ゲート７８はこのソース７６およびド
レイン７７領域が向かい合う側のそれぞれの端部に重畳
する位置の基板５１表面に酸化膜から成る絶縁層７９を
挟んで形成されている。
チャネルおよびＰチャネルの両方のＭＯＳトランジスタ
が間に素子分離のためのフィールド酸化膜９０を挟んで
形成されている。基板５１がＰ型の場合には、この周辺
回路部のＮチャネルトランジスタ７１はそのソース７６
（Ｎ+ソース）およびドレイン７７（Ｎ+ドレイン）領域
がＰ型基板５１の表層近傍内部のＰ型領域７２（以下、
Ｐ−Ｗｅｌｌ層という）内にＮ型拡散層として形成され
ている。そして、ゲート７８はこのソース７６およびド
レイン７７領域が向かい合う側のそれぞれの端部に重畳
する位置の基板５１表面に酸化膜から成る絶縁層７９を
挟んで形成されている。
【０００８】一方、この周辺回路部のＰチャネルトラン
ジスタ８１は、基板５１がＰ型であるので、基板５１の
表層近傍に低濃度のＮ型領域８３（以下、Ｎ−Ｗｅｌｌ
層という）を設け、このＮ−Ｗｅｌｌ層８３の中にＰ型
拡散層のソース８６（Ｐ+ソース）領域およびドレイン
８７（Ｐ+ドレイン）領域が形成されている。
ジスタ８１は、基板５１がＰ型であるので、基板５１の
表層近傍に低濃度のＮ型領域８３（以下、Ｎ−Ｗｅｌｌ
層という）を設け、このＮ−Ｗｅｌｌ層８３の中にＰ型
拡散層のソース８６（Ｐ+ソース）領域およびドレイン
８７（Ｐ+ドレイン）領域が形成されている。
【０００９】ゲート８８はこのソース８６およびドレイ
ン８７領域が向かい合う側のそれぞれの端部に重畳する
位置の基板５１表面に酸化膜から成る絶縁層８９を挟ん
で形成されている。
ン８７領域が向かい合う側のそれぞれの端部に重畳する
位置の基板５１表面に酸化膜から成る絶縁層８９を挟ん
で形成されている。
【００１０】このような構造の周辺回路部を有するＥ2
ＰＲＯＭにおいて、負バイアス消去を行うには、図５
（ｂ）に示すようにメモリ部のトランジスタのフローテ
ィングゲート５３に注入される電子を消去するため周辺
回路部のＮチャネルトランジスタ７１に負バイアスをか
ける必要がある。しかし、この場合周辺回路部のＮチャ
ネルトランジスタのソース・ドレインと基板間のＰＮ接
合が順方向バイアスとなり大電流が流れるのでこのよう
な使用はできない。従って、周辺回路部のＰ−Ｗｅｌｌ
層７２に負バイアスをかけて使用するので、Ｐ基板５１
とＰ−Ｗｅｌｌ層７２とを分離する必要がある。そこ
で、図５（ｃ）に示すようにＰ−Ｗｅｌｌ層７２を深い
Ｎ−Ｗｅｌｌ層７３で囲まなければならなかった。
ＰＲＯＭにおいて、負バイアス消去を行うには、図５
（ｂ）に示すようにメモリ部のトランジスタのフローテ
ィングゲート５３に注入される電子を消去するため周辺
回路部のＮチャネルトランジスタ７１に負バイアスをか
ける必要がある。しかし、この場合周辺回路部のＮチャ
ネルトランジスタのソース・ドレインと基板間のＰＮ接
合が順方向バイアスとなり大電流が流れるのでこのよう
な使用はできない。従って、周辺回路部のＰ−Ｗｅｌｌ
層７２に負バイアスをかけて使用するので、Ｐ基板５１
とＰ−Ｗｅｌｌ層７２とを分離する必要がある。そこ
で、図５（ｃ）に示すようにＰ−Ｗｅｌｌ層７２を深い
Ｎ−Ｗｅｌｌ層７３で囲まなければならなかった。
【００１１】このＰ−Ｗｅｌｌ層７２を深いＮ−Ｗｅｌ
ｌ層７３で囲むためには大面積を必要とするのでチップ
面積の増大化につながり、負バイアス消去法を用いてチ
ップ面積の縮小を図ることの利点が生かされないという
問題がある。
ｌ層７３で囲むためには大面積を必要とするのでチップ
面積の増大化につながり、負バイアス消去法を用いてチ
ップ面積の縮小を図ることの利点が生かされないという
問題がある。
【００１２】本発明はこのような課題を解決するために
なされたものであり、Ｅ2ＰＲＯＭのチップ面積の縮小
が図れる構造のＥ2ＰＲＯＭを提供することにある。
なされたものであり、Ｅ2ＰＲＯＭのチップ面積の縮小
が図れる構造のＥ2ＰＲＯＭを提供することにある。
【００１３】また、本発明の他の目的は、このチップ面
積の縮小が図られたＥ2ＰＲＯＭを簡便に製造できる製
造方法を提供することにある。
積の縮小が図られたＥ2ＰＲＯＭを簡便に製造できる製
造方法を提供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体の基板上に、メモリ部と該メモリ部の周縁に
周辺回路部とを有し、該周辺回路部のフィールド酸化膜
上に形成された薄膜トランジスタと、該周辺回路部の該
基板上に、ゲート酸化膜を挟んでゲート電極が形成され
た複数の第２のトランジスタと、該メモリ部の該基板上
に、ゲート酸化膜を挟んでゲート電極が形成された複数
の第３のトランジスタとを有し、該第３のトランジスタ
のソースおよびドレイン領域のそれぞれが単層の拡散層
で該基板内に形成され、該第２のトランジスタのソース
およびドレイン領域が単一の拡散層で囲まれて該基板内
に形成された半導体記憶装置であって、そのことにより
上記目的が達成される。
は、半導体の基板上に、メモリ部と該メモリ部の周縁に
周辺回路部とを有し、該周辺回路部のフィールド酸化膜
上に形成された薄膜トランジスタと、該周辺回路部の該
基板上に、ゲート酸化膜を挟んでゲート電極が形成され
た複数の第２のトランジスタと、該メモリ部の該基板上
に、ゲート酸化膜を挟んでゲート電極が形成された複数
の第３のトランジスタとを有し、該第３のトランジスタ
のソースおよびドレイン領域のそれぞれが単層の拡散層
で該基板内に形成され、該第２のトランジスタのソース
およびドレイン領域が単一の拡散層で囲まれて該基板内
に形成された半導体記憶装置であって、そのことにより
上記目的が達成される。
【００１５】また、本発明の半導体記憶装置の製造方法
は、半導体の基板上に、メモリ部と該メモリ部の周縁に
周辺回路部とを有し、該周辺回路部のフィールド酸化膜
上に形成された薄膜トランジスタと、該周辺回路部の該
基板上にゲート酸化膜を挟んでゲート電極が形成された
複数の第２のトランジスタと、該メモリ部の該基板上に
ゲート酸化膜を挟んでゲート電極が形成された複数の第
３のトランジスタとを有し、該第３のトランジスタのソ
ースおよびドレイン領域のそれぞれが単層の拡散層で該
基板内に形成され、該第２のトランジスタのソースおよ
びドレイン領域が単一の拡散層で囲まれて該基板内に形
成され、該薄膜トランジスタがスタガ構造である半導体
記憶装置の製造方法であって、該フィールド酸化膜およ
び該ゲート酸化膜が形成された直後の該基板上全面に、
該フィールド酸化膜および該ゲート酸化膜を覆って、第
１のポリシリコン層を堆積する工程と、該フィールド酸
化膜上の該第１のポリシリコン層をパターン形成して該
薄膜トランジスタのソース、チャネル、ドレイン部を形
成する工程と該メモリ部の該ゲート酸化膜上以外の部分
の第１のポリシリコン層を除去する工程とを同一のフォ
トエッチングで行う工程と、該基板上全面にＯＮＯ膜を
堆積する工程と、該メモリ部の該第１のポリシリコン上
に堆積された該ＯＮＯ膜以外のＯＮＯ膜をフォトエッチ
ングで除去する工程と、該基板を熱酸化して、周辺回路
部にシリコン酸化膜を堆積する工程と、該基板全面を覆
って第２のポリシリコン層を堆積する工程と、該周辺回
路部をレジストで覆う工程と、該メモリ部の該第１のポ
リシリコン層、該ＯＮＯ膜および該第２のポリシリコン
層を同時に同一の面形状にパターニングして、該第３の
トランジスタのゲート部を形成する工程と、該周辺回路
部のレジストを除去する工程と、該メモリ部をレジスト
で覆う工程と、該周辺回路部の該第２のポリシリコン層
をパターニングして、該薄膜トランジスタのゲートおよ
び該第２のトランジスタのゲートを同時に形成する工程
とを包含し、そのことにより上記目的が達成される。
は、半導体の基板上に、メモリ部と該メモリ部の周縁に
周辺回路部とを有し、該周辺回路部のフィールド酸化膜
上に形成された薄膜トランジスタと、該周辺回路部の該
基板上にゲート酸化膜を挟んでゲート電極が形成された
複数の第２のトランジスタと、該メモリ部の該基板上に
ゲート酸化膜を挟んでゲート電極が形成された複数の第
３のトランジスタとを有し、該第３のトランジスタのソ
ースおよびドレイン領域のそれぞれが単層の拡散層で該
基板内に形成され、該第２のトランジスタのソースおよ
びドレイン領域が単一の拡散層で囲まれて該基板内に形
成され、該薄膜トランジスタがスタガ構造である半導体
記憶装置の製造方法であって、該フィールド酸化膜およ
び該ゲート酸化膜が形成された直後の該基板上全面に、
該フィールド酸化膜および該ゲート酸化膜を覆って、第
１のポリシリコン層を堆積する工程と、該フィールド酸
化膜上の該第１のポリシリコン層をパターン形成して該
薄膜トランジスタのソース、チャネル、ドレイン部を形
成する工程と該メモリ部の該ゲート酸化膜上以外の部分
の第１のポリシリコン層を除去する工程とを同一のフォ
トエッチングで行う工程と、該基板上全面にＯＮＯ膜を
堆積する工程と、該メモリ部の該第１のポリシリコン上
に堆積された該ＯＮＯ膜以外のＯＮＯ膜をフォトエッチ
ングで除去する工程と、該基板を熱酸化して、周辺回路
部にシリコン酸化膜を堆積する工程と、該基板全面を覆
って第２のポリシリコン層を堆積する工程と、該周辺回
路部をレジストで覆う工程と、該メモリ部の該第１のポ
リシリコン層、該ＯＮＯ膜および該第２のポリシリコン
層を同時に同一の面形状にパターニングして、該第３の
トランジスタのゲート部を形成する工程と、該周辺回路
部のレジストを除去する工程と、該メモリ部をレジスト
で覆う工程と、該周辺回路部の該第２のポリシリコン層
をパターニングして、該薄膜トランジスタのゲートおよ
び該第２のトランジスタのゲートを同時に形成する工程
とを包含し、そのことにより上記目的が達成される。
【００１６】また、本発明の半導体記憶装置の製造方法
は、前記薄膜トランジスタを逆スタガ構造とし、前記フ
ィールド酸化膜およびゲート酸化膜が形成された直後の
前記基板上に、該フィールド酸化膜および該ゲート酸化
膜を覆って、第１のポリシリコン層を該基板上全面に堆
積する工程と、該フィールド酸化膜上の該第１のポリシ
リコン層をパターン形成して該薄膜トランジスタのゲー
トを形成する工程と前記メモリ部のゲート酸化膜上以外
の部分の該第１のポリシリコン層を除去する工程とを同
一のフォトエッチングで行う工程と、該基板上全面にＯ
ＮＯ膜を堆積する工程と、該メモリ部の該第１のポリシ
リコン上に堆積された該ＯＮＯ膜以外のＯＮＯ膜をフォ
トエッチングで除去する工程と、該基板を熱酸化して、
前記周辺回路部にシリコン酸化膜を堆積する工程と、該
基板全面を覆って第２のポリシリコン層を堆積する工程
と、該周辺回路部をレジストで覆う工程と、該メモリ部
の該第１のポリシリコン層、該ＯＮＯ膜および該第２の
ポリシリコン層を同時に同一の面形状にパターニングし
て、該第３のトランジスタのゲート部を形成する工程
と、該周辺回路部のレジストを除去する工程と、該メモ
リ部をレジストで覆う工程と、該周辺回路部の該第２の
ポリシリコン層をパターニングして、該薄膜トランジス
タのソース、チャネル、ドレイン部および該第２のトラ
ンジスタのゲートを同時に形成する工程とを包含する半
導体記憶装置の製造方法であって、そのことにより上記
目的が達成される。
は、前記薄膜トランジスタを逆スタガ構造とし、前記フ
ィールド酸化膜およびゲート酸化膜が形成された直後の
前記基板上に、該フィールド酸化膜および該ゲート酸化
膜を覆って、第１のポリシリコン層を該基板上全面に堆
積する工程と、該フィールド酸化膜上の該第１のポリシ
リコン層をパターン形成して該薄膜トランジスタのゲー
トを形成する工程と前記メモリ部のゲート酸化膜上以外
の部分の該第１のポリシリコン層を除去する工程とを同
一のフォトエッチングで行う工程と、該基板上全面にＯ
ＮＯ膜を堆積する工程と、該メモリ部の該第１のポリシ
リコン上に堆積された該ＯＮＯ膜以外のＯＮＯ膜をフォ
トエッチングで除去する工程と、該基板を熱酸化して、
前記周辺回路部にシリコン酸化膜を堆積する工程と、該
基板全面を覆って第２のポリシリコン層を堆積する工程
と、該周辺回路部をレジストで覆う工程と、該メモリ部
の該第１のポリシリコン層、該ＯＮＯ膜および該第２の
ポリシリコン層を同時に同一の面形状にパターニングし
て、該第３のトランジスタのゲート部を形成する工程
と、該周辺回路部のレジストを除去する工程と、該メモ
リ部をレジストで覆う工程と、該周辺回路部の該第２の
ポリシリコン層をパターニングして、該薄膜トランジス
タのソース、チャネル、ドレイン部および該第２のトラ
ンジスタのゲートを同時に形成する工程とを包含する半
導体記憶装置の製造方法であって、そのことにより上記
目的が達成される。
【００１７】
【作用】本発明によれば、半導体記憶装置において、周
辺回路部のトランジスタの一部をフィールド酸化膜上に
薄膜トランジスタ（略してＴＦＴともいう）として形成
するので、基板内に拡散層を設ける必要がない。また、
メモリ部の基板上にゲート酸化膜を挟んでゲート電極が
形成されてなる第３のトランジスタのソースおよびドレ
イン領域を基板内に単層の拡散層として設ける。さら
に、周辺回路部において、基板上にゲート酸化膜を挟ん
でゲート電極を形成してなる第２のトランジスタのソー
スおよびドレイン領域を一つの拡散層だけで囲んで基板
内に形成する。
辺回路部のトランジスタの一部をフィールド酸化膜上に
薄膜トランジスタ（略してＴＦＴともいう）として形成
するので、基板内に拡散層を設ける必要がない。また、
メモリ部の基板上にゲート酸化膜を挟んでゲート電極が
形成されてなる第３のトランジスタのソースおよびドレ
イン領域を基板内に単層の拡散層として設ける。さら
に、周辺回路部において、基板上にゲート酸化膜を挟ん
でゲート電極を形成してなる第２のトランジスタのソー
スおよびドレイン領域を一つの拡散層だけで囲んで基板
内に形成する。
【００１８】また、本発明によれば、上記の構成の半導
体記憶装置の製造方法において、周辺回路部のフィール
ド酸化膜上の薄膜トランジスタをスタガ構造として形成
する場合、この薄膜トランジスタのソース、ドレイン、
チャネルおよびメモリ部に形成される第３のトランジス
タのフローティングゲートを同時に積層した第１のポリ
シリコン層を用いて形成する。
体記憶装置の製造方法において、周辺回路部のフィール
ド酸化膜上の薄膜トランジスタをスタガ構造として形成
する場合、この薄膜トランジスタのソース、ドレイン、
チャネルおよびメモリ部に形成される第３のトランジス
タのフローティングゲートを同時に積層した第１のポリ
シリコン層を用いて形成する。
【００１９】かつ、この周辺回路部のフィールド酸化膜
上に形成される薄膜トランジスタのゲート、周辺回路部
の第２のトランジスタのゲートおよびメモリ部の第３の
トランジスタのコントロールゲートを、同時に積層した
第２のポリシリコン層を用いて形成する。
上に形成される薄膜トランジスタのゲート、周辺回路部
の第２のトランジスタのゲートおよびメモリ部の第３の
トランジスタのコントロールゲートを、同時に積層した
第２のポリシリコン層を用いて形成する。
【００２０】また、本発明によれば、上記構成の半導体
記憶装置の製造方法において、周辺回路部のフィールド
酸化膜上に形成される薄膜トランジスタを逆スタガ構造
として形成する場合、この薄膜トランジスタのゲートお
よびメモリ部の第３のトランジスタのフローティングゲ
ートを同時に積層した第１のポリシリコン層を用いて形
成する。
記憶装置の製造方法において、周辺回路部のフィールド
酸化膜上に形成される薄膜トランジスタを逆スタガ構造
として形成する場合、この薄膜トランジスタのゲートお
よびメモリ部の第３のトランジスタのフローティングゲ
ートを同時に積層した第１のポリシリコン層を用いて形
成する。
【００２１】かつ、この周辺回路部のフィールド酸化膜
上に形成される薄膜トランジスタのソース、ドレインお
よびチャネル部と周辺回路部の第２のトランジスタのゲ
ートおよびメモリ部の第３のトランジスタのコントロー
ルゲートを、同時に積層した第２のポリシリコン層を用
いて形成する。
上に形成される薄膜トランジスタのソース、ドレインお
よびチャネル部と周辺回路部の第２のトランジスタのゲ
ートおよびメモリ部の第３のトランジスタのコントロー
ルゲートを、同時に積層した第２のポリシリコン層を用
いて形成する。
【００２２】
【実施例】以下、本発明の実施例を示す。
【００２３】図１に本発明に係るＥ2ＰＲＯＭの周辺回
路部およびメモリ部を示す。このＥ2ＰＲＯＭの周辺回
路部はＰ型のシリコン基板１のフィールド酸化膜２上に
ＮチャネルのＴＦＴが形成されている。このＴＦＴはフ
ィールド酸化膜２上に、フィールド酸化膜２の表面方向
に、図の左側より、Ｎ+ソース３、チャネル層５および
Ｎ+ドレイン４がこの順に同一層で並んでいる。チャネ
ル層５はポリシリコンから成り、Ｎ+ソース３およびＮ+
ドレイン４はともにポリシリコンにＡｓ+がイオン注入
されて形成されたものである。チャネル層５の上には、
ポリシリコンから成るゲート６がチャネル層５との間に
ＳｉＯ2から成る絶縁膜７を挟んでチャネル層５と同一
の平面領域に形成されている。
路部およびメモリ部を示す。このＥ2ＰＲＯＭの周辺回
路部はＰ型のシリコン基板１のフィールド酸化膜２上に
ＮチャネルのＴＦＴが形成されている。このＴＦＴはフ
ィールド酸化膜２上に、フィールド酸化膜２の表面方向
に、図の左側より、Ｎ+ソース３、チャネル層５および
Ｎ+ドレイン４がこの順に同一層で並んでいる。チャネ
ル層５はポリシリコンから成り、Ｎ+ソース３およびＮ+
ドレイン４はともにポリシリコンにＡｓ+がイオン注入
されて形成されたものである。チャネル層５の上には、
ポリシリコンから成るゲート６がチャネル層５との間に
ＳｉＯ2から成る絶縁膜７を挟んでチャネル層５と同一
の平面領域に形成されている。
【００２４】このＴＦＴが形成されたフィールド酸化膜
２に隣接して、Ｐ型基板１の表層近傍内部にＮ−Ｗｅｌ
ｌ層１５が形成されている。このＮ−Ｗｅｌｌ層１５の
最表層部内にＰ+ソース１３とＰ+ドレイン１４が基板１
表面に沿う方向に所定の距離をおいて形成されている。
２に隣接して、Ｐ型基板１の表層近傍内部にＮ−Ｗｅｌ
ｌ層１５が形成されている。このＮ−Ｗｅｌｌ層１５の
最表層部内にＰ+ソース１３とＰ+ドレイン１４が基板１
表面に沿う方向に所定の距離をおいて形成されている。
【００２５】Ｐ+ソース１３とＰ+ドレイン１４のそれぞ
れの向かい合った端部に重畳して、Ｐ型のシリコン基板
１上にシリコン酸化膜から成る絶縁膜７が形成されてお
り、この絶縁膜７の上に、絶縁膜７とほぼ同じ平面領域
でコントロールゲート８が形成されている。
れの向かい合った端部に重畳して、Ｐ型のシリコン基板
１上にシリコン酸化膜から成る絶縁膜７が形成されてお
り、この絶縁膜７の上に、絶縁膜７とほぼ同じ平面領域
でコントロールゲート８が形成されている。
【００２６】一方、メモリ部では、隣接するフィールド
酸化膜２の間に挟まれた活性化領域にＮ+ソース２３と
Ｎ+ドレイン２４が基板１表面に沿う方向に所定の距離
をおいて形成されている。
酸化膜２の間に挟まれた活性化領域にＮ+ソース２３と
Ｎ+ドレイン２４が基板１表面に沿う方向に所定の距離
をおいて形成されている。
【００２７】Ｎ+ソース２３とＮ+ドレイン２４のそれぞ
れの向かい合った端部に重畳して、Ｐ型のシリコン基板
１上にシリコン酸化膜から成る絶縁膜１１が形成されて
おり、この絶縁膜１１の上に、絶縁膜１１とほぼ同じ平
面領域でフローティングゲート１０が形成されている。
このフローティングゲート１０に重畳して、ＯＮＯ膜９
とコントロールゲート８が同一の断面形状でこの順に積
層形成されている。
れの向かい合った端部に重畳して、Ｐ型のシリコン基板
１上にシリコン酸化膜から成る絶縁膜１１が形成されて
おり、この絶縁膜１１の上に、絶縁膜１１とほぼ同じ平
面領域でフローティングゲート１０が形成されている。
このフローティングゲート１０に重畳して、ＯＮＯ膜９
とコントロールゲート８が同一の断面形状でこの順に積
層形成されている。
【００２８】以上が、本発明に係るＥ2ＰＲＯＭの構成
であり、このような構成によれば、周辺回路部のＮチャ
ネルトランジスタを基板表面に形成していた従来技術の
ように、負バイアス消去法を用いてメモリ部のトランジ
スタのソース領域を単層の拡散層で形成してチップ面積
を縮小したにもかかわらず、周辺回路部の基板内に形成
されるＮチャネルトランジスタのＮ+ソース拡散層およ
びＮ+ドレイン層を基板内でＰ−Ｗｅｌｌ層で囲み、こ
れらをさらにＮ−Ｗｅｌｌ層で囲んで、チップ面積の増
大化を招来していたことをなくすことができる。
であり、このような構成によれば、周辺回路部のＮチャ
ネルトランジスタを基板表面に形成していた従来技術の
ように、負バイアス消去法を用いてメモリ部のトランジ
スタのソース領域を単層の拡散層で形成してチップ面積
を縮小したにもかかわらず、周辺回路部の基板内に形成
されるＮチャネルトランジスタのＮ+ソース拡散層およ
びＮ+ドレイン層を基板内でＰ−Ｗｅｌｌ層で囲み、こ
れらをさらにＮ−Ｗｅｌｌ層で囲んで、チップ面積の増
大化を招来していたことをなくすことができる。
【００２９】このような周辺回路部とメモリ部とを有す
るＥ2ＰＲＯＭは以下のように作製される。
るＥ2ＰＲＯＭは以下のように作製される。
【００３０】先ず、ホウ素をドープしたＰ型のシリコン
基板１を高温の酸化雰囲気中にさらし、シリコン酸化膜
を成長させる。フォトリソグラフィ工程により、酸化膜
上にＮ−Ｗｅｌｌ層１５のパターンを形成する。
基板１を高温の酸化雰囲気中にさらし、シリコン酸化膜
を成長させる。フォトリソグラフィ工程により、酸化膜
上にＮ−Ｗｅｌｌ層１５のパターンを形成する。
【００３１】次に、パターニングされたフォトレジスト
をマスクにして、埋込領域内の酸化膜にイオン注入を行
う（Ｎ+：31Ｐ+、６０ＫｅＶ５×１０12／ｃｍ2）。
をマスクにして、埋込領域内の酸化膜にイオン注入を行
う（Ｎ+：31Ｐ+、６０ＫｅＶ５×１０12／ｃｍ2）。
【００３２】続いて、フォトレジストを取り除き、注入
されたリンイオン（Ｐ+）を１１００℃の温度下、２４
０分間拡散させてＮ−Ｗｅｌｌ層１５を形成する。
されたリンイオン（Ｐ+）を１１００℃の温度下、２４
０分間拡散させてＮ−Ｗｅｌｌ層１５を形成する。
【００３３】次に、基板１全面に１４ｎｍの厚みの熱酸
化膜を形成し、続けてＣＶＤ法により１２０ｎｍの厚み
のシリコン窒化膜（ＳｉxＮy）を連続堆積させる。
化膜を形成し、続けてＣＶＤ法により１２０ｎｍの厚み
のシリコン窒化膜（ＳｉxＮy）を連続堆積させる。
【００３４】続いて、通常のフォトエッチングで活性領
域のみ熱酸化膜およびシリコン窒化膜（ＳｉxＮy）を残
し、その他は取り除く。
域のみ熱酸化膜およびシリコン窒化膜（ＳｉxＮy）を残
し、その他は取り除く。
【００３５】このシリコン窒化膜（ＳｉxＮy）は酸化さ
れにくい性質があり、次にこのシリコン窒化膜（Ｓｉx
Ｎy）をマスクとして１０５０℃のウエット酸化を行い
膜厚４００ｎｍのフィールド酸化膜２を形成する。この
フィールド酸化膜は一個一個の素子を互いに分離、絶縁
するという役目を持つ。
れにくい性質があり、次にこのシリコン窒化膜（Ｓｉx
Ｎy）をマスクとして１０５０℃のウエット酸化を行い
膜厚４００ｎｍのフィールド酸化膜２を形成する。この
フィールド酸化膜は一個一個の素子を互いに分離、絶縁
するという役目を持つ。
【００３６】続いて、マスクとして用いたシリコン窒化
膜（ＳｉxＮy）とその下層の熱酸化膜をリン酸にて除去
し、その後に１０ｎｍの厚みの酸化膜を酸化形成する。
この薄い酸化膜はメモリ部のゲート酸化膜１１となるも
ので、隣接するフィールド酸化膜２とフィールド酸化膜
２との間に形成される。ここまでは、ＣＭＯＳ作製の公
知技術の工程であるので工程図は省略した。図２（ａ）
〜（ｅ）は、以降の、このＥ2ＰＲＯＭの概略作製工程
を示したものである。以下、図２に従って説明する。
膜（ＳｉxＮy）とその下層の熱酸化膜をリン酸にて除去
し、その後に１０ｎｍの厚みの酸化膜を酸化形成する。
この薄い酸化膜はメモリ部のゲート酸化膜１１となるも
ので、隣接するフィールド酸化膜２とフィールド酸化膜
２との間に形成される。ここまでは、ＣＭＯＳ作製の公
知技術の工程であるので工程図は省略した。図２（ａ）
〜（ｅ）は、以降の、このＥ2ＰＲＯＭの概略作製工程
を示したものである。以下、図２に従って説明する。
【００３７】先ず、ＣＶＤ法により１００ｎｍの厚みの
ポリシリコン３１を基板１全面に堆積する。このポリシ
リコン３１の膜はメモリ部のフローティングゲートとな
る。このフローティングゲート用のポリシリコン３１の
膜と前記メモリ部のゲート酸化膜１１は連続して積層形
成される。ここまでの結果が図２（ａ）の状態である。
ポリシリコン３１を基板１全面に堆積する。このポリシ
リコン３１の膜はメモリ部のフローティングゲートとな
る。このフローティングゲート用のポリシリコン３１の
膜と前記メモリ部のゲート酸化膜１１は連続して積層形
成される。ここまでの結果が図２（ａ）の状態である。
【００３８】次に、周辺回路部のＮチャネルＴＦＴを形
成する部分とメモリ部の活性化領域以外のポリシリコン
３１をフォトエッチングで取り除く。この結果が図２
（ｂ）の状態である。
成する部分とメモリ部の活性化領域以外のポリシリコン
３１をフォトエッチングで取り除く。この結果が図２
（ｂ）の状態である。
【００３９】このフォトエッチング工程で使用したレジ
スト３３と３４を除去した後、ＯＮＯ膜９を堆積する。
ＯＮＯ膜９は１０ｎｍの厚みのＳｉＯ2膜、２０ｎｍの
厚みのＳｉＮ膜および１０ｎｍの厚みのＳｉＯ2膜の三
層がこの順で積層形成されたものである。このＯＮＯ膜
９の堆積後、メモリ部の活性化領域のポリシリコン３１
上に堆積されたＯＮＯ膜９以外の全てのＯＮＯ膜９をフ
ォトエッチングで取り除く。ここまでの結果が図２
（ｃ）の状態である。
スト３３と３４を除去した後、ＯＮＯ膜９を堆積する。
ＯＮＯ膜９は１０ｎｍの厚みのＳｉＯ2膜、２０ｎｍの
厚みのＳｉＮ膜および１０ｎｍの厚みのＳｉＯ2膜の三
層がこの順で積層形成されたものである。このＯＮＯ膜
９の堆積後、メモリ部の活性化領域のポリシリコン３１
上に堆積されたＯＮＯ膜９以外の全てのＯＮＯ膜９をフ
ォトエッチングで取り除く。ここまでの結果が図２
（ｃ）の状態である。
【００４０】次に、基板１表面の全てを覆って膜厚２５
ｎｍのＳｉＯ2膜３７を熱酸化で形成する。
ｎｍのＳｉＯ2膜３７を熱酸化で形成する。
【００４１】続いて、基板１表面の全てを覆ってポリシ
リコン３２を１００ｎｍの厚さで堆積する。このポリシ
リコン３２が周辺回路部ではフィールド酸化膜２上に形
成されるＴＦＴのゲート６、基板１上に形成されるトラ
ンジスタのコントロールゲート８、およびメモリ部の活
性化領域に形成されるトランジスタのコントロールゲー
ト８’となる。
リコン３２を１００ｎｍの厚さで堆積する。このポリシ
リコン３２が周辺回路部ではフィールド酸化膜２上に形
成されるＴＦＴのゲート６、基板１上に形成されるトラ
ンジスタのコントロールゲート８、およびメモリ部の活
性化領域に形成されるトランジスタのコントロールゲー
ト８’となる。
【００４２】次に、メモリ部において、ポリシリコン３
１、ＯＮＯ膜９、およびコントロールゲート用ポリシリ
コン３２の三層の活性化領域上の所定領域の部分を残
し、残りをエッチングにより連続で取り除く。エッチン
グにより取り除かれなかった部分はメモリ部のゲートに
なる。このメモリ部のゲート形成時、周辺回路部はフォ
トレジスト３６で覆っておく。ここまでの結果の状態を
図２（ｄ）に示す。
１、ＯＮＯ膜９、およびコントロールゲート用ポリシリ
コン３２の三層の活性化領域上の所定領域の部分を残
し、残りをエッチングにより連続で取り除く。エッチン
グにより取り除かれなかった部分はメモリ部のゲートに
なる。このメモリ部のゲート形成時、周辺回路部はフォ
トレジスト３６で覆っておく。ここまでの結果の状態を
図２（ｄ）に示す。
【００４３】続いて、周辺回路部においてフィールド酸
化膜２上に形成されるＴＦＴのゲート部のポリシリコン
３２と基板１上に形成されるトランジスタのコントロー
ルゲート８部のポリシリコン３２以外のポリシリコン３
２をフォトエッチで取り除く。この時、このフィールド
酸化膜２上のポリシリコン３１は、このポリシリコン３
１を覆って形成されている酸化膜がマスクの働きをして
エッチングで取り除かれない。また、この周辺回路部の
エッチング工程の時、メモリ部はフォトレジスト３８で
覆っておく。ここまでの結果の状態を図２（ｅ）に示
す。
化膜２上に形成されるＴＦＴのゲート部のポリシリコン
３２と基板１上に形成されるトランジスタのコントロー
ルゲート８部のポリシリコン３２以外のポリシリコン３
２をフォトエッチで取り除く。この時、このフィールド
酸化膜２上のポリシリコン３１は、このポリシリコン３
１を覆って形成されている酸化膜がマスクの働きをして
エッチングで取り除かれない。また、この周辺回路部の
エッチング工程の時、メモリ部はフォトレジスト３８で
覆っておく。ここまでの結果の状態を図２（ｅ）に示
す。
【００４４】次に、周辺回路部のＮチャネルＴＦＴ部と
メモリ部をフォトレジストで覆っておき、周辺回路部の
Ｎ−Ｗｅｌｌ層１５の所定の位置にイオン注入（Ｐ+：
11Ｂ+、１５ＫｅＶ、２×１０15／ｃｍ2）を行いＰ+ソ
ース１３およびＰ+ドレイン１４を形成する。
メモリ部をフォトレジストで覆っておき、周辺回路部の
Ｎ−Ｗｅｌｌ層１５の所定の位置にイオン注入（Ｐ+：
11Ｂ+、１５ＫｅＶ、２×１０15／ｃｍ2）を行いＰ+ソ
ース１３およびＰ+ドレイン１４を形成する。
【００４５】続いて、この周辺回路部のＰチャネルトラ
ンジスタ部をフォトレジストで覆っておき、Ｎチャネル
ＴＦＴ部の下層ポリシリコン３１の上部ゲート６で仕切
られた両側部およびメモリ部の所定の位置にイオン注入
（Ｎ+：75Ａｓ+、１５ＫｅＶ、２×１０15／ｃｍ2）を
行い、ＮチャネルＴＦＴのＮ+ソース３およびＮ+ドレイ
ン４とメモリ部のＮ+ソース２３およびＮ+ドレイン２４
を形成する。この結果は先に示した図１の状態となる。
ンジスタ部をフォトレジストで覆っておき、Ｎチャネル
ＴＦＴ部の下層ポリシリコン３１の上部ゲート６で仕切
られた両側部およびメモリ部の所定の位置にイオン注入
（Ｎ+：75Ａｓ+、１５ＫｅＶ、２×１０15／ｃｍ2）を
行い、ＮチャネルＴＦＴのＮ+ソース３およびＮ+ドレイ
ン４とメモリ部のＮ+ソース２３およびＮ+ドレイン２４
を形成する。この結果は先に示した図１の状態となる。
【００４６】この後は（図示はしないが）層間絶縁膜と
してＣＶＤ法によりＳｉＯ2膜を１００ｎｍの厚みで、
またホウ素・リンシリケートガラス（ＢＰＳＧ）を５０
０ｎｍの厚みでこの順に連続して堆積させる。
してＣＶＤ法によりＳｉＯ2膜を１００ｎｍの厚みで、
またホウ素・リンシリケートガラス（ＢＰＳＧ）を５０
０ｎｍの厚みでこの順に連続して堆積させる。
【００４７】次に、９００℃で１０分のメルト処理を行
い、コンタクトホールをフォトエッチングにより形成す
る。
い、コンタクトホールをフォトエッチングにより形成す
る。
【００４８】続いて、スパッタリング法によりＡｌ−Ｓ
ｉ−Ｃｕを５００ｎｍの厚さで堆積する。
ｉ−Ｃｕを５００ｎｍの厚さで堆積する。
【００４９】最後にフォトエッチングによりメタル配線
を行う。
を行う。
【００５０】なお、本実施例においてはＰ型基板を用い
たＥ2ＰＲＯＭを取り挙げたが、Ｎ型基板を用いた場合
においても構成についての基本的技術思想は同様であ
る。Ｎ型基板を用いた場合、周辺回路部のフィールド酸
化膜上に形成される薄膜トランジスタはＰ型の薄膜トラ
ンジスタとなる。
たＥ2ＰＲＯＭを取り挙げたが、Ｎ型基板を用いた場合
においても構成についての基本的技術思想は同様であ
る。Ｎ型基板を用いた場合、周辺回路部のフィールド酸
化膜上に形成される薄膜トランジスタはＰ型の薄膜トラ
ンジスタとなる。
【００５１】
【発明の効果】本発明の半導体記憶装置は周辺回路部の
一部のトランジスタをフィールド酸化膜上に薄膜トラン
ジスタとして形成するので、基板内の拡散層の形成を抑
制できる。従って、負バイアス消去法を用いたＥ2ＰＲ
ＯＭに適用すると、そのチップ面積の縮小効果、すなわ
ち、メモリ部のトランジスタのソース拡散領域が単層構
造ですむという効果が生かされるとともに、さらに周辺
回路部においてチップ面積の縮小化が図れる。このＥ2
ＰＲＯＭを用いれば携帯型の家電情報装置等の小型化に
大いに寄与できる。
一部のトランジスタをフィールド酸化膜上に薄膜トラン
ジスタとして形成するので、基板内の拡散層の形成を抑
制できる。従って、負バイアス消去法を用いたＥ2ＰＲ
ＯＭに適用すると、そのチップ面積の縮小効果、すなわ
ち、メモリ部のトランジスタのソース拡散領域が単層構
造ですむという効果が生かされるとともに、さらに周辺
回路部においてチップ面積の縮小化が図れる。このＥ2
ＰＲＯＭを用いれば携帯型の家電情報装置等の小型化に
大いに寄与できる。
【００５２】また、本発明では、上記構成のＥ2ＰＲＯ
Ｍの製造方法について、例えば、周辺回路部のフィール
ド酸化膜上に形成されるＴＦＴをスタガ構造として形成
する場合、このＴＦＴのソース、ドレイン、チャネルお
よびメモリ部のトランジスタのフローティングゲート
を、同時に積層したポリシリコン層を用いて形成する。
かつ、このＴＦＴのゲート、周辺回路部のトランジスタ
のゲートおよびメモリ部のトランジスタのコントロール
ゲートを、同時に積層した第２のポリシリコン層を用い
て形成するので、簡便で効率の良いＥ2ＰＲＯＭの製造
が可能である。
Ｍの製造方法について、例えば、周辺回路部のフィール
ド酸化膜上に形成されるＴＦＴをスタガ構造として形成
する場合、このＴＦＴのソース、ドレイン、チャネルお
よびメモリ部のトランジスタのフローティングゲート
を、同時に積層したポリシリコン層を用いて形成する。
かつ、このＴＦＴのゲート、周辺回路部のトランジスタ
のゲートおよびメモリ部のトランジスタのコントロール
ゲートを、同時に積層した第２のポリシリコン層を用い
て形成するので、簡便で効率の良いＥ2ＰＲＯＭの製造
が可能である。
【００５３】フィールド酸化膜上に形成されるＴＦＴを
逆スタガ構造として形成する場合もスタガ型の場合に準
じて簡便で効率の良い製造ができる。
逆スタガ構造として形成する場合もスタガ型の場合に準
じて簡便で効率の良い製造ができる。
【図１】本発明に係るＥ2ＰＲＯＭの周辺回路部および
メモリ部の断面図。
メモリ部の断面図。
【図２】本発明に係るＥ2ＰＲＯＭの概略作製工程図。
【図３】Ｅ2ＰＲＯＭの正バイアス消去法を示す図。
【図４】Ｅ2ＰＲＯＭの負バイアス消去法を示す図。
【図５】従来例の問題点を示すための一般的なＥ2ＰＲ
ＯＭの周辺回路部を示す図。
ＯＭの周辺回路部を示す図。
１ 基板（Ｐ型シリコン結晶基板） ２ フィールド酸化膜 ３、２３ Ｎ+ソース ４、２４ Ｎ+ドレイン ５ チャネル層 ６ ゲート ７ 絶縁膜 ８、８’ コントロールゲート ９ ＯＮＯ膜 １０ フローティングゲート １１ ゲート酸化膜 １３ Ｐ+ソース １４ Ｐ+ドレイン １５ Ｎ−Ｗｅｌｌ層 ３１、３２ ポリシリコン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (3)
- 【請求項１】半導体の基板上に、メモリ部と該メモリ部
の周縁に周辺回路部とを有し、 該周辺回路部のフィールド酸化膜上に形成された薄膜ト
ランジスタと、 該周辺回路部の該基板上に、ゲート酸化膜を挟んでゲー
ト電極が形成された複数の第２のトランジスタと、 該メモリ部の該基板上に、ゲート酸化膜を挟んでゲート
電極が形成された複数の第３のトランジスタとを有し、 該第３のトランジスタのソースおよびドレイン領域のそ
れぞれが単層の拡散層で該基板内に形成され、該第２の
トランジスタのソースおよびドレイン領域が単一の拡散
層で囲まれて該基板内に形成された半導体記憶装置。 - 【請求項２】半導体の基板上に、メモリ部と該メモリ部
の周縁に周辺回路部とを有し、 該周辺回路部のフィールド酸化膜上に形成された薄膜ト
ランジスタと、 該周辺回路部の該基板上にゲート酸化膜を挟んでゲート
電極が形成された複数の第２のトランジスタと、 該メモリ部の該基板上にゲート酸化膜を挟んでゲート電
極が形成された複数の第３のトランジスタとを有し、 該第３のトランジスタのソースおよびドレイン領域のそ
れぞれが単層の拡散層で該基板内に形成され、該第２の
トランジスタのソースおよびドレイン領域が単一の拡散
層で囲まれて該基板内に形成され、該薄膜トランジスタ
がスタガ構造である半導体記憶装置の製造方法であっ
て、 該フィールド酸化膜および該ゲート酸化膜が形成された
直後の該基板上全面に、該フィールド酸化膜および該ゲ
ート酸化膜を覆って、第１のポリシリコン層を堆積する
工程と、 該フィールド酸化膜上の該第１のポリシリコン層をパタ
ーン形成して該薄膜トランジスタのソース、チャネル、
およびドレイン部を形成する工程と該メモリ部の該ゲー
ト酸化膜上以外の部分の第１のポリシリコン層を除去す
る工程とを同一のフォトエッチングで行う工程と、 該基板上全面にＯＮＯ膜を堆積する工程と、 該メモリ部の該第１のポリシリコン上に堆積された該Ｏ
ＮＯ膜以外のＯＮＯ膜をフォトエッチングで除去する工
程と、 該基板を熱酸化して周辺回路部にシリコン酸化膜を堆積
する工程と、 該基板全面を覆って第２のポリシリコン層を堆積する工
程と、 該周辺回路部をレジストで覆う工程と、 該メモリ部の該第１のポリシリコン層、該ＯＮＯ膜およ
び該第２のポリシリコン層を同時に同一の面形状にパタ
ーニングして、該第３のトランジスタのゲート部を形成
する工程と、 該周辺回路部のレジストを除去する工程と、 該メモリ部をレジストで覆う工程と、 該周辺回路部の第２のポリシリコン層をパターニングし
て、該薄膜トランジスタのゲートおよび該第２のトラン
ジスタのゲートを同時に形成する工程とを包含する半導
体記憶装置の製造方法。 - 【請求項３】前記薄膜トランジスタが逆スタガ構造であ
り、前記フィールド酸化膜およびゲート酸化膜が形成さ
れた直後の前記基板上に、該フィールド酸化膜および該
ゲート酸化膜を覆って、第１のポリシリコン層を該基板
上全面に堆積する工程と、 該フィールド酸化膜上の該第１のポリシリコン層をパタ
ーン形成して該薄膜トランジスタのゲートを形成する工
程と前記メモリ部のゲート酸化膜上以外の部分の該第１
のポリシリコン層を除去する工程とを同一のフォトエッ
チングで行う工程と、 該基板上全面にＯＮＯ膜を堆積する工程と、 該メモリ部の該第１のポリシリコン上に堆積された該Ｏ
ＮＯ膜以外のＯＮＯ膜をフォトエッチングで除去する工
程と、 該基板を熱酸化して前記周辺回路部にシリコン酸化膜を
堆積する工程と、 該基板全面を覆って第２のポリシリコン層を堆積する工
程と、 該周辺回路部をレジストで覆う工程と、 該メモリ部の該第１のポリシリコン層、該ＯＮＯ膜およ
び該第２のポリシリコン層を同時に同一の面形状にパタ
ーニングして、該第３のトランジスタのゲート部を形成
する工程と、 該周辺回路部のレジストを除去する工程と、 該メモリ部をレジストで覆う工程と、 該周辺回路部の第２のポリシリコン層をパターニングし
て、該薄膜トランジスタのソース、チャネル、ドレイン
部および該第２のトランジスタのゲートを同時に形成す
る工程とを包含する請求項２に記載の半導体記憶装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5126342A JPH06334155A (ja) | 1993-05-27 | 1993-05-27 | 半導体記憶装置およびその製造方法 |
| US08/248,148 US5493139A (en) | 1993-05-27 | 1994-05-24 | Electrically erasable PROM (E2 PROM) with thin film peripheral transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5126342A JPH06334155A (ja) | 1993-05-27 | 1993-05-27 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334155A true JPH06334155A (ja) | 1994-12-02 |
Family
ID=14932799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5126342A Withdrawn JPH06334155A (ja) | 1993-05-27 | 1993-05-27 | 半導体記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5493139A (ja) |
| JP (1) | JPH06334155A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE19531629C1 (de) * | 1995-08-28 | 1997-01-09 | Siemens Ag | Verfahren zur Herstellung einer EEPROM-Halbleiterstruktur |
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-
1993
- 1993-05-27 JP JP5126342A patent/JPH06334155A/ja not_active Withdrawn
-
1994
- 1994-05-24 US US08/248,148 patent/US5493139A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US5493139A (en) | 1996-02-20 |
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