JPH06326314A - 薄膜トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ドレイン電流の経路を低抵抗化してオン電流
を増加させる。 【構成】 ガラス基板５０上にはゲート電極１０が形成
され、ゲート電極１０上にはゲート絶縁膜２０および非
晶質Ｓｉ層３０が形成されている。Ｓｉ層３０上にはソ
ース電極１５Ｓおよびドレイン電極１５Ｄが形成され、
これら全てを保護するように保護絶縁膜２３が形成され
ている。Ｓｉ層３０の少なくとも一対の互いに対向する
端部には、Ｐ（リン）が導入されたｎ型ドープ領域３２
が形成されている点に特徴がある。ｎ型ドープ領域３２
は、Ｓｉ層３０のゲート絶縁膜２０との界面近傍に形成
されるチャネル反転層３０ａと、ソース／ドレイン電極
１５とを相互にオーミック接触させるように機能する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜トランジスタおよ
びその製造方法に係り、特に、液晶表示装置用のアクテ
ィブマトリックス基板上でマトリックス状に形成される
薄膜トランジスタおよびその製造方法に関する。

【０００２】

【従来の技術】ガラス等の絶縁性基板上に薄膜トランジ
スタ（以下、ＴＦＴと表現する）をマトリックス状に形
成し、これをスイッチング素子として用いるアクティブ
マトリックス型の液晶表示装置は、高画質のフラットパ
ネルディスプレイとして期待されている。特に、活性層
として非晶質シリコン（以下、a-Ｓｉと表現する場合も
ある）および多結晶シリコンを用いたＴＦＴは、低温で
の大面積基板上への形成が容易であることから広く用い
られている。

【０００３】図２、図３および図４は、従来のa-Ｓｉ・
ＴＦＴの代表的な素子の断面構造を示している。図２の
構造はチャネルエッチ型と呼ばれ、ガラス基板５０上に
ゲート電極１０を形成後、これらを覆うようにゲート絶
縁膜２０、a-Ｓｉ層（活性層）３０、およびｎ型a-Ｓｉ
層（ｎ型ドープ層）３１を連続的に形成し、ドレイン電
極１４およびソース電極１５を形成後、バックチャネル
部のｎ型ドープ層３１をa-Ｓｉ層３０までエッチオフす
ることによりドレイン電極１４とソース電極１５を電気
的に分離して製造される。なお、前記ｎ型ドープ層３１
は、ゲート絶縁膜２０とa-Ｓｉ層３０との界面部に形成
されるチャネル反転層３０ａをソース／ドレイン電極１
５とオーミック接続させるように機能する。

【０００４】図３の構造はチャネルプロテクト型と呼ば
れ、ガラス基板５０上にゲート電極１０を形成後、ゲー
ト絶縁膜２０、a-Ｓｉ層３０、およびチャネル保護絶縁
膜２１を連続的に形成し、チャネル保護絶縁膜２１をエ
ッチングした後、ｎ型ドープ層３１、ドレイン電極１５
Ｄ、ソース電極１５Ｓを形成することにより製造され
る。

【０００５】図４の構造はｎ被覆型と呼ばれ、ガラス基
板５０上にゲート電極１０を形成後、ゲート絶縁膜２
０、a-Ｓｉ膜３０を連続的に形成し、a-Ｓｉ膜３０を島
状に加工してa-Ｓｉ層３０とした後にｎ型ドープ層３１
を形成する。次いでドレイン電極１５（Ｄ）およびソー
ス電極１５（Ｓ）を形成後、バックチャネル部のｎ型ド
ープ層３１をエッチオフし、ドレイン電極１５（Ｄ）と
ソース電極１５（Ｓ）とを電気的に分離することにより
製造される。

【０００６】

【発明が解決しようとする課題】図２に示したチャネル
エッチ型ＴＦＴでは、ソース電極１５（Ｓ）およびドレ
イン電極１５（Ｄ）とチャネル反転層３０ａとの間に膜
厚の厚いa-Ｓｉ層３０が挿入される。一般にノンドープ
のa-Ｓｉ層３０は１０⁹ （Ωcm）程度の高抵抗を持つた
めに、これによる寄生抵抗効果によってＴＦＴのオン状
態でのドレイン電流が抑えられてしまうという問題があ
った。

【０００７】一方、チャネルエッチ型ＴＦＴは、図３に
示したチャネルプロテクト型に較べて保護絶縁膜２１を
加工するためのフォトマスクが１枚不要であり、工程が
簡単になるという利点を有する。しかし、ｎ型ドープ層
３１とa-Ｓｉ層３０とのエッチング選択比が低いため、
チャネルエッチ型ではｎ型ドープ層３１をエッチングす
る際にa-Ｓｉ層３０もある程度エッチングされてしまう
ことからa-Ｓｉ層３０の膜厚を薄くすることが難しい。
このため、図２のチャネルエッチ型ＴＦＴでは、a-Ｓｉ
層３０の光電流によりＴＦＴのオフ抵抗が低下してしま
うことがある。

【０００８】ＴＦＴのオフ抵抗の低下は、表示装置への
応用においては画像のコントラスト比の低下や、画像の
焼付け等の致命的な影響を与える。また、当該チャネル
エッチ型ＴＦＴでは、a-Ｓｉ層３０を厚くしなければな
らないために膜形成に要する時間が必然的に長くなって
生産効率が上がらないという問題もある。

【０００９】図３のチャネルプロテクト型ＴＦＴでは、
a-Ｓｉ層３０上に保護絶縁膜２１が形成されており、ｎ
型ドープ層３１をエッチングする際の終点判定が容易で
あるためa-Ｓｉ層３０の膜厚を薄くすることが容易であ
る。したがって、上記の寄生抵抗効果による電流駆動能
力の低下を防止できる利点がある。ところが、チャネル
保護絶縁膜２１の加工に１枚余分なフォトマスクが必要
となり、製造工程も必然的に繁雑になる。また、工程数
の増加は製造コストの増大、歩留まりの低下をもたらす
という問題がある。

【００１０】図４に示したｎ被覆型ＴＦＴでは、ｎ型ド
ープ層３１がa-Ｓｉ層３０とＳｉＮ（ゲート絶縁膜）２
０との界面に接しているので、a-Ｓｉ層３０のチャネル
反転層３０ａにｎ型ドープ層３１を直接接触させること
ができる。このため通常の大きさの素子であれば、図２
のチャネルエッチ型ＴＦＴよりもオン電流を高くとるこ
とができる。但し、チャネル長はa-Ｓｉ層３０の島の長
さ、すなわちソース／ドレイン電極１５の間隔と、これ
らの電極がa-Ｓｉ層３０とオーバーラップする量との和
となる。このため、ソース／ドレイン電極間隔が加工プ
ロセスの最小加工寸法となっているような微細素子にお
いては、オーバーラップ分だけチャネル長さが増えオン
電流増加の効果は小さい。

【００１１】本発明の目的は、上記した従来技術の問題
を解決し、マスク数や工程数を増加させることなく、さ
らには歩留まりの低下を伴わずに、オン電流の増加とオ
フ電流の低減とを実現できるようにした薄膜トランジス
タおよびその製造方法を提供することにある。

【００１２】

【課題を解決するための手段】上記した目的を達成する
ために、本発明では、絶縁性基板上の一部に形成された
ゲート電極と、ゲート電極上に形成されたゲート絶縁膜
と、ゲート絶縁膜上に形成された半導体活性層とを具備
した薄膜トランジスタにおいて、以下のような手段を講
じた点に特徴がある。 (1) 半導体活性層の少なくとも一対の互いに対向する端
部に形成されたオーミックコンタクト領域と、前記対向
する端部に形成された各オーミックコンタクト領域と接
触するように形成された一対のソース／ドレイン電極と
を具備した。 (2) ゲート絶縁膜と半導体活性層との界面部に接するよ
うに、半導体活性層の少なくとも一対の互いに対向する
端部の側面に形成されたオーミックコンタクト層と、前
記対向する側面に形成された各オーミックコンタクト層
と接触するように形成された一対のソース／ドレイン電
極とを具備し、前記半導体活性層を、絶縁膜上に形成さ
れた多結晶半導体層および当該多結晶半導体層上に形成
された非晶質半導体層からなる積層構造とした。 (3) ゲート絶縁膜と半導体活性層との界面部に接するよ
うに、半導体活性層の少なくとも一対の互いに対向する
端部の側面に形成されたオーミックコンタクト層と、半
導体活性層の上面と略同一の高さとなるように形成さ
れ、前記対向する端部の側面でのみ各オーミックコンタ
クト層を介して半導体活性層と接続される一対のソース
／ドレイン電極とを具備し、前記半導体活性層を、絶縁
膜上に形成された多結晶半導体層および当該多結晶半導
体層上に形成された非晶質半導体層からなる積層構造と
した。

【００１３】また、本発明では、上記した各構成の薄膜
トランジスタを以下のような工程で製造するようにし
た。

【００１４】前記構成(1) の薄膜トランジスタは、絶縁
性基板上にゲート電極を形成する工程と、ゲート電極上
にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に半
導体膜を形成する工程と、前記半導体膜のゲート電極と
の対向領域にレジストパターンを形成する工程と、前記
レジストパターンをマスクとして半導体膜の不要箇所を
除去して半導体活性層を形成する工程と、レジストパタ
ーンを除去する前に、半導体活性層の少なくとも一対の
互いに対向する端部の側面から不純物を導入してオーミ
ックコンタクト領域を形成する工程と、前記対向する端
部に形成された各オーミックコンタクト領域と接触する
ように一対のソース／ドレイン電極を形成する工程とを
含むようにした。

【００１５】前記構成(2) の薄膜トランジスタは、絶縁
性基板上にゲート電極を形成する工程と、ゲート電極上
にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に非
晶質半導体活性膜を形成する工程と、前記非晶質半導体
活性膜を多結晶化する工程と、前記多結晶半導体活性膜
上に非晶質半導体活性膜を形成する工程と、前記非晶質
半導体活性膜上のゲート電極との対向領域にレジストパ
ターンを形成する工程と、前記レジストパターンをマス
クとして各半導体膜の不要箇所を除去して積層半導体活
性層を形成する工程と、レジストパターンを除去した
後、前記積層半導体活性層の側面を含む全面にオーミッ
クコンタクト層を形成する工程と、前記オーミックコン
タクト層上に電極層を形成する工程と、積層半導体活性
層上に形成されたオーミックコンタクト層および電極層
の一部を除去して前記電極層をソース電極およびドレイ
ン電極に分離加工する工程とを含むようにした。

【００１６】前記構成(3) の薄膜トランジスタは、絶縁
性基板上にゲート電極を形成する工程と、ゲート電極上
にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に非
晶質半導体膜を形成する工程と、前記非晶質半導体膜を
多結晶化する工程と、前記多結晶半導体活性膜上に非晶
質半導体活性膜を形成する工程と、前記非晶質半導体活
性膜上のゲート電極との対向領域にレジストパターンを
形成する工程と、前記レジストパターンをマスクとして
各半導体膜の不要箇所を除去して積層半導体活性層を形
成する工程と、レジストパターンを残したまま、積層半
導体活性層の側面を含む全面にオーミックコンタクト層
を形成する工程と、オーミックコンタクト上に電極層を
形成する工程と、積層半導体活性層上に形成されたオー
ミックコンタクト層および電極層の一部を除去し、レジ
ストパターンの上面を露出させる工程と、前記露出部か
ら異方性エッチングを行ってレジストパターンを選択的
に除去し、積層半導体活性層の上面を露出させる工程
と、主表面が半導体活性層の露出面と同一の高さとなる
ように、オーミックコンタクト層および電極層の一部を
除去する工程とを含むようにした。

【００１７】

【作用】上記(1) の構成を有する薄膜トランジスタによ
れば、ゲート絶縁膜と半導体活性層との界面部に形成さ
れるチャネル反転層が、半導体活性層の対向する端部の
側面においてソース／ドレイン電極と直接オーミック接
続されるようになるので、寄生抵抗効果による電流駆動
能力の低下が防止されてオン電流が増加する。

【００１８】さらに、上記(2) の構成を有する薄膜トラ
ンジスタによれば、ゲート絶縁膜と半導体活性層との界
面部に形成されるチャネル反転層が、キャリア（電子）
移動度の高い多結晶半導体層となるので、オン電流を増
加させることができる。

【００１９】さらに、上記(3) の構成を有する薄膜トラ
ンジスタによれば、半導体活性層とソース／ドレイン電
極とが、半導体活性層の側面でのみ各オーミックコンタ
クト層を介して接続されるので、オフ時にはオーミック
コンタクトによってホールの伝導が阻止され、オフ電流
を低減することができるようになる。

【００２０】

【実施例】以下、図面を参照して本発明を詳細に説明す
る。図１は、本発明を適用した薄膜トランジスタ（ＴＦ
Ｔ）の基本構成を示した断面図である。同図において、
ガラス基板５０上にはゲート電極１０が形成され、ゲー
ト電極１０上には窒化Ｓｉ（ＳｉＮｘ）より成るゲート
絶縁膜２０および活性層としてのa-Ｓｉ層３０が形成さ
れている。a-Ｓｉ層３０上には、ソース電極１５Ｓおよ
びドレイン電極１５Ｄが形成され、これら全てを保護す
るように保護絶縁膜２３が形成されている。

【００２１】ここで、本実施例ではa-Ｓｉ層３０の少な
くとも一対の互いに対向する端部に、Ｐ（リン）が１×
１０²⁰ (cm^-2) 以上導入されたｎ型ドープ領域３２（以
下、オーミックコンタクト領域と表現する場合もある）
が形成されている点に特徴がある。

【００２２】このｎ型ドープ領域３２は、a-Ｓｉ層３０
下部のゲート絶縁膜２０との界面近傍に形成されるチャ
ネル反転層３０ａと、ソース／ドレイン電極１５とを相
互にオーミック接続させるように機能する。したがっ
て、上記した構成によればドレイン電流が図中矢印で示
した経路で流れ、その電流経路中に高抵抗層が介在しな
いので、寄生抵抗効果による電流駆動能力の低下が防止
できるようになる。 ［第１実施例］図５〜図９は、本発明の第１実施例であ
るＴＦＴおよびその製造方法を示した断面図であり、前
記と同一の符号は同一または同等部分を表している。

【００２３】初めに、ガラス基板５０上にスパッタリン
グによってＣｒ膜を１００ｎｍの膜厚で堆積し、これを
通常のフォトリソグラフィ法により予定の形状にパター
ニングしてゲート電極１０を得る［図５］。次いで、プ
ラズマＣＶＤ法により、ゲート絶縁膜としての窒化Ｓｉ
（ＳｉＮｘ）膜２０および活性層としてのa-Ｓｉ膜３０
ｆを順次堆積する［図６］。

【００２４】次いで、通常のフォトリソグラフィ法によ
りフォトレジストパターン４０をa-Ｓｉ膜３０ｆ上に形
成する。次いで、このレジストパターン４０をマスクと
してa-Ｓｉ膜３０ｆを所望の形状にパターニング［図
７］し、活性層として機能するa-Ｓｉ層３０を形成す
る。

【００２５】次いで、同じフォトレジストパターン４０
をマスクとして、基板５０の斜め上方からＰ（リン）を
含むイオンビームを照射してa-Ｓｉ層３０の互いに対向
する側面からＰを導入してオーミックコンタクト領域３
２を形成する［図８］。Ｐのドーピング方法としては、
通常のイオン注入法を用いてもよいが、非質量分離型の
大口径イオンビームを用いるイオンドーピング法を用い
れば、大面積基板の処理が容易になる。

【００２６】イオンドーピング法の詳細については、例
えば特開平２ー１９９８２４公報で述べられている。な
お、パターニングされたa-Ｓｉ層３０の全ての側面にＰ
を導入する場合には、図３０に示すようにイオンビーム
１００の引出方向に対して基板５０を傾けて設置し、さ
らに基板全体を回転させればよい。また、ドーピング方
法としては、イオン照射だけではなく、レジストパター
ン４０を残したまま基板全体をＰＨ₃ 等のＰを含むガス
のプラズマ中にさらす方法（プラズマドーピング法）を
採用してもよい。

【００２７】以上のようにしてオーミックコンタクト領
域３２が形成されると、フォトレジストパターン４０を
除去した後、スパッタリングによりＭｏ膜１５ａおよび
Ａｌ膜１５ｂをそれぞれ５０ｎｍ、５００ｎｍの膜厚で
形成し、これらを予定の形状にパターニングしてソース
電極１５Ｓおよびドレイン電極１５Ｄを形成する。最後
にプラズマＣＶＤ法により素子全体を被覆するように保
護膜としてのＳｉＮ膜２３を形成して素子を完成する
［図９］。

【００２８】本実施例によれば、a-Ｓｉ層３０のゲート
絶縁膜２０との界面近傍に形成されるチャネル反転層３
０ａと、ソース／ドレイン電極１５とがオーミックコン
タクト領域３２を介して直接接続されるので、寄生抵抗
効果によって生じる電流駆動能力の低下が防止できるよ
うになる。

【００２９】また、a-Ｓｉ層３０の主表面には、前記図
２ないし図４に関して説明したｎ型ドープ層３１（本実
施例のオーミックコンタクト領域３２と同様に機能す
る）を形成しないので、上記した従来技術では必要であ
った、ｎ型ドープ層３１のa-Ｓｉ層３０に対する選択エ
ッチングが不要となる。従って、前記図３に示したよう
なチャネル保護絶縁膜２１の形成工程を導入することな
しにa-Ｓｉ層３０の薄膜化が達成できるようになる。

【００３０】さらに、a-Ｓｉ膜３０ｆをパターニングす
るためのフォトレジストパターン４０をそのままドーピ
ングマスクとして用いることができるので、オーミック
コンタクト領域３２を形成するために特別なマスクを新
たに形成する必要がなく、工程が繁雑化することもな
い。

【００３１】なお、本実施例ではゲート絶縁膜２０をＳ
ｉＮ単層としたが、これを２層構造としても本発明の趣
旨は損なわれない。たとえば前記図５において、ゲート
電極１０としてＡｌを用い、この表面を陽極化成法によ
り酸化して酸化アルミニウム（アルミナ）の皮膜を形成
（例えば、図２３の符号８７）し、その後、ゲート絶縁
膜としてのＳｉＮ膜２０を積層しても良い。このように
すれば、ゲート電極１０とa-Ｓｉ層３０あるいはドレイ
ン配線との短絡不良が低減される。

【００３２】また、本実施例においては、a-Ｓｉ層３０
の対向する端部の側面に不純物をドーピングしてオーミ
ックコンタクト領域３２を形成した後、これに熱処理又
はレーザ照射することでＴＦＴ特性が向上した。処理条
件としては、窒素中で３５０℃、１時間の熱処理、また
は室温で１８０ｍＪ／ｃｍ２の強度のＸｅＣｌパルスレ
ーザ照射であり、いずれもオン電流が約２倍に向上し
た。

【００３３】さらに、本実施例では活性層をa-Ｓｉ層３
０としたが、これを非晶質のＧｅ、Ｓｉ−Ｇｅ混晶、Ｓ
ｉＣとしてもよい。これらの膜は、成膜用のガスとして
ゲルマン、メタンなどを用いることにより容易に得られ
る。又、これらの膜材料をターゲットとするスパッタ法
を用いて成膜してもよい。また、減圧ＣＶＤ法による多
結晶シリコンＳｉ、多結晶Ｇｅを用いても良い。

【００３４】なお、a-Ｓｉ層３０の側面に不純物をドー
ピングする際、平面図上で長方形のシリコンパターン３
０の左右の対向する２辺の側面にのみドーピングすれ
ば、a-Ｓｉ層３０の他の２辺に不要な高濃度不純物層が
無くなり、ＴＦＴのオフ特性が更に向上する。

【００３５】次に、前記図５〜図９に関して説明した構
造のＴＦＴにおいて、a-Ｓｉ層３０のパターニングをゲ
ート電極１０と自己整合的に行う方法を、図１０〜図１
２を参照して説明する。

【００３６】上記と同様にガラス基板５０上にゲート電
極１０を形成した後、ゲート絶縁膜２０およびa-Ｓｉ膜
（膜厚４００ｎｍ）３０ｆを連続的に成膜する。次い
で、a-Ｓｉ膜３０ｆの表面にポジタイプ（感光した部分
が除去される）のフォトレジスト４０を塗布した後、ガ
ラス基板５０の裏面から露光６１する［図１０］。

【００３７】これによりゲート電極１０の投影領域以外
のレジスト４０は感光されるので、これを現像するとゲ
ート電極１０上にのみレジスト４０が残る［図１１］。
したがって、これをマスクとしてa-Ｓｉ膜３０ｆをエッ
チングすれば、ゲート電極１０と自己整合したa-Ｓｉ層
３０が形成できる。

【００３８】その後、第１実施例と同じ手法によりにa-
Ｓｉ層３０の側面にオーミックコンタクト領域３２を形
成する［図１２］。以下、第１実施例と同じくソース／
ドレイン電極１５および保護膜２３等を形成して素子が
完成する。

【００３９】なお、一般的にゲート電極１０は他の配線
（例えば、ゲート配線）と同時に形成されるので、a-Ｓ
ｉ層３０をゲート電極１０と自己整合的に形成すると、
当該他の配線上にもa-Ｓｉ層３０が形成されてしまう。
したがって、図１３の平面図に示したように、ゲート電
極１０による自己整合とフォトマスク６２とを併用して
a-Ｓｉ膜３０ｆを加工し、a-Ｓｉ層３０を形成するよう
にしても良い。

【００４０】図１４は、前記した本発明のＴＦＴを適用
した液晶表示装置用アクティブマトリクス基板の構成を
示した平面図、図１６は一組の液晶セルとＴＦＴからな
る一画素の平面構造であり、図１７は図１６のＸ−Ｘ’
線での断面図である。

【００４１】ドレイン配線Ｄとゲート配線Ｇとで囲まれ
た画素領域内には、ゲート配線Ｇの一部をゲート電極１
０とするＴＦＴおよび当該ＴＦＴとソース電極１５Ｓを
介して接続された液晶セルＬＣが形成されている。当該
ＴＦＴの断面構造は、前記図９に関して説明した第１実
施例とほぼ同じであり、前記と同様の製造方法により得
られるが、前記のプロセスとの変更点のみを記すと以下
のようになる。 （１）ゲート絶縁膜１０を、ゲート電極１０の表面を酸
化して得たアルミナ膜８７と、プラズマＣＶＤで形成し
たＳｉＮ膜２０との２層構造としている。 （２）液晶セルＬＣを構成するための透明電極８５を追
加している。この透明電極８５は、ゲート電極１０およ
び表面酸化膜８７を形成後、ＩＴＯ（Ｉｎｄｉｕｍ Ｔ
ｉｎ Ｏｘｉｄｅ）膜をスパッタ法により堆積し、ウエ
ットエッチングにより予定の形状に加工することにより
形成される。 （３）ゲート電極１０はＡｌ膜をスパッタで堆積した
後、燐酸系のエッチング液（ＰＡＮ液）でエッチングし
て予定の形状に形成した。 （４）ソース電極１５Ｓと透明電極８５とを接続するた
めに、透明電極８５上のゲート絶縁膜２０をＳＦ６系ガ
スでドライエッチングして除去している。 （５）ゲート配線Ｇおよびドレイン配線Ｄを、それぞれ
ゲート電極１０、ドレイン電極１５Ｄと同時に成膜、エ
ッチング加工して形成した。

【００４２】この他、液晶８６などＴＦＴ以外の部分に
ついて説明する。ＴＮ型液晶８６は、ＴＦＴを形成した
ガラス基板５０と対向するガラス基板（対向基板）８８
の間に封入される。対向基板８８上には不要な光線を遮
蔽するするためのブラックマトリクス８４とＩＴＯ８２
膜が形成されている。液晶８６は、対向基板８８表面の
ＩＴＯ８２とＴＦＴ基板５０表面のＩＴＯ８５との間に
印加される電圧により駆動される。

【００４３】ガラス基板５０、８８のいずれの表面に
も、光を偏向させるための偏向板８１が貼付られてい
る。この２枚の偏向板８１の偏向軸を直交、又は平行配
置させると、それぞれノーマリーブラック、ノーマリー
ホワイトの表示モードとなる。又、図には示していない
が液晶８６を配向させるための配向膜が、液晶８６と接
する面すなわちガラス基板５０側では保護膜２３の表面
に、対向基板８８側ではＩＴＯ膜８２の表面に塗布され
ている。

【００４４】塗布後の配向膜表面はラビング法により処
理され、液晶分子を配向させるための異方性が与えられ
る。なお本実施例では、ソース電極１５Ｓと同層の電極
１５Ｓ’とゲート配線Ｇとの間に容量Ｃadd が形成され
る。容量Ｃadd は、ＴＦＴを通して画素電極８５に書き
込まれた電圧で液晶８６を駆動する際、電圧の歪を低減
して表示される画像の品質を向上する効果をもつ。

【００４５】本実施例でも、ＴＦＴの活性層３０は非晶
質シリコン（a-Ｓｉ）により構成されている。オーミッ
クコンタクト領域３２は高濃度ｎ型ドーピング領域であ
る。当該オーミックコンタクト領域３２はa-Ｓｉ層３０
の側面にのみ形成されるため、a-Ｓｉ層３０の上面の一
部は直接ソース／ドレイン電極１５Ｓ、１５Ｄと接す
る。このため、オフ状態でホールがこの上面をこえて直
接ソースドレイン電極１５に注入される、すなわちブロ
ッキングされない。しかし、活性層３０が非晶質シリコ
ン（a-Ｓｉ）であり、実質的にホールによる伝導をほと
んど無視できるため、オフ電流は低く抑えられる。

【００４６】一方、オン電流はa-Ｓｉ層３０のチャネル
反転層から端部の高濃度ｎ型ドープ層３２を介してソー
ス／ドレイン電極１５Ｓ、１５Ｄに流れる。すなわち、
従来構造（チャネルエッチ構造）のように、厚いa-Ｓｉ
層３０の中を膜厚方向に流れることが無いため、寄生抵
抗が挿入されず出力電流が向上する。しかも、この効果
は新たなフォトマスクの追加無しに可能となっており、
前記図２に関して説明した従来のチャネルエッチ構造と
同等の製造プロセス、製造コストで達成することができ
る。

【００４７】図１５は、前記した本発明のＴＦＴを適用
した液晶表示装置用アクティブマトリクス基板の構成を
示した平面図であり、前記と同一の符号は同一または同
等部分を表している。本実施例では、周辺駆動回路の一
部を画素用ＴＦＴと同じガラス基板上に形成するように
している。

【００４８】同図において、ガラス基板５０上で横方向
に並んだＴＦＴの各ゲート電極１０から共通に引き出さ
れたゲートラインＧ１〜ＧＭに対しては、ゲート駆動回
路（ドライバーＩＣ）７１から順次ゲート電圧が印加さ
れ、各ゲートライン毎にゲートがオンされる。

【００４９】一方、縦方向に並んだＴＦＴの各ドレイン
電極１５Ｄから共通に引き出したドレインラインＤ１〜
ＤＮに対しては、上記オンされたゲートライン毎のデー
タ電圧がデータ駆動回路７２からサンプリング回路７３
を経て順次印加され、各液晶セルに与えられる。

【００５０】また、サンプリング回路７３は、図２９に
示した様に各ドレインラインＤ1 ，Ｄ2 …へのデータの
供給を制限するためのサンプリングＴＦＴ１０１を具備
し、サンプリングＴＦＴ１０１のゲートに、各画素ＴＦ
Ｔがオンしている間に複数の電圧φ１、φ２を供給す
る。隣接するドレインラインＤ1 ，Ｄ2 およびＤ3 ，Ｄ
4 等は２本ずつひとまとめにされ、それぞれ共通ライン
ＤＫ1 ，ＤＫ2 としてデータ駆動回路７２に接続され
る。

【００５１】サンプリング回路７３は、画素用ＴＦＴと
同様にガラス基板上５０に形成されるので、サンプリン
グ回路７３とデータ駆動回路７２との接続配線数は半減
される。このため、データ駆動回路７２を構成するドラ
イバＩＣの数を半減できる。さらに、サンプリング回路
７３は画素用ＴＦＴと同じ工程で容易に形成できるの
で、ドライバＩＣの数を半減することができ、液晶表示
コストを低減できる効果がある。

【００５２】図２４は、本発明に係る液晶表示装置の駆
動方式を採用したラップトップ型（又はブック型）のパ
ーソナルコンピュータのー実施例の概略斜視図である。
キーボード７５を本体として、これに表示モニターとな
る液晶表示装置７６が具備されている。本駆動方式を採
用すると、サンプリング回路を画素ＴＦＴと同一基板上
に形成でき、安価かつ軽量のマイクロコンピュータが実
現できる。

【００５３】また、データ駆動用ドライバＩＣの数が少
なくなるので、従来ではガラス基板の上下両側に分割し
て配置する必要のあったＩＣを上側もしくは下側の一方
のみとすることができる。これにより、図２４に示した
様に、表示装置の表示領域の額縁（図中では表示領域の
下側）を小さくでき、パソコンの小型化、表示面の大型
化が可能となる。 ［第２実施例］図１８は、本発明の第２実施例であるＴ
ＦＴの構造を示した断面図であり、前記と同一の符号は
同一または同等部分を表している。ここでは、液晶表示
装置用のアクティブマトリックス基板に適用した場合を
例にして説明する。なお、その平面構造は図１６と同じ
であり、図１８は図１６のＸ−Ｘ’線での断面図に相当
する。

【００５４】本実施例では、a-Ｓｉ層３０の上面に当該
a-Ｓｉ層３０と同じ平面形状のＳｉＮ層９０を被覆した
点に特徴がある。本実施例によれば、前記第１実施例で
の効果に加えて、ノンドープのa-Ｓｉ層３０とソースド
レイン電極１５とが直接接触することがないので、オフ
電流をさらに低減することができる。

【００５５】以下、本実施例の製造方法を説明する。初
めに、ガラス基板５０上にスパッタリングによりＡｌ膜
を３００ｎｍ堆積し、通常のフォトリソグラフィ法によ
り予定の形状にパターニングしてゲート電極１０を得
る。次いで、このゲート電極１０の表面を陽極化成法に
より酸化し、厚さ１００ｎｍのアルミナ皮膜８７を形成
する。次いで、プラズマＣＶＤ法によりＳｉＮ膜２０を
２００ｎｍ，a-Ｓｉ膜３０ｆを５０ｎｍ、ＳｉＮ膜９０
を２００ｎｍの膜厚で連続的に堆積する。

【００５６】次いで、通常のフォトリソグラフィ法によ
りＳｉＮ膜９０上にフォトレジストパターンを形成し、
このレジストパターンをマスクとしてＳｉＮ膜９０を予
定の形状にパターニングする。次いで、同じフォトレジ
ストパターンをマスクとして基板の斜め上方からＰ（リ
ン）を含むイオンビームを照射し、a-Ｓｉ層３０の側面
にｎ型ドープ層３２を形成する。なお、本実施例ではa-
Ｓｉ層３０の上面がＳｉＮ膜９０で被覆されているの
で、レジストパターンを除去したあとにドーピングを実
施しても良い。

【００５７】フォトレジストパターンを除去後、スパッ
タリングによりＣｒを５０ｎｍおよびＡｌを２００ｎｍ
の膜厚で形成し、予定の形状にパターニングしてソース
電極１５Ｓ、ドレイン電極１５Ｄとし、最後にプラズマ
ＣＶＤ法により素子全体を被覆するように保護ＳｉＮ膜
２３を１０００ｎｍ形成して素子が完成する。

【００５８】本実施例によれば、a-Ｓｉ膜３０ｆをパタ
ーニングするためのフォトレジストパターンをそのまま
ドーピングマスクとして用いることができるので、ｎ型
ドープ層３２を形成のため余分な工程が不要となって工
程が削減できる。

【００５９】なお、a-Ｓｉ層３０の側面へのドーピング
はプラズマ法を用いても良く、例えば、Ｈｅベースのホ
スフィンを原料ガスとし、平行平板型のプラズマＣＶＤ
を用いることによりドープ層が形成できたる。また、プ
ラズマ法、イオンビーム照射法のいずれを用いても、不
純物導入後にレーザアニールを行い不純物を活性化する
とＴＦＴ特性が向上した（図２０）。レーザアールの条
件としては、ＸｅＣｌパルスレーザを光源とし、室温の
ヘリウム雰囲気中でエネルギー密度２００ｍＪ／ｃｍ²
で照射した。 ［第３実施例］図１９は、本発明の第３実施例であるＴ
ＦＴの構造を示した断面図であり、前記と同一の符号は
同一または同等部分を表している。ここでも、液晶表示
装置用のアクティブマトリックス基板に適用した場合を
例にして説明する。なお、その平面構造は図１６と同じ
であり、図１９は図１６のＸ−Ｘ’線での断面図に相当
する。

【００６０】本実施例では、ゲート絶縁膜を、ゲート電
極１０の表面を酸化して得られたアルミナ膜８７と窒化
Ｓｉ（ＳｉＮｘ）２０との２層構造とすると共に、ゲー
ト絶縁膜２０、a-Ｓｉ層３０、およびＳｉＮ膜９０を同
一パターンに加工するようにした点に特徴がある。

【００６１】次ぎに、本実施例の製造方法について、前
記実施例との相違点を中心に説明する。初めに、ガラス
基板５０上にＡｌのゲート電極１０を形成し、この表面
を酸化してアルミナ皮膜８７を形成する。次いで、プラ
ズマＣＶＤ法によりＳｉＮ膜２０を２００ｎｍ，a-Ｓｉ
膜３０ｆを５０ｎｍ、ＳｉＮ膜９０を２００ｎｍの膜厚
で連続的に堆積する。次いで、通常のフォトリソグラフ
ィ法によりＳｉＮ膜９０上にフォトレジストを形成し、
このレジストパターンをマスクとしてＳｉＮ膜９０、a-
Ｓｉ膜３０ｆ，ＳｉＮ膜２０を予定の形状にパターニン
グする。

【００６２】次に、パターニングされたa-Ｓｉ層３０の
側面からＰ（リン）をイオンビーム照射、もしくはプラ
ズマ法によりドーピングし、ｎ型ドープ層３２を形成す
る。フォトレジストパターンを除去後、Ｃｒ／Ａｌから
なるソース電極１５Ｓ、ドレイン電極１５Ｄを形成し、
保護膜としてＳｉＮ膜２３を形成する。

【００６３】本実施例によれば、前記実施例の効果に加
え、ＳｉＮ膜９０／a-Ｓｉ膜３０／ＳｉＮ膜２０を一回
のフォトリソ工程により加工できるので、工程数を削減
することができる。

【００６４】なお、本実施例では、シリコン島以外の領
域ではゲート絶縁膜がアルミナ膜８７の単層となる。し
たがって、この領域のアルミナ膜８７にピンホールなど
の欠陥があった場合、ゲート線／ドレイン線間の短絡不
良となる。この不良の発生を防止するには、シリコン島
をゲート電極１０に対し自己整合的に形成し、両者を同
一平面形状とすれば良い。すなわち、前記実施例で説明
したように、裏面露光法によりゲート電極１０上にのみ
ＳｉＮ膜９０／a-Ｓｉ膜３０／ＳｉＮ膜２０が残るよう
フォトリソグラフィする。これによりゲート線Ｇ／ドレ
イン線Ｄの交差部ではゲート絶縁膜はアルミナ被膜８７
／ＳｉＮ膜の２層膜となり、配線間の短絡不良は激減す
る。

【００６５】なお、a-Ｓｉ層３０上に形成したＳｉＮ膜
９０は省略することも可能である。この場合、図２１に
実線で示すようにオフ特性が若干低下するものの、成膜
工程が一つ減るので、生産性の向上、コスト低減等に効
果がある。

【００６６】［第４実施例］図２２は、本発明の第４実
施例である液晶表示装置用アクティブマトリックス基板
のＴＦＴの製造方法を示した断面図であり、前記と同一
の符号は同一または同等部分を表している。なお、平面
構造は図１６と同じであり、当該断面図は図１６のＸ−
Ｘ’断面に相当する。

【００６７】本実施例では、活性層３０を多結晶シリコ
ンと非晶質シリコンとの積層構造とすると共に、オーミ
ックコンタクト領域を高濃度ｎ型非晶質シリコン層とし
た点に特徴がある。

【００６８】ガラス基板５０上にスパッタ法によりＡｌ
膜１０ｆを堆積［同図(1) ］した後、燐酸系の液により
所望の形状にエッチングしてゲート電極１０を形成する
［同図(2) ］。次いで、ゲート電極１０の表面を陽極化
成して第１のゲート絶縁膜（アルミナ）８７を形成する
［同図(3) ］。次いで、ＩＴＯ膜８５ｆをスパッタ法で
全面に堆積し［同図(4) ］、これを王水系の液体で所望
の形状にエッチングして画素の透明電極８５を形成する
［同図(5) ］。

【００６９】次いで、窒化Ｓｉ（ＳｉＮｘ）よりなる第
２のゲート絶縁膜２０を２００ｎｍ、a-Ｓｉ膜３０ｆを
４０ｎｍ、それぞれプラズマＣＶＤ法により連続的に堆
積する［同図(6) ］。このとき、a-Ｓｉ膜３０ｆの原料
ガスとして水素ベースのモノシランガスを用いた。

【００７０】次いで、ＸｅＣｌレーザを２００ｍＪ／ｃ
ｍ² の強度でパルス照射してa-Ｓｉ膜３０ｆを多結晶化
する。次いで、プラズマＣＶＤ法により第２の非晶質a-
Ｓｉ膜１３０ｆを１５０ｎｍ堆積し［同図(7) ］た後、
フォトレジストパターン４０をマスクとしてＳＦ６を用
いたドライエッチングでこの多結晶シリコン膜３０ｆ，
非晶質シリコン膜１３０ｆを加工し、所望の形状の半導
体活性層３０、１３０とする［同図(8) ］。

【００７１】次いで、フォトレジストパターン４０を除
去した後、ホスフィン、モノシラン、および水素の混合
ガスを原料とするプラズマＣＶＤ法で、Ｐを高濃度（１
００ｐｐｍ）に含むｎ型非晶質シリコン膜１３２ｆを５
０ｎｍ堆積する［同図(9) ］。次いで、画素電極８５上
のＳｉＮ膜２０およびｎ型非晶質Ｓｉ膜１３２ｆをドラ
イエッチングで除去した後［同図(10)］、Ｃｒ膜１１４
ｆおよびＡｌ膜２１４ｆをスパッタ法で堆積する［同図
(11)］。

【００７２】次いで、ウエットエッチングによりＣｒ膜
１１４ｆおよびＡｌ膜２１４ｆを所望の形状に加工して
ドレイン電極１５Ｄおよびソース電極１５Ｓとする［同
図(12)］。次いで、ドレイン／ソース間のｎ型Ｓｉ膜１
３２ｆをドライエッチングで除去し［同図(13)］、全面
にＳｉＮをプラズマＣＶＤにより堆積して表面保護膜２
３とする［同図(14)］。

【００７３】本実施例では、ソース／ドレイン電極１５
と活性層１３０とをオーミック接続させるためのオーミ
ックコンタクト層１３２ｆが、シリコン活性層１３０の
上面のみならず側面にも形成されているので、オフ状態
（ゲートに負電圧が印加された状態）でのＴＦＴのホー
ルによるリーク電流を低減できる。

【００７４】なお、本実施例のようにシリコン活性層を
２層（３０および１３０）に分けて形成する場合、その
界面に酸化膜等の高抵抗領域が生じ、これがＴＦＴの駆
動能力を低下させる原因となりうる。しかし、本実施例
の様に活性層の側面にオーミックコンタクト領域１３２
ｆを形成してある場合、オン状態でのチャネルは直接こ
のオーミックコンタクト領域１３２ｆと接し、高抵抗領
域は関与しない。即ち，本発明によればオン電流を高く
することができる。

【００７５】なお、本実施例は図１５に示したような周
辺駆動回路の一部をガラス基板５０上に内蔵した液晶表
示装置に適用することもできる。この場合、ガラス基板
全面にレーザーを照射し、全てのＴＦＴを多結晶シリコ
ンで形成しても良いし、周辺回路７３部のみにレーザを
照射し、これを構成するＴＦＴのみを多結晶として画素
部分のＴＦＴは非晶質シリコンとしてもよい。後者の場
合、ＴＦＴの断面構造は、周辺回路については図２２に
示したようになり、画素部分については活性層が２層の
非晶質シリコン膜で構成されたようになる。

【００７６】本実施例では活性層３０、１３０及びオー
ミックコンタクト層１３２ｆをシリコンで構成したが、
これ以外の半導体、例えばゲルマニウム、ガリウム砒素
等で構成しても良い。また。２種類の半導体を組み合わ
せても良い。例えば、活性層３０、１３０を多結晶ゲル
マニウム、オーミックコンタクト層１３２ｆを非晶質の
高濃度ｎ型シリコンで構成しても本発明の趣旨は損なわ
れない。ゲルマニウム膜は、ゲルマンガスを原料とする
プラズマＣＶＤ法、ガリウム砒素はＭＯＣＶＤ法により
形成できる。成膜法としては、これ以外にスパッタ法、
減圧ＣＶＤ法等、他の手法を用いても良い。 ［第５実施例］図２３は、本発明の第５実施例であるＴ
ＦＴの断面図であり、前記と同一の符号は同一または同
等部分を表している。

【００７７】前記図２２に関して説明した実施例では、
活性層を構成する非晶質シリコン膜１３０の上面にオー
ミックコンタクト層（ｎ型ドープ層）１３２ｆが接触し
ていた。この接触面積、即ちシリコン膜１３０とソース
／ドレイン電極１５Ｓ／１５Ｄとのオーバーラップが大
きくなると、オフ状態でのＴＦＴのリーク電流が若干増
加する。そこで、本実施例ではリーク電流を低減するた
め、活性層１３０の上面を絶縁膜２１で被覆してからオ
ーミックコンタクト層１３２ｆを形成するようにしてい
る。

【００７８】本実施例の構造は、前記図２２(7) でのa-
Ｓｉ膜１３０ｆの堆積に続いてＳｉＮ層２１を５０ｎｍ
堆積し、多結晶シリコン層３０ｆ、非晶質シリコン層１
３０ｆ、およびＳｉＮ層２１の３層膜をドライエッチン
グで所望の形状に加工することにより得られる。なお、
上記以外は前記図２２に関して説明した製造方法と同じ
である。 ［第６実施例］図２５は、本発明の第６実施例であるＴ
ＦＴの製造方法を示した断面図であり、前記と同一の符
号は同一または同等部分を表している。

【００７９】上記図２３に関して説明した実施例では、
リーク電流を低減するためにＳｉＮ層２１を設けたが、
本実施例では当該絶縁層２１を設けることなくリーク電
流を低減するために、活性層３０、１３０とソース電極
１５Ｓ／ドレイン電極１５Ｄとのオーバーラップを小さ
くするようにしている。即ち、ソース／ドレイン電極１
５Ｓ，１５Ｄを活性層３０、１３０と自己整合的に形成
している。

【００８０】以下、本実施例のリフトオフによる製造方
法を説明する。前記図２２に関して説明した実施例で
は、シリコンを島状にエッチングする際、フォトレジス
ト４０で表面を被覆したのち、露出部のシリコン膜１３
０ｆ、３０ｆをエッチング加工し［図２２(8) ］、この
フォトレジスト４０を除去してから次の工程に進むが、
本実施例ではこのレジスト４０を残したまま高濃度ｎ型
シリコン１３２ｆおよびソース／ドレイン電極層１５ｆ
を堆積する［図２５ (1)］。ｎ型シリコン１３２ｆの堆
積には、プロセス温度がフォトレジストの耐熱温度以下
（室温）のＥＣＲプラズマ法を用いる。ソース／ドレイ
ン電極層１５ｆは，クロム／アルミニウムの２層スパッ
タ膜とする。

【００８１】次いで、通常のフォトリソグラフィにより
シリコン島中央部のソース／ドレイン電極層１５ｆおよ
び高濃度ｎ型シリコン膜１３２ｆを一部除去し、下層の
フォトレジスト４０を露出させる［図２５ (2)］。この
状態でフォトレジスト除去剤に長時間（通常の除去プロ
セスの１０倍以上、約３０分）漬け、中央部からのサイ
ドエッチングによりフォトレジスト４０を完全に除去す
る［図２５ (3)］。さらに，純水中で超音波洗浄し、シ
リコン上面に残った電極材１５ｆを剥離し、シリコン島
の側面にのみ残すようにする［図２５ (4)］。

【００８２】本実施例によれば、絶縁膜を用いることな
くソース／ドレイン電極１５と活性層１３０との接触を
阻止することができる。このとき、前記の実施例で説明
したように、ゲート電極１０をマスクとする裏面露光で
シリコン１３０，３０をパターニングし、その際用いた
フォトレジストを残したままｎ型a-Ｓｉを堆積し、これ
により、図２６で示したようなソース／ドレイン電極１
５、活性層１３０，３０、およびゲート電極１０が自己
整合したＴＦＴが得られる。

【００８３】［第７実施例］図２７は、本発明の第７実
施例であるＴＦＴの断面図であり、前記と同一の符号は
同一または同等部分を表している。

【００８４】本実施例では、オフ電流を低減するために
オーミックコンタクト層１３２の不純物濃度を膜厚方向
で変化させた点に特徴がある。

【００８５】同図において、オーミックコンタクト層１
３２を２層（１３２Ｈ，１３２Ｌ）構造とし、活性層１
３０に近い側の層１３２Ｌ（下層）の不順物濃度を活性
層１３０に遠い側の層１３２Ｈより低くした。すなわ
ち、一種のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）構造とした。

【００８６】本実施例によれば、オフ状態でのドレイン
近傍（ドレイン電極１５Ｄとゲート絶縁膜２０との間、
オーミックコンタクト層１３２と活性層１３０中のホー
ルチャネルとの間）での電界が緩和され、ホール／エレ
クトロンの再結合確率が低減され、オフ電流を低減でき
る。

【００８７】なお、本実施例の構造は、前記図２２に関
して説明した実施例のｎ型Ｓｉ層を２層とし、原料ガス
中のホスフィンの比率を変え、膜中に含まれる燐の濃度
を変えるだけで得られる。

【００８８】図２８は、本実施例によるＴＦＴの特性を
示した図であり、活性層１３０に近い側の層１３２Ｌを
低濃度とすることでオフ電流を低減できることがわか
る。なお、これに伴ってオン電流が若干低下するが、低
濃度層１３２Ｌに不純物を全く入れない場合において
も、非晶質シリコンを活性層とする従来のＴＦＴのオン
電流（通常、１マイクロアンペア程度）より高いオン電
流が得られた。

【００８９】なお、本実施例ではオーミックコンタクト
層１３２を２層に分離するものとして説明したが、活性
層に近い部分の不純物濃度が遠い部分よりも低くなるよ
うに、オーミックコンタクト層１３２内での不順物濃度
が膜厚方向で連続的に変化するように構成しても同等の
効果が得られる。このような構成は、例えばコンタクト
層の成膜中に原料ガス中のホスフィンの濃度を徐々に上
げていくことにより容易に得られる。

【００９０】

【発明の効果】上記したように、本発明によれば次のよ
うな効果が達成される。 (1) 半導体活性層の対向する端部にオーミックコンタク
ト領域を形成し、このオーミックコンタクト領域を介し
て半導体活性層とソース／ドレイン電極とを接続するよ
うにしたので、ゲート絶縁膜と半導体活性層との界面部
に形成されるチャネル反転層がソース／ドレイン電極と
直接オーミック接続されるようになり、寄生抵抗効果に
よる電流駆動能力の低下が防止されてオン電流が増加す
る。 (2) 半導体活性層を、絶縁膜上に形成された多結晶半導
体層および当該多結晶半導体層上に形成された非晶質半
導体層からなる積層構造としたので、チャネル反転層で
のキャリアの移動度が高くなってオン電流を増加させる
ことができる。 (3) ソース／ドレイン電極が、半導体活性層の上面と略
同一の高さとなるように形成し、かつ半導体活性層の対
向する端部でのみ各オーミックコンタクト層を介して半
導体活性層と接続されるようにしたので、オフ時にはオ
ーミックコンタクトによってホールの伝導が阻止され、
オフ電流を低減することができるようになる。

【図面の簡単な説明】

【図１】 本発明の基本構成を示した断面図である。

【図２】 従来のチャネルエッチ型ＴＦＴの断面図であ
る。

【図３】 従来のチャネルプロテクト型ＴＦＴの断面図
である。

【図４】 従来のｎ被覆型ＴＦＴの断面図である。

【図５】 本発明の第１実施例であるＴＦＴの製造方法
を示した断面図である。

【図６】 本発明の第１実施例であるＴＦＴの製造方法
を示した断面図である。

【図７】 本発明の第１実施例であるＴＦＴの製造方法
を示した断面図である。

【図８】 本発明の第１実施例であるＴＦＴの製造方法
を示した断面図である。

【図９】 本発明の第１実施例であるＴＦＴの製造方法
を示した断面図である。

【図１０】 自己整合による活性層の製造方法を示した
断面図である。

【図１１】 自己整合による活性層の製造方法を示した
断面図である。

【図１２】 自己整合による活性層の製造方法を示した
断面図である。

【図１３】 自己整合による活性層の製造方法を示した
断面図である。

【図１４】 アクティブマトリックス基板の構成を示し
た平面図である。

【図１５】 アクティブマトリックス基板の構成を示し
た平面図である。

【図１６】 本発明を適用したアクティブマトリックス
基板の平面図である。

【図１７】 図１６のＸ−Ｘ´線での断面図である。

【図１８】 本発明の第２実施例であるＴＦＴの断面図
である。

【図１９】 本発明の第３実施例であるＴＦＴの断面図
である。

【図２０】 ゲート電圧とドレイン電流との関係を示し
た図である。

【図２１】 ゲート電圧とドレイン電流との関係を示し
た図である。

【図２２】 本発明の第４実施例であるＴＦＴの製造方
法を示した断面図である。

【図２３】 本発明の第５実施例であるＴＦＴの断面図
である。

【図２４】 本発明を適用した液晶表示装置を用いたパ
ーソナルコンピュータの斜視図である。

【図２５】 本発明の第６実施例であるＴＦＴの製造方
法を示した断面図である。

【図２６】 本発明の他の実施例であるＴＦＴの断面図
である。

【図２７】 本発明の第７実施例であるＴＦＴの断面図
である。

【図２８】 活性層のリン濃度とＴＦＴのＯＦＦ電流と
の関係を示した図である。

【図２９】 図１５に示したサンプリング回路の構成を
示した図である。

【図３０】 活性層端部へ不純物イオンを導入してオー
ミックコンタクト領域を形成する方法を示した図であ
る。

【符号の説明】

１０…ゲート電極、１５…ソース／ドレイン電極、２０
…ゲート絶縁膜、２３…保護膜、３０，１３０…半導体
活性層、３０ａ…チャネル反転層、３２…オーミックコ
ンタクト領域、４０…レジスト、５０…ガラス基板、８
７…酸化被膜、１３２…オーミックコンタクト層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小川 和宏 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 品川 陽明 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 阿須間 宏明 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内

Claims (20)

【特許請求の範囲】
1. 【請求項１】 絶縁性基板上の一部に形成されたゲート
   電極と、 ゲート電極上に形成されたゲート絶縁膜と、 ゲート絶縁膜上に形成された半導体活性層と、 半導体活性層の少なくとも一対の互いに対向する端部に
   形成されたオーミックコンタクト領域と、 前記対向する端部に形成された各オーミックコンタクト
   領域と接触するように形成された一対のソース／ドレイ
   ン電極とを具備したことを特徴とする薄膜トランジス
   タ。
2. 【請求項２】 前記オーミックコンタクト領域は、前記
   半導体活性層の対向する端部の側面から不純物をドープ
   して形成された高濃度不純物領域であることを特徴とす
   る請求項１記載の薄膜トランジスタ。
3. 【請求項３】 絶縁性基板上の一部に形成されたゲート
   電極と、 ゲート電極上に形成されたゲート絶縁膜と、 ゲート絶縁膜上に形成された半導体活性層と、 前記ゲート絶縁膜と半導体活性層との界面部に接するよ
   うに、前記半導体活性層の少なくとも一対の互いに対向
   する端部の側面に形成されたオーミックコンタクト層
   と、 前記対向する側面に形成された各オーミックコンタクト
   層と接触するように形成された一対のソース／ドレイン
   電極とを具備し、 前記半導体活性層は、絶縁膜上に形成された多結晶半導
   体層および当該多結晶半導体層上に形成された非晶質半
   導体層からなる積層構造であることを特徴とする薄膜ト
   ランジスタ。
4. 【請求項４】 前記半導体活性層上には、これと略同形
   状の絶縁膜が形成され、前記ソース／ドレイン電極は当
   該絶縁膜を介して半導体活性層の互いに対向する端部を
   それぞれ覆うように形成されたことを特徴とする請求項
   ３記載の薄膜トランジスタ。
5. 【請求項５】 絶縁性基板上の一部に形成されたゲート
   電極と、 ゲート電極上に形成されたゲート絶縁膜と、 ゲート絶縁膜上に形成された半導体活性層と、 前記ゲート絶縁膜と半導体活性層との界面部に接するよ
   うに、前記半導体活性層の少なくとも一対の互いに対向
   する端部の側面に形成されたオーミックコンタクト層
   と、 半導体活性層の上面と略同一の高さとなるように形成さ
   れ、前記対向する端部の側面でのみ各オーミックコンタ
   クト層を介して半導体活性層と接続される一対のソース
   ／ドレイン電極とを具備し、 前記半導体活性層は、絶縁膜上に形成された多結晶半導
   体層および当該多結晶半導体層上に形成された非晶質半
   導体層からなる積層構造であることを特徴とする薄膜ト
   ランジスタ。
6. 【請求項６】 前記オーミックコンタクト層は、高濃度
   不純物半導体層であることを特徴とする請求項３ないし
   ５のいずれかに記載の薄膜トランジスタ。
7. 【請求項７】 前記オーミックコンタクト層は不純物半
   導体層であり、その不純物濃度は半導体活性層側ほど低
   いことを特徴とする請求項３ないし５のいずれかに記載
   の薄膜トランジスタ。
8. 【請求項８】 前記オーミックコンタクト層は、半導体
   活性層上に形成された低濃度半導体層と、その表面に形
   成された高濃度半導体層との２層構造であることを特徴
   とする請求項３ないし５のいずれかに記載の薄膜トラン
   ジスタ。
9. 【請求項９】 前記ゲート電極とゲート絶縁膜との間に
   は、当該ゲート電極の表面を酸化して得られる酸化膜が
   形成されたことを特徴とする請求項１ないし８のいずれ
   かに記載の薄膜トランジスタ。
10. 【請求項１０】 前記ゲート絶縁膜は半導体活性層と略
    同形状であることを特徴とする請求項１ないし９のいず
    れかに記載の薄膜トランジスタ。
11. 【請求項１１】 前記半導体活性層は、水素化非晶質Ｓ
    ｉ、水素化非晶質Ｓｉ−Ｇｅ、水素化非晶質Ｓｉ−Ｃ、
    多結晶Ｓｉ、水素化非晶質Ｇｅ、および多結晶Ｇｅのい
    ずれかであることを特徴とする請求項１ないし１０のい
    ずれかに記載の薄膜トランジスタ。
12. 【請求項１２】 請求項１記載の薄膜トランジスタの製
    造方法であって、 絶縁性基板上にゲート電極を形成する工程と、 ゲート電極上にゲート絶縁膜を形成する工程と、 ゲート絶縁膜上に半導体膜を形成する工程と、 前記半導体膜上のゲート電極との対向領域にレジストパ
    ターンを形成する工程と、 前記レジストパターンをマスクとして半導体膜の不要箇
    所を除去して半導体活性層を形成する工程と、 レジストパターンを除去する前に、半導体活性層の少な
    くとも一対の互いに対向する端部の側面から不純物を導
    入してオーミックコンタクト領域を形成する工程と、 前記対向する端部に形成された各オーミックコンタクト
    領域と接触するように一対のソース／ドレイン電極を形
    成する工程とからなることを特徴とする薄膜トランジス
    タの製造方法。
13. 【請求項１３】 前記不純物の導入は、不純物イオンを
    含むイオンビームをレジストパターンをマスクとして基
    板の斜め上方向から照射することにより行われることを
    特徴とする請求項１２記載の薄膜トランジスタの製造方
    法。
14. 【請求項１４】 前記イオンビームの照射は、基板を
    回転させながら行われることを特徴とする請求項１３記
    載の薄膜トランジスタの製造方法。
15. 【請求項１５】 前記不純物の導入は、レジストパター
    ンを残したまま不純物を含むプラズマ中に基板をさらす
    ことにより行われることを特徴とする請求項１２記載の
    薄膜トランジスタの製造方法。
16. 【請求項１６】 前記オーミックコンタクト領域を形成
    する工程は、半導体活性層に不純物を導入した後、当該
    不純物を活性化する工程を含むことを特徴とする請求項
    １２ないし１５のいずれかに記載の薄膜トランジスタの
    製造方法。
17. 【請求項１７】 請求項３記載の薄膜トランジスタの製
    造方法であって、 絶縁性基板上にゲート電極を形成する工程と、 ゲート電極上にゲート絶縁膜を形成する工程と、 ゲート絶縁膜上に非晶質半導体活性膜を形成する工程
    と、 前記非晶質半導体活性膜を多結晶化する工程と、 前記多結晶半導体活性膜上に非晶質半導体活性膜を形成
    する工程と、 前記非晶質半導体活性膜上のゲート電極との対向領域に
    レジストパターンを形成する工程と、 前記レジストパターンをマスクとして各半導体膜の不要
    箇所を除去して積層半導体活性層を形成する工程と、 レジストパターンを除去した後、前記積層半導体活性層
    の側面を含む全面にオーミックコンタクト層を形成する
    工程と、 前記オーミックコンタクト層上に電極層を形成する工程
    と、 積層半導体活性層上に形成されたオーミックコンタクト
    層および電極層の一部を除去して前記電極層をソース電
    極およびドレイン電極に分離加工する工程とからなるこ
    とを特徴とする薄膜トランジスタの製造方法。
18. 【請求項１８】 請求項５記載の薄膜トランジスタの製
    造方法であって、 絶縁性基板上にゲート電極を形成する工程と、 ゲート電極上にゲート絶縁膜を形成する工程と、 ゲート絶縁膜上に非晶質半導体膜を形成する工程と、 前記非晶質半導体膜を多結晶化する工程と、 前記多結晶半導体活性膜上に非晶質半導体活性膜を形成
    する工程と、 前記非晶質半導体活性膜上のゲート電極との対向領域に
    レジストパターンを形成する工程と、 前記レジストパターンをマスクとして各半導体膜の不要
    箇所を除去して積層半導体活性層を形成する工程と、 レジストパターンを残したまま、積層半導体活性層の側
    面を含む全面にオーミックコンタクト層を形成する工程
    と、 オーミックコンタクト上に電極層を形成する工程と、 積層半導体活性層上に形成されたオーミックコンタクト
    層および電極層の一部を除去してレジストパターンの上
    面を露出させる工程と、 前記露出部からサイドエッチングを行ってレジストパタ
    ーンを選択的に除去し、積層半導体活性層の上面を露出
    させる工程と、 主表面が半導体活性層の露出面と同一の高さとなるよう
    に、オーミックコンタクト層および電極層の一部を除去
    する工程とからなることを特徴とする薄膜トランジスタ
    の製造方法。
19. 【請求項１９】 前記レジストパターンを形成する工程
    は、 非晶質半導体活性層の全面にレジストを塗布する工程
    と、 基板裏面から光を照射してゲート電極の投影領域以外の
    レジストを感光する工程と、 感光したレジストのみを選択的に除去する工程とからな
    ることを特徴とする請求項１２ないし１８のいずれかに
    記載の薄膜トランジスタの製造方法。
20. 【請求項２０】 前記ゲート電極を形成した後、その表
    面を酸化させて酸化絶縁膜を形成する工程を含むことを
    特徴とする請求項１２ないし１９のいずれかに記載の薄
    膜トランジスタの製造方法。