JPH0631724Y2 - 電源集積回路 - Google Patents
電源集積回路Info
- Publication number
- JPH0631724Y2 JPH0631724Y2 JP15154988U JP15154988U JPH0631724Y2 JP H0631724 Y2 JPH0631724 Y2 JP H0631724Y2 JP 15154988 U JP15154988 U JP 15154988U JP 15154988 U JP15154988 U JP 15154988U JP H0631724 Y2 JPH0631724 Y2 JP H0631724Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- power supply
- transistors
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000003071 parasitic effect Effects 0.000 claims description 37
- 230000007257 malfunction Effects 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 11
- 230000007423 decrease Effects 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000001939 inductive effect Effects 0.000 description 3
- 230000002265 prevention Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Amplifiers (AREA)
Description
【考案の詳細な説明】 〔概要〕 ガードリング付きの寄生トランジスタとカレントミラー
回路を組合せ、外部電源入力端子が基板最低電位より低
くなった時に集積回路の構造上動作する不要な寄生トラ
ンジスタの影響を除去し、回路各部の誤動作を防止す
る。
回路を組合せ、外部電源入力端子が基板最低電位より低
くなった時に集積回路の構造上動作する不要な寄生トラ
ンジスタの影響を除去し、回路各部の誤動作を防止す
る。
本考案は電源回路と同じチップに他の回路も形成した電
源集積回路に関する。
源集積回路に関する。
第４図に示すように２系統の定電圧電源回路１，２とリ
セット回路３を同じチップに形成した電源ＩＣ（集積回
路）４がある。電源回路１は例えば８Ｖの定電圧Ｖｏ１
を発生し、また電源回路２は例えば4.4Ｖの定電圧Ｖｏ
２を発生する。一方、リセット回路３はマイクロコンピ
ュータのリセット（例えばパワーオンリセット）に必要
な位相の異なる複数のリセット信号ＶＲ１〜ＶＲ３を発
生する。
セット回路３を同じチップに形成した電源ＩＣ（集積回
路）４がある。電源回路１は例えば８Ｖの定電圧Ｖｏ１
を発生し、また電源回路２は例えば4.4Ｖの定電圧Ｖｏ
２を発生する。一方、リセット回路３はマイクロコンピ
ュータのリセット（例えばパワーオンリセット）に必要
な位相の異なる複数のリセット信号ＶＲ１〜ＶＲ３を発
生する。
５は外部電源を供給する電圧ＶＢのバッテリで、電源回
路２はこれに直結されているが、電源回路１は電源スイ
ッチＳＷを介して接続されている。この電源スイッチＳ
Ｗはモータ等の外部誘導性負荷Ｌに電源を供給する役目
もする。
路２はこれに直結されているが、電源回路１は電源スイ
ッチＳＷを介して接続されている。この電源スイッチＳ
Ｗはモータ等の外部誘導性負荷Ｌに電源を供給する役目
もする。
このような誘導性負荷Ｌが電源回路１に並列に接続され
ていると、スイッチＳＷのオフ時に誘導起電力によって
入力電圧Ｖｉに一時的に負のサージが発生する。このと
きＩＣ４内部の寄生トランジスタが動作すると、リセッ
ト回路３等を誤動作させることがある。
ていると、スイッチＳＷのオフ時に誘導起電力によって
入力電圧Ｖｉに一時的に負のサージが発生する。このと
きＩＣ４内部の寄生トランジスタが動作すると、リセッ
ト回路３等を誤動作させることがある。
つまり、電源回路１は入力Ｖｉが負になると直ちに動作
を停止してしまうが、その出力Ｖｏ１は大容量のコンデ
ンサＣ１で暫く保持されているため、これを使用するリ
セット回路３やバッテリ５に直結された電源回路２は、
入力Ｖｉが負になった後も動作できる。
を停止してしまうが、その出力Ｖｏ１は大容量のコンデ
ンサＣ１で暫く保持されているため、これを使用するリ
セット回路３やバッテリ５に直結された電源回路２は、
入力Ｖｉが負になった後も動作できる。
この場合、回路２，３に入力Ｖｉの電位変化を受ける部
分があると、寄生トランジスタを動作させる原因にな
る。
分があると、寄生トランジスタを動作させる原因にな
る。
第５図はリセット回路３を誤動作させる寄生トランジス
タの一例を示している。この寄生トランジスタＱＡは電
源回路１の入力トランジスタＱ１４のコレクタ（ｎ型）
をエミッタとしたもので、ベースは接地されたｐ型基
板、コレクタはリセット回路３の出力トランジスタＱ３
のコレクタ（ｎ型）である。
タの一例を示している。この寄生トランジスタＱＡは電
源回路１の入力トランジスタＱ１４のコレクタ（ｎ型）
をエミッタとしたもので、ベースは接地されたｐ型基
板、コレクタはリセット回路３の出力トランジスタＱ３
のコレクタ（ｎ型）である。
この寄生トランジスタＱＡは入力Ｖｉが負になるとオン
してトランジスタＱ３のコレクタ側から電流を引き抜く
ので、出力ＶＲはＬ（ロー）になる。このときトランジ
スタＱ３がオフしていれば出力ＶＲはＨ（ハイ）でなけ
ればならないので、誤出力になる。
してトランジスタＱ３のコレクタ側から電流を引き抜く
ので、出力ＶＲはＬ（ロー）になる。このときトランジ
スタＱ３がオフしていれば出力ＶＲはＨ（ハイ）でなけ
ればならないので、誤出力になる。
Ｑ１はこの誤出力を防止するために作成した寄生トラン
ジスタである。この寄生トランジスタＱ１はトランジス
タＱ１４近くに形成したｎ型のガードリングをコレクタ
としたもので、ベースとエミッタは寄生トランジスタＱ
Ａと共通である。
ジスタである。この寄生トランジスタＱ１はトランジス
タＱ１４近くに形成したｎ型のガードリングをコレクタ
としたもので、ベースとエミッタは寄生トランジスタＱ
Ａと共通である。
第３図はこれら寄生トランジスタＱ１，ＱＡの説明図
で、１１はｐ型基板、１２はｎ型のエピタキシャル成長
層、１３はｐ型のアイソレーション、１４はｎ+型のガ
ードリング、１５はｐ型のベース領域、１６はｎ型のエ
ミッタ領域、１７はｎ型のコレクタ領域である。
で、１１はｐ型基板、１２はｎ型のエピタキシャル成長
層、１３はｐ型のアイソレーション、１４はｎ+型のガ
ードリング、１５はｐ型のベース領域、１６はｎ型のエ
ミッタ領域、１７はｎ型のコレクタ領域である。
第５図の誤動作防止回路は、入力Ｖｉ側へ流す電流を寄
生トランジスタＱＡより入力側に近く、且つガードリン
グ１４で電流を集中化した寄生トランジスタＱ１を通し
て供給することで、入力Ｖｉが負に低下してもリセット
回路３の出力ＶＲがそのときのレベルを維持できるよう
にしたものである。
生トランジスタＱＡより入力側に近く、且つガードリン
グ１４で電流を集中化した寄生トランジスタＱ１を通し
て供給することで、入力Ｖｉが負に低下してもリセット
回路３の出力ＶＲがそのときのレベルを維持できるよう
にしたものである。
しかしながら、第５図の寄生トランジスタＱ１は誤動作
を防止しようとする各部にそれぞれ設ける必要があるの
で、チップ面積が増加する欠点がある。つまり、ｎ型の
ガードリング１４は第６図(a)に示すようにサイズが大
きく、通常のpnpトランジスタの３倍程の面積になる。
また、ガードリングをしても基準電圧回路等に及ぼす影
響を考えれば、できるだけ寄生トランジスタは少ない方
が好ましい。
を防止しようとする各部にそれぞれ設ける必要があるの
で、チップ面積が増加する欠点がある。つまり、ｎ型の
ガードリング１４は第６図(a)に示すようにサイズが大
きく、通常のpnpトランジスタの３倍程の面積になる。
また、ガードリングをしても基準電圧回路等に及ぼす影
響を考えれば、できるだけ寄生トランジスタは少ない方
が好ましい。
更に、Ｖｉ−0.7Ｖで寄生トランジスタＱ１がオンに
なるとトランジスタＱ３のベース電流を引くため出力Ｖ
ＲはＨになるが、それよりＶｉが低下すると寄生トラン
ジスタＱＡもオンになるため出力ＶＲはＬになり、Ｖｉ
の値によっては出力ＶＲはＨ固定にすることができない
欠点がある。
なるとトランジスタＱ３のベース電流を引くため出力Ｖ
ＲはＨになるが、それよりＶｉが低下すると寄生トラン
ジスタＱＡもオンになるため出力ＶＲはＬになり、Ｖｉ
の値によっては出力ＶＲはＨ固定にすることができない
欠点がある。
また、寄生トランジスタＱ１だけでは抵抗Ｒ２を通して
吸い込む電流の値を制御できない欠点もある。
吸い込む電流の値を制御できない欠点もある。
本考案は寄生トランジスタＱ１を入力Ｖｉの電圧検出用
に使用し、これとカレントミラー回路を組合せること
で、上述した問題点を解決しようとするものである。
に使用し、これとカレントミラー回路を組合せること
で、上述した問題点を解決しようとするものである。
本考案は、半導体基板上のエピタキシアル成長層に複数
個のトランジスタを形成し、これらのトランジスタで電
源回路（１）および他の回路（２、３）を構成し、該基
板と該成長層で形成される寄生トランジスタ（ＱＡ，Ｑ
Ｂ，・・・）が、該電源回路の外部電源入力端子が基板
電位より低くなると動作して該他の回路を誤動作させる
構造の電源集積回路において、該入力端子の電圧が基板
最低電位以下に低下したことを検出する他の寄生トラン
ジスタ（Ｑ１）を、該成長層に形成したガードリングと
該基板と該成長層で構成し、該他の寄生トランジスタが
オンすると動作するカレントミラー回路（６）を前記複
数個のトランジスタの一部で構成し、該カレントミラー
回路の各トランジスタ（Ｑ１１からＱ１３）で前記他の
回路へ誤動作防止用の電流を供給するようにしてなるこ
とを特徴とするものである。
個のトランジスタを形成し、これらのトランジスタで電
源回路（１）および他の回路（２、３）を構成し、該基
板と該成長層で形成される寄生トランジスタ（ＱＡ，Ｑ
Ｂ，・・・）が、該電源回路の外部電源入力端子が基板
電位より低くなると動作して該他の回路を誤動作させる
構造の電源集積回路において、該入力端子の電圧が基板
最低電位以下に低下したことを検出する他の寄生トラン
ジスタ（Ｑ１）を、該成長層に形成したガードリングと
該基板と該成長層で構成し、該他の寄生トランジスタが
オンすると動作するカレントミラー回路（６）を前記複
数個のトランジスタの一部で構成し、該カレントミラー
回路の各トランジスタ（Ｑ１１からＱ１３）で前記他の
回路へ誤動作防止用の電流を供給するようにしてなるこ
とを特徴とするものである。
カレントミラー回路は１つのガードリング付き寄生トラ
ンジスタで駆動され、同時に複数のトランジスタから誤
動作防止用の電流を流すことができる。従って、個々に
ガードリング付き寄生トランジスタを用いる従来回路の
問題点を解決することができる。
ンジスタで駆動され、同時に複数のトランジスタから誤
動作防止用の電流を流すことができる。従って、個々に
ガードリング付き寄生トランジスタを用いる従来回路の
問題点を解決することができる。
第１図は本考案の一実施例を示す回路図で、Ｑ１はガー
ドリング付き寄生トランジスタ、６はカレントミラー回
路、３は第４図で説明したリセット回路である。カレン
トミラー回路６は基準となるトランジスタＱ１０と出力
用のトランジスタＱ１１，Ｑ１２，Ｑ１３，……のベー
スを共通に接続したもので、基準トランジスタＱ１０の
ベース・コレクタ間は直結されている。これに対し出力
トランジスタＱ１３のコレクタは第１のリセット信号Ｖ
Ｒ１を生ずるトランジスタＱ３のベースに接続されてい
る。また出力トランジスタＱ１２のコレクタは第２のリ
セット信号ＶＲ２を生ずるトランジスタＱ６のコレクタ
に接続され、更に出力トランジスタＱ１１のコレクタは
トランジスタＱ６を駆動する反転用トランジスタＱ５の
ベースに接続されている。
ドリング付き寄生トランジスタ、６はカレントミラー回
路、３は第４図で説明したリセット回路である。カレン
トミラー回路６は基準となるトランジスタＱ１０と出力
用のトランジスタＱ１１，Ｑ１２，Ｑ１３，……のベー
スを共通に接続したもので、基準トランジスタＱ１０の
ベース・コレクタ間は直結されている。これに対し出力
トランジスタＱ１３のコレクタは第１のリセット信号Ｖ
Ｒ１を生ずるトランジスタＱ３のベースに接続されてい
る。また出力トランジスタＱ１２のコレクタは第２のリ
セット信号ＶＲ２を生ずるトランジスタＱ６のコレクタ
に接続され、更に出力トランジスタＱ１１のコレクタは
トランジスタＱ６を駆動する反転用トランジスタＱ５の
ベースに接続されている。
トランジスタＱ２，Ｑ３からなるリセット回路と、トラ
ンジスタＱ４〜Ｑ６からなるリセット回路との違いは、
後者が反転用トランジスタＱ５を用いているので、出力
ＶＲ２がＶＲ１とは逆論理になる点である。
ンジスタＱ４〜Ｑ６からなるリセット回路との違いは、
後者が反転用トランジスタＱ５を用いているので、出力
ＶＲ２がＶＲ１とは逆論理になる点である。
第５図と同様に電源入力Ｖｉが負になると寄生トランジ
スタＱ１が導通する。第５図の回路では抵抗Ｒ２を通し
て流れる電流を寄生トランジスタＱ１で引き抜いている
が、本例では寄生トランジスタＱ１でカレントミラー回
路６の基準トランジスタＱ１０に電流を流す。このとき
カレントミラーの性質上出力トランジスタＱ１１〜Ｑ
１３にもそれぞれ同じ値の電流が流れる。
スタＱ１が導通する。第５図の回路では抵抗Ｒ２を通し
て流れる電流を寄生トランジスタＱ１で引き抜いている
が、本例では寄生トランジスタＱ１でカレントミラー回
路６の基準トランジスタＱ１０に電流を流す。このとき
カレントミラーの性質上出力トランジスタＱ１１〜Ｑ
１３にもそれぞれ同じ値の電流が流れる。
この結果、トランジスタＱ３はオンして出力ＶＲ１はＬ
レベルになる。一方、トランジスタＱ５がオン、Ｑ６が
オフとなるので出力ＶＲ２はＨレベルとなる。この動作
はトランジスタＱ１１だけで良いが、トランジスタＱ
１２は出力ＶＲ２に充分な電流を流す役目をする。
レベルになる。一方、トランジスタＱ５がオン、Ｑ６が
オフとなるので出力ＶＲ２はＨレベルとなる。この動作
はトランジスタＱ１１だけで良いが、トランジスタＱ
１２は出力ＶＲ２に充分な電流を流す役目をする。
トランジスタＱ２はコンパレータＣＭＰ１の出力で制御
され、またトランジスタＱ４はコンパレータＣＭＰ２の
出力で制御される。通常動作では、電源回路１の出力Ｖ
ｏ１がスイッチＳＷのオンに伴ない上昇すると、コンパ
レータＣＭＰ１，ＣＭＰ２の出力がそれぞれＬからＨに
反転してトランジスタＱ２，Ｑ４がオンする。この結
果、トランジスタＱ３がオフとなって出力ＶＲ１はＬか
らＨに立上り、またトランジスタＱ５がオフ、Ｑ６がオ
ンとなるため出力ＶＲ２はＨからＬに立下る。これらの
出力ＶＲ１，ＶＲ２はパワーオン・リセットに使用でき
る。
され、またトランジスタＱ４はコンパレータＣＭＰ２の
出力で制御される。通常動作では、電源回路１の出力Ｖ
ｏ１がスイッチＳＷのオンに伴ない上昇すると、コンパ
レータＣＭＰ１，ＣＭＰ２の出力がそれぞれＬからＨに
反転してトランジスタＱ２，Ｑ４がオンする。この結
果、トランジスタＱ３がオフとなって出力ＶＲ１はＬか
らＨに立上り、またトランジスタＱ５がオフ、Ｑ６がオ
ンとなるため出力ＶＲ２はＨからＬに立下る。これらの
出力ＶＲ１，ＶＲ２はパワーオン・リセットに使用でき
る。
カレントミラー回路６は前述のように入力Ｖｉの低下時
に出力ＶＲ１をＬ、出力ＶＲ２をＨに維持するため、ス
イッチＳＷのオフ後にリセットがかかる誤動作を防止で
きる。
に出力ＶＲ１をＬ、出力ＶＲ２をＨに維持するため、ス
イッチＳＷのオフ後にリセットがかかる誤動作を防止で
きる。
カレントミラー回路６を用いることの利点の１つは、第
２図のように各トランジスタＱ１１，Ｑ１２，……に流
れる電流Ｉ１１，Ｉ１２，……を抵抗Ｒ１１，Ｒ１２，
……で制御できる点である（ＶＢＥはトランジスタのベ
ース・エミッタ間電圧）。
２図のように各トランジスタＱ１１，Ｑ１２，……に流
れる電流Ｉ１１，Ｉ１２，……を抵抗Ｒ１１，Ｒ１２，
……で制御できる点である（ＶＢＥはトランジスタのベ
ース・エミッタ間電圧）。
また、カレントミラー回路６のトランジスタＱ１０〜Ｑ
１３は全てpnp型であるため、第６図(b)のようにガード
リング付き寄生トランジスタＱ１の1/2.5程度の面積で
済む。
１３は全てpnp型であるため、第６図(b)のようにガード
リング付き寄生トランジスタＱ１の1/2.5程度の面積で
済む。
尚、第３図には第１図のトランジスタＱ４，Ｑ６に付く
寄生トランジスタＱＡ，ＱＢを例示してある。寄生トラ
ンジスタＱ１のコレクタ（ｎ型ガードリング）１４とカ
レントミラー回路６との間は図示せぬ配線で接続する。
寄生トランジスタＱＡ，ＱＢを例示してある。寄生トラ
ンジスタＱ１のコレクタ（ｎ型ガードリング）１４とカ
レントミラー回路６との間は図示せぬ配線で接続する。
以上の説明はリセット回路４の誤動作防止について述べ
たが、他の電源回路２の誤動作（出力Ｖｏ２の低下）防
止についてもカレントミラー回路６を使用することがで
きる。
たが、他の電源回路２の誤動作（出力Ｖｏ２の低下）防
止についてもカレントミラー回路６を使用することがで
きる。
以上述べたように本考案によれば、ガードリング付き寄
生トランジスタ１つで複数の誤動作ポイントを同時に制
御できるので、基準電圧回路等に与える影響が少なく、
またチップ面積が増加しない利点がある。更にカレント
ミラー回路は電流の流し出しができるので、出力のＨ固
定をすることができ、また各電流の値を抵抗で簡単に制
御できる利点もある。
生トランジスタ１つで複数の誤動作ポイントを同時に制
御できるので、基準電圧回路等に与える影響が少なく、
またチップ面積が増加しない利点がある。更にカレント
ミラー回路は電流の流し出しができるので、出力のＨ固
定をすることができ、また各電流の値を抵抗で簡単に制
御できる利点もある。
第１図は本考案の一実施例を示す回路図、 第２図は本考案の他の実施例を示す回路図、 第３図は寄生トランジスタの説明図、 第４図は電源ＩＣの一例を示す構成図、 第５図は従来の誤動作防止回路の構成図、 第６図はトランジスタ・サイズの説明図である。 図中、１は電源回路、２，３は他の回路、４は電源Ｉ
Ｃ、５はバッテリ、６はカレントミラー回路、ＳＷは電
源スイッチ、Ｌは外部誘導性負荷、Ｑ１はガードリング
付き寄生トランジスタである。
Ｃ、５はバッテリ、６はカレントミラー回路、ＳＷは電
源スイッチ、Ｌは外部誘導性負荷、Ｑ１はガードリング
付き寄生トランジスタである。
Claims (1)
- 【請求項１】半導体基板上のエピタキシアル成長層に複
数個のトランジスタを形成し、これらのトランジスタで
電源回路（１）および他の回路（２、３）を構成し、該
基板と該成長層で形成される寄生トランジスタ（ＱＡ，
ＱＢ，・・・）が、該電源回路の外部電源入力端子が基
板電位より低くなると動作して該他の回路を誤動作させ
る構造の電源集積回路において、 該入力端子の電圧が基板最低電位以下に低下したことを
検出する他の寄生トランジスタ（Ｑ１）を、該成長層に
形成したガードリングと該基板と該成長層で構成し、 該他の寄生トランジスタがオンすると動作するカレント
ミラー回路（６）を前記複数個のトランジスタの一部で
構成し、 該カレントミラー回路の各トランジスタ（Ｑ１１からＱ
１３）で前記他の回路へ誤動作防止用の電流を供給する
ようにしてなることを特徴とする電源集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15154988U JPH0631724Y2 (ja) | 1988-11-21 | 1988-11-21 | 電源集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15154988U JPH0631724Y2 (ja) | 1988-11-21 | 1988-11-21 | 電源集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0272562U JPH0272562U (ja) | 1990-06-01 |
| JPH0631724Y2 true JPH0631724Y2 (ja) | 1994-08-22 |
Family
ID=31425694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15154988U Expired - Lifetime JPH0631724Y2 (ja) | 1988-11-21 | 1988-11-21 | 電源集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0631724Y2 (ja) |
-
1988
- 1988-11-21 JP JP15154988U patent/JPH0631724Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0272562U (ja) | 1990-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0350423B2 (ja) | ||
| CA1279369C (en) | Electrical system utilizing a concentric collector pnp transistor | |
| JPH0631724Y2 (ja) | 電源集積回路 | |
| JP2679617B2 (ja) | チャージポンプ回路 | |
| JPH0215119B2 (ja) | ||
| US5541544A (en) | Bipolar flip-flop circuit with improved noise immunity | |
| JPH08172162A (ja) | 半導体集積回路 | |
| JPH0737376Y2 (ja) | 負荷電源切換回路 | |
| JPS5910819Y2 (ja) | 発振回路 | |
| JPH0377666B2 (ja) | ||
| JP4110701B2 (ja) | 過電圧保護回路 | |
| JPH10200056A (ja) | バイポーラｉｃ | |
| JPH069017B2 (ja) | 電源回路用半導体集積回路 | |
| JP2571745Y2 (ja) | 負荷駆動回路の保護回路 | |
| JPS5933059Y2 (ja) | 揮発性メモリの電源供給回路 | |
| JPH0611624Y2 (ja) | ミューティング回路 | |
| JP2574200Y2 (ja) | 電圧比較回路 | |
| JPH0793444A (ja) | 積分器用コンパレータ回路装置 | |
| JPH0158757B2 (ja) | ||
| JPH0412621A (ja) | 電源極性切換え装置 | |
| JPH039395Y2 (ja) | ||
| JPH0150925B2 (ja) | ||
| JPH0223069Y2 (ja) | ||
| JPS6342287B2 (ja) | ||
| JP2661138B2 (ja) | 電流増幅回路 |