JPH06303137A - Ｄ／ａ変換器、オフセット調整回路及びこれを用いた携帯通信端末装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 所要レイアウト面積の縮小と低消費電力化を
図った高精度の電流駆動型のＤ／Ａ変換器を実現する。
複数のアナログ信号出力を有する電子回路の出力オフセ
ットを相対的かつ高精度に調整できる回路を提供する。 【構成】 入力ディジタル信号が複数に分割されてなる
所定ビットのディジタル信号をそれぞれ受け、同じ基準
電流を用いた複数からなる単位Ｄ／Ａ変換器ＵＤＡ１，
ＵＤＡ２によりアナログ電流に変換し、かかるアナログ
電流を対応する入力ディジタル信号の重みに対応した電
流変換を行って電流合成する。オフセットキャンセルす
べき信号における基準となる直流信号に対応した固定的
なディジタル信号をＤ／Ａ変換器に入力し、上記Ｄ／Ａ
変換器の出力を分岐して得られる正相及び逆相の複数の
アナログ出力信号のオフセットをそれぞれ検出した後、
夫々のアナログ出力の直流オフセット値を所望の値とす
るためのオフセット調整用負帰還信号とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、Ｄ／Ａ（ディジタル
／アナログ）変換器と、Ｄ／Ａ変換器を含む電子回路の
出力オフセット調整回路、特に、低電圧電源かつ低消費
電力動作を目的として半導体集積回路で実現されたＤ／
Ａ変換器を含み、複数のアナログ信号出力を有する電子
回路の出力オフセットを高精度、高安定に調整する回路
に係り、例えば携帯通信端末装置に適用して有効な技術
に関する。

【０００２】

【従来の技術】実質的に電流値の異なる複数の電流源を
設け、これらの電流源を所定ビットのディジタル信号に
従って選択的に有効とすることでディジタル信号に対応
したアナログ電流を形成するいわゆる電流駆動型のＤ／
Ａ変換器があり、このようなＤ／Ａ変換器を搭載する携
帯通信端末装置がある。

【０００３】電流駆動型のＤ／Ａ変換器については、例
えば、１９９１年２月１４日発行の『アイ・エス・エス
・シー・シー（ＩＳＳＣＣ：Ｉｎｔｅｒｎａｔｉｏｎａ
ｌＳｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎ
ｆｅｒｅｎｃｅ） ダイジェスト オブ テクニカル
ペーパーズ（Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ）』第１２８頁〜第１２９頁に記載され
ている。

【０００４】また、回路構成素子の特性ばらつき等によ
って回路の出力に不所望なオフセットが存在する場合が
ある。例えば、回路の出力波形の基準レベルが本来若し
くは期待する基準レベルと異なるようなオフセットが存
在する。従来公知のオフセット調整には、概略２通りの
方法がある。その第１は、電子回路から出力される交流
信号の正負極性成分を比較的長時間に渡って積分し、得
られた極低周波成分、すなわち近似的な直流成分を、該
電子回路の適当なノードに逐次負帰還させる方法であ
る。

【０００５】この第１の方法は、例えば音声信号のよう
に、対象とする信号に本来直流成分が含まれず、かつ、
途中で電子回路の動作を止めることができない用途の場
合に多く用いられる。これについては、例えば、この発
明者らが「シングルチップシーモス フィルタ／コーデ
ック（Ａ Ｓｉｎｇｌｅ−Ｃｈｉｐ ＣＭＯＳ Ｆｉｌ
ｔｅｒ／Ｃｏｄｅｃ）」と題して発表した文献、アイ・
イー・イー・イー、ジャーナル・オブ・ソリッドステ−
ト−サーキッツ、エスシー１６、３０２頁〜３０７頁
（１９８１年８月）（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ
ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＳＣ−
１６，ＰＰ３０２〜３０７（ＡＵＧ．１９８１）の中で
述べられている。

【０００６】一方、第２の方法は、電子回路への交流入
力信号の印加に先立って適当な時間だけ基準となる直流
信号を入力し、該電子回路の出力直流信号を検出した
後、その出力値を所望の値に補償又は調整する直流信号
を該電子回路の適当なノードに固定的に負帰還させる方
法である。この第２の方法は、該電子回路からの出力に
含まれる直流成分自体も重要な信号として取り扱われる
場合に多く用いられる。この第２の方法例としては、米
国特許第５０６１９００号（１９９１年１０月２９日）
等がある。

【０００７】

【発明が解決しようとする課題】携帯通信端末装置等の
分野においては、装置の小型化・軽量化にともない、回
路の低消費電力化ならびにその電源電圧の低電圧化が進
みつつある。しかし、特にアナログ回路とディジタル回
路が混在する携帯通信端末装置等では、電源電圧が低電
圧化されることでアナログ信号の採りうる振幅が制限さ
れ、外部ディジタル回路や内部ディジタル回路からの雑
音によって所望の特性つまり信号対雑音電力比（Ｓ／
Ｎ）特性等を確保することが困難となりつつある。この
ような中、本願発明者等は、携帯通信端末装置に搭載す
るＤ／Ａ変換器としては上記電流駆動型のＤ／Ａ変換器
が最適であると認識し、電流駆動型のＤ／Ａ変換器を搭
載する携帯通信端末装置をこの発明に先立って開発し
た。

【０００８】携帯通信端末装置のさらなる小型化・低消
費電力化を推進しようとした場合、上記電流駆動型のＤ
／Ａ変換器には次のような問題点があることが明らかと
なった。すなわち、電流駆動型のＤ／Ａ変換器は、図１
５に例示されるように、例えば下位４ビットのディジタ
ル信号Ｄ０〜Ｄ３に対応して設けられる単位Ｄ／Ａ変換
器ＵＤＡ１と、上位４ビットのディジタル信号Ｄ４〜Ｄ
７に対応して設けられる単位Ｄ／Ａ変換器ＵＤＡ２とを
備える。

【０００９】下位ビット用の単位Ｄ／Ａ変換器ＵＤＡ１
は、例えば、所定の単位電流を形成する電流源Ｃ１と、
基準電流値を設定するための基準電流ＭＯＳＦＥＴＱ１
５と、上記単位電流を基準電流ＭＯＳＦＥＴＱ１５との
サイズ比に応じて分割する４個の電流分割ＭＯＳＦＥＴ
Ｑ１１〜Ｑ１４と、下位４ビットのディジタル信号Ｄ０
〜Ｄ３に従って選択的にオン状態とされ電流分割ＭＯＳ
ＦＥＴＱ１１〜Ｑ１４によって分割される単位電流を選
択的に非反転電流出力線ＩｏＴ又は反転電流出力線Ｉｏ
Ｂに伝達する４組のスイッチＳ１１ａ〜Ｓ１４ａならび
にＳ１１ｂ〜Ｓ１４ｂとを含む。

【００１０】上位ビット用の単位Ｄ／Ａ変換器ＵＤＡ２
は、上位４ビットのディジタル信号Ｄ４〜Ｄ７を受けそ
の出力信号Ｔ１〜ＴＦを選択的に形成するサーモメータ
コーダＴＭＣＤと、上記単位電流をそれぞれ形成する１
５個の電流源Ｃ２１〜Ｃ２Ｆと、これらの電流源に対応
して設けられ上記基準電流ＭＯＳＦＥＴＱ１５に比較し
て１６倍のサイズを有する１５個のＭＯＳＦＥＴＱ２１
〜Ｑ２Ｆと、サーモメータコーダＴＭＣＤの出力信号Ｔ
１〜ＴＦに従って選択的にオン状態とされ対応する電流
源Ｃ２１〜Ｃ２Ｆによって形成される単位電流を選択的
に非反転電流出力線ＩｏＴ又は反転電流出力線ＩｏＢに
伝達する１５組のスイッチＳ２１ａ〜Ｓ２Ｆａならびに
Ｓ２１ｂ〜Ｓ２Ｆｂとを含む。

【００１１】Ｄ／Ａ変換器の変換精度を考慮した場合、
上記電流分割ＭＯＳＦＥＴＱ１１〜Ｑ１４ならびにＱ２
１〜Ｑ２Ｆと基準電流ＭＯＳＦＥＴＱ１５とのサイズ比
は、高精度で保証される必要があり、これに準じてスイ
ッチＳ１２ａ〜Ｓ１４ａ，Ｓ１２ｂ〜Ｓ１４ｂ，Ｓ２１
ａ〜Ｓ２ＦａならびにＳ２１ｂ〜Ｓ２Ｆｂと最小サイズ
のスイッチＳ１１ａ及びＳ１１ｂとのサイズ比も保証さ
れなくてはならない。そして、半導体製造時のプロセス
バラツキによる加工サイズ変動の影響を抑えるために
は、最小サイズとなる基準電流ＭＯＳＦＥＴＱ１５なら
びにスイッチＳ１１ａ及びＳ１１ｂのサイズをある程度
大きくする必要があり、これらのＭＯＳＦＥＴ及びスイ
ッチのサイズに比例してその他の電流分割ＭＯＳＦＥＴ
及びスイッチのサイズが大きくなる。

【００１２】図１５から明らかなように、Ｄ／Ａ変換器
に必要となる電流分割ＭＯＳＦＥＴ及びスイッチの数
は、最小サイズとなる基準電流ＭＯＳＦＥＴＱ１５なら
びにスイッチＳ１１ａ及びＳ１１ｂを１個として計算す
ると、ともに１５＋１６×１５個つまり合計２５５個に
達する。この結果、Ｄ／Ａ変換器のレイアウト面積が増
大し、Ｄ／Ａ変換器を含む携帯通信端末装置の小型化及
び低消費電力化が制約を受けるものである。

【００１３】Ｄ／Ａ変換器の非反転電流出力線ＩｏＴ及
び反転電流出力線ＩｏＢに得られるアナログ電流は、演
算増幅回路とその帰還抵抗を中心とする電流電圧変換回
路を経て電圧信号に変換される。周知のように、演算増
幅回路は、位相補償によって所望の信号帯域を確保でき
る所定範囲の利得周波数特性を持つように設計される。
しかし、非反転電流出力線ＩｏＴ及び反転電流出力線Ｉ
ｏＢには、前述のように、最小サイズのスイッチにして
２５５個分のスイッチつまりはＭＯＳＦＥＴが結合さ
れ、これらのＭＯＳＦＥＴの寄生容量が結合される。こ
のため、非反転電流出力線ＩｏＴ及び反転電流出力線Ｉ
ｏＢに結合される比較的大きな寄生容量と電流電圧変換
回路を構成する帰還抵抗との積に相当する位相遅延が生
じ、これによって不本意な発振を引き起こす可能性があ
る。そして、この発振を防止するには比較的広帯域の演
算増幅回路を実現する必要があり、これによってＤ／Ａ
変換器の低消費電力化が制約を受けるものとなる。

【００１４】また、上記のオフセット調整回路は、従
来、単一の出力信号に対して行われており、例えば、一
つのＤ／Ａ変換器の出力を更に正転アンプと反転アンプ
を通して正負対称の二つのアナログ信号を出力される場
合や、複数のＤ／Ａ変換器からそれぞれ位相が９０度異
なるアナログ信号を同時に出力させる場合等、複数のア
ナログ信号出力を有する電子回路の出力オフセットを相
対的かつ高精度に調整しなければならないような場合に
ついては考慮されていない。

【００１５】この発明の目的は、所要レイアウト面積の
縮小と低消費電力化を図った高精度の電流駆動型のＤ／
Ａ変換器を実現することにある。この発明の他の目的
は、電流駆動型のＤ／Ａ変換器を含む携帯通信端末装置
等の小型化及び低消費電力化ならびに低コスト化を推進
することにある。

【００１６】この発明の他の目的は、複数のアナログ信
号出力を有する電子回路の出力オフセットを相対的かつ
高精度に調整できる回路を提供するものである。この発
明の別の目的は、低電圧電源かつ低消費電力動作を目的
として半導体集積回路で実現されたＤ／Ａ変換器を含
み、複数のアナログ信号出力を有する電子回路の出力オ
フセットを、相対的かつ絶対的にも高精度、高安定に調
整できる回路を提供することにある。この発明の更に別
の目的は、そのようなオフセット調整回路を用いた低消
費電力の携帯通信端末装置を提供することにある。

【００１７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１８】

【課題を解決するための手段】本願において開示される
発明のうち代表的な１つのものの概要を簡単に説明すれ
ば、次の通りである。すなわち、携帯通信端末装置等に
搭載される電流駆動型のＤ／Ａ変換器を、それぞれ所定
ビットのディジタル信号を受けてアナログ電流に変換し
かつ対応する電流減衰回路又は電流増幅回路を介して直
列又は並列結合される複数の単位Ｄ／Ａ変換器を基本に
構成するとともに、これらの単位Ｄ／Ａ変換器に設けら
れる電流源を、同一の単位電流源をもとに構成する。

【００１９】

【作用】上記手段によれば、電流減衰回路の減衰率又は
電流増幅回路の増幅率に相応して、単位電流源又は最小
サイズのスイッチを１個としたときの各単位Ｄ／Ａ変換
器に必要となる電流源及びスイッチの個数を大幅に削減
することができる。これにより、Ｄ／Ａ変換器の所要レ
イアウト面積を削減できるとともに、電流出力線に結合
されるスイッチＭＯＳＦＥＴの寄生容量を削減し、その
低消費電力化を図ることができる。この結果、Ｄ／Ａ変
換器を含む携帯通信端末装置等の小型化及び低消費電力
化ならびに低コスト化を推進することができる。

【００２０】

【課題を解決するための手段】本願において開示される
発明のうち他の代表的なものの概要を簡単に説明すれば
下記の通りである。すなわち、Ｄ／Ａ変換器への実際の
入力信号の印加に先立って、オフセットキャンセルすべ
き信号における基準となる直流信号に対応した固定的な
ディジタル信号を入力し、上記Ｄ／Ａ変換器の出力を分
岐して得られる互いに位相が概略１８０度異なる正相及
び逆相関係にあるの複数のアナログ出力信号のオフセッ
トをそれぞれ検出した後、それぞれのアナログ出力の直
流オフセット値を所望の値とするためのオフセット調整
用負帰還信号として、少なくともその一つは上記Ｄ／Ａ
変換器の入力部に帰還されるディジタル信号とし、他の
少なくとも一つ以上の負帰還信号としては、上記Ｄ／Ａ
変換器の出力を分岐させて得られる経路部に帰還される
アナログ信号とするものである。

【００２１】そのようなオフセット調整回路としては、
オフセットが調整されるべき複数のアナログ信号を選択
して出力するスイッチ手段と、該スイッチ手段の出力と
オフセット検出のための基準電位とを比較する比較手段
と、該比較手段の出力極性の反転を検出する検出手段
と、計数値の初期状態における前記比較手段の出力極性
の反転が上記検出手段にて検出されるまで一連に計数動
作を行う計数手段と、前記計数手段の出力を入力とし前
記オフセット調整用負帰還信号毎に設けられた複数の記
憶手段と、アナログ信号としてのオフセット調整用負帰
還信号に対応される記憶手段の出力をディジタル信号か
らアナログ信号に変換するＤ／Ａ変換手段と、前記スイ
ッチ手段によるアナログ信号の選択と、前記計数手段の
出力を保持させる記憶手段の選択とを、オフセット調整
用負帰還信号毎に順次行うことによって、前記単一の比
較手段を時分割で利用させるタイミング発生手段とを備
えて構成する。

【００２２】前記比較手段としては、前記スイッチ手段
の出力とオフセット検出のための基準電圧とを入力する
差動増幅段と、差動増幅段からのシングルエンド出力を
受ける出力段とを備え、差動増幅段の定電流トランジス
タと出力段の定電流トランジスタとは相互に異なるバイ
アス電圧供給経路からのバイアス電圧を供給する。

【００２３】送信部又は送受信部を備え、送信部又は送
受信部に含まれる回路のオフセットを調整するために上
記オフセット調整回路を含む携帯通信端末においては、
携帯通信端末に電源が投入されたときから、前記オフセ
ット調整回路によるオフセット調整用負帰還信号の発生
が確定される所定の期間、及び、電源投入後に前記携帯
通信端末の送信部又は送受信部或はそれらに含まれる一
部の回路が非通話とされるスタンバイ状態から通話を可
能にする通話準備状態にされたときから、前記オフセッ
ト調整回路によるオフセット調整用負帰還信号の発生が
確定される所定の期間だけ、前記オフセット調整回路を
構成する全ての回路を活性化して動作可能にし、それ以
降は、上記構成回路のうち複数の記憶手段、及びＤ／Ａ
変換器のみを動作可能な状態として前記確定されたオフ
セット調整用負帰還信号の発生を維持させ、且つ、上記
スタンバイ状態時には前記オフセット調整回路を構成す
る全ての回路を非活性状態とする制御手段を設ける。

【００２４】

【作用】上記した手段によれば、Ｄ／Ａ変換器の入力ま
での経路に負帰還されるディジタル信号と、前記ディジ
タル信号としてのオフセット調整用負帰還信号でオフセ
ット調整された系から途中で分岐する系に負帰還される
アナログ信号とによって、オフセット調整用負帰還信号
を構成することは、Ｄ／Ａ変換器の出力を分岐して得ら
れる互いに位相が異なる関係にある複数のアナログ出力
信号のオフセットを、少ない回路構成にて独立に且つ高
精度に検出して調整可能にする。

【００２５】単一の比較手段を時分割で利用すること
は、オフセットをキャンセルすべき複数のアナログ信号
相互間の調整されたオフセット量のばらつきを最小限に
抑えるように作用し、また、斯る比較手段それ自体のオ
フセットをキャンセルするための回路構成も最小限にで
きて、オフセット調整のための回路構成の簡素化に寄与
する。

【００２６】差動段に含まれる定電流トランジスタのバ
イアス電圧と出力段に含まれる定電流トランジスタのバ
イアス電圧とを別々にした比較手段を採用することは、
出力段の電位が大きく変動することによるバイアス電圧
の揺れが差動段に影響を与えないように作用して、差動
段には常に一定の電流が流れるために正確な判定を実現
する。

【００２７】電源投入時及びスタンバイ解除時のみオフ
セット調整回路の全構成回路を動作させ、オフセット検
出が終了した後、通話時間中に限って、オフセット調整
用負帰還信号を供給するための記憶手段及び副Ｄ／Ａ変
換器のみの動作を維持させ、他の回路部分を非活性状態
とすることにより、位相変復調部及びこれを搭載した携
帯通信端末装置をバッテリー駆動に最適な低消費電力化
する。

【００２８】

【実施例】図１には、この発明が適用されたＤ／Ａ変換
器の第１の実施例の回路図が示されている。また、図２
には、図１のＤ／Ａ変換器に含まれるサーモメータコー
ダの一実施例の真理値図が示され、図３には、図１のＤ
／Ａ変換器の等価回路図が示されている。これらの図を
もとに、この実施例のＤ／Ａ変換器の構成及び動作なら
びにその特徴について説明する。

【００２９】この実施例のＤ／Ａ変換器は、特に制限さ
れないが、携帯通信端末装置に搭載される。図１の各回
路素子は、携帯通信端末装置を構成する他の所定の回路
素子とともに、単結晶シリコンのような１個の半導体基
板上に形成される。以下の回路図において、各ノードに
おける電流の向きは、統一を期すためにすべて同一方向
で示されるが、実際の向きはこれと異なる場合がある。
このため、電流値を求める以下の数式では、電流が回路
図の矢印に沿って流される場合を＋で表し、逆の場合を
−で表す。

【００３０】図１において、この実施例のＤ／Ａ変換器
は、ｍ個つまり２個の単位Ｄ／Ａ変換器ＵＤＡ１（第１
の単位Ｄ／Ａ変換器）及びＵＤＡ２（第ｍの単位Ｄ／Ａ
変換器）と、これらの単位Ｄ／Ａ変換器に対応して設け
られる２個の電流変換回路ＣＶ１及びＣＶ２とを備え
る。このうち、単位Ｄ／Ａ変換器ＵＤＡ１には、携帯通
信端末装置の図示されない前段回路から最下位ビット
（ＬＳＢ）を含む４ビットのディジタル信号Ｄ０〜Ｄ３
が供給され、単位Ｄ／Ａ変換器ＵＤＡ２には、最上位ビ
ット（ＭＳＢ）を含む４ビットのディジタル信号Ｄ４〜
Ｄ７が供給される。

【００３１】ここで、単位Ｄ／Ａ変換器ＵＤＡ１は、そ
の一方が電源電圧ＶＣＣに共通結合される４個の電流源
Ｃ１１〜Ｃ１４と、これらの電流源の他方と電流出力線
ＣＰ１との間にそれぞれ設けられるスイッチＳ１１〜Ｓ
１４とを含む。この実施例において、電源電圧ＶＣＣ
は、例えば＋３．０Ｖのような比較的絶対値の小さな正
の電源電圧とされる。また、電流源Ｃ１１は単位電流ｉ
を流し、電流源Ｃ１２〜Ｃ１４はそれぞれのディジタル
信号の重みに対応して単位電流ｉの２倍，４倍及び８倍
を流すべく所定のサイズに設計されたＭＯＳＦＥＴ（金
属酸化物半導体型電界効果トランジスタ。この明細書で
は、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジ
スタの総称とする）からなる。スイッチＳ１１〜Ｓ１４
は、対応する電流源Ｃ１１〜Ｃ１４の電流値に相応した
所定のサイズを有しかつ対応するディジタル信号Ｄ０〜
Ｄ３がハイレベルとされることで選択的にオン状態とさ
れるＭＯＳＦＥＴからなる。

【００３２】電流源Ｃ１１〜Ｃ１４は、図３の電流源Ｃ
１として、対応するスイッチＳ１１〜Ｓ１４つまりスイ
ッチＳ１がオン状態とされることで、言い換えるならば
対応するディジタル信号Ｄ０〜Ｄ３がハイレベルとされ
ることで選択的に有効とされ、電流出力線ＣＰ１に対し
てその合計電流値に応じたアナログ電流Ｉ１を矢印の方
向に流し込む。言うまでもなく、電流源Ｃ１による電流
つまり電流Ｉ１の値は、ディジタル信号Ｄ０〜Ｄ３の２
進値ｐに対して、 Ｃ１＝ｐｉ となり、単位電流ｉを単位として０ないし１５ｉの値を
採るものとなる。

【００３３】一方、単位Ｄ／Ａ変換器ＵＤＡ２は、ディ
ジタル信号Ｄ４〜Ｄ７を受けてその出力信号Ｔ１〜ＴＦ
を選択的にハイレベルとするサーモメータコーダＴＭＣ
Ｄを含み、さらに、電源電圧ＶＣＣと電流出力線ＣＰ２
との間に設けられるバイアス用の電流源ＣＢと、その一
方が電流出力線ＣＰ２に共通結合された１５個の電流源
Ｃ２１〜Ｃ２Ｆとを含む。これらの電流源Ｃ２１〜Ｃ２
Ｆの他方は、対応するスイッチＳ２１〜Ｓ２Ｆを介して
回路の接地電位に結合される。電流源Ｃ２１〜Ｃ２Ｆ
は、上記単位Ｄ／Ａ変換器ＵＤＡ１の電流源Ｃ１１と同
一の単位電流ｉを流すべく所定のサイズに設計されたＭ
ＯＳＦＥＴからなり、スイッチＳ２１〜Ｓ２Ｆは、これ
らの電流源の電流値に相応した所定のサイズを有しかつ
サーモメータコーダＴＭＣＤの対応する出力信号Ｔ１〜
ＴＦがハイレベルとされることで選択的にオン状態とさ
れるＭＯＳＦＥＴからなる。

【００３４】上記バイアス用電流源ＣＢは、単位Ｄ／Ａ
変換器ＵＤＡ２に供給されるディジタル信号Ｄ４〜Ｄ７
のビット数を４とするとき、単位電流ｉの２の４−１乗
倍つまり８ｉのバイアス電流を矢印と同一方向に流すべ
く所定のサイズに設計されたＭＯＳＦＥＴによって構成
される。なお、サーモメータコーダＴＭＣＤの出力信号
Ｔ１〜ＴＦや電流源Ｃ２１〜Ｃ２ＦならびにスイッチＳ
２１〜Ｓ２Ｆ等のように１０以上からなるものの末尾の
追番は、１６進数をもって表示される。

【００３５】上記サーモメータコーダＴＭＣＤの出力信
号Ｔ１〜ＴＦは、図２に示されるように、ディジタル信
号Ｄ４〜Ｄ７の２進値ｑに応じて順次ハイレベルつまり
論理“１”となるビット数が増やされる。すなわち、デ
ィジタル信号Ｄ４〜Ｄ７が“００００”つまりその２進
値ｑが０である場合には、すべての出力信号Ｔ１〜ＴＦ
がロウレベルつまり論理“０”とされ、“０００１”つ
まりその２進値ｑが１の場合には１ビットの出力信号Ｔ
１のみが論理“１”とされ、“１１１１”つまりその２
進値ｑが１５の場合にはすべての出力信号Ｔ１〜ＴＦが
一斉に論理“１”とされる。

【００３６】これにより、電流源Ｃ２１〜Ｃ２Ｆは、図
３の電流源Ｃ２として、対応するスイッチＳ２１〜Ｓ２
ＦつまりスイッチＳ２がオン状態とされることで、言い
換えるならばサーモメータコーダＴＭＣＤの対応する出
力信号Ｔ１〜ＴＦがハイレベルとされることで選択的に
有効とされ、電流出力線ＣＰ２に対してその合計電流値
に応じたアナログ電流を矢印とは反対の方向に引き込
む。この電流源Ｃ２によるアナログ電流の電流値Ｃ２
は、対応する４ビットのディジタル信号Ｄ４〜Ｄ７の２
進値ｑに対して、 Ｃ２＝ｑｉ となり、単位電流ｉを単位として０ないし１５ｉの値を
採る。

【００３７】電流変換回路ＣＶ１は、演算増幅回路ＯＡ
１と、この演算増幅回路ＯＡ１の反転入力端子−及び出
力端子間に設けられる帰還抵抗Ｒ１とを含む。演算増幅
回路ＯＡ１の反転入力端子−は、単位Ｄ／Ａ変換器ＵＤ
Ａ１の電流出力線ＣＰ１に結合され、その出力端子は、
出力抵抗Ｒ２を介して単位Ｄ／Ａ変換器ＵＤＡ２の電流
出力線ＣＰ２に結合される。演算増幅回路ＯＡ１の非反
転入力端子＋には、所定のバイアス電圧ＶＢが供給され
る。この実施例において、バイアス電圧ＶＢは、特に制
限されないが、電源電圧ＶＣＣ及び回路の接地電位間の
中間電位つまり＋１．５Ｖとされる。これにより、単位
Ｄ／Ａ変換器ＵＤＡ１は、対応する電流変換回路ＣＶ１
を介して次段の単位Ｄ／Ａ変換器ＵＤＡ２に正順で直列
結合された形となり、演算増幅回路ＯＡ１の反転入力端
子−は、上記バイアス電圧ＶＢに仮想接地された形とな
る。

【００３８】一方、電流変換回路ＣＶ２は、演算増幅回
路ＯＡ２と、この演算増幅回路ＯＡ２の反転入力端子−
及び出力端子間に設けられる帰還抵抗Ｒ２とを含む。演
算増幅回路ＯＡ２の反転入力端子−は、単位Ｄ／Ａ変換
器ＵＤＡ２の電流出力線ＣＰ２に結合され、その非反転
入力端子＋には、上記バイアス電圧ＶＢが供給される。
これにより、演算増幅回路ＯＡ２の反転入力端子−は、
バイアス電圧ＶＢに仮想接地された形となる。また、こ
の演算増幅回路ＯＡ２の反転入力端子−がバイアス電圧
ＶＢに仮想接地されることで、電流変換回路ＣＶ１の出
力端子つまり電流出力線ＣＰ２もバイアス電圧ＶＢに仮
想接地された形となる。

【００３９】これらのことから、電流変換回路ＣＶ１
は、その帰還抵抗Ｒ１の抵抗値をＲ１とし、出力抵抗Ｒ
２の抵抗値をＲ２とするとき、 ｇ１＝−Ｒ１／Ｒ２ なる利得ｇ１を有する反転出力型の電流変換回路として
作用する。この実施例において、帰還抵抗Ｒ１の抵抗値
Ｒ１は、出力抵抗Ｒ２の抵抗値Ｒ２に対して、 Ｒ１＝Ｒ２／１６ となるべく設計される。このため、電流変換回路ＣＶ１
は、図３に示されるように、その利得ｇ１が、 ｇ１＝−１／１６ すなわち、次段の単位Ｄ／Ａ変換器ＵＤＡ２に供給され
るディジタル信号Ｄ４〜Ｄ７のビット数４に対して２の
４乗分の１に相当する減衰率とされ、単位Ｄ／Ａ変換器
ＵＤＡ２の電流出力線ＣＰ２に対して、 Ｉ２＝−Ｉ１／１６＝−ｐｉ／１６ なる矢印とは逆向きの電流Ｉ２を引き込む電流減衰回路
として作用する。

【００４０】電流変換回路ＣＶ２は、その帰還抵抗Ｒ３
の抵抗値をＲ３とするとき、ｇ２＝−Ｒ３なる利得ｇ２
を有する反転出力型の電流電圧変換回路として作用し、
その出力端子において、 Ｖｏ＝ＶＢ−Ｒ３×Ｉ３ なるバイアス電圧ＶＢによりバイアスされかつ位相反転
されたアナログ出力電圧Ｖｏを出力する。

【００４１】前述のように、単位Ｄ／Ａ変換器ＵＤＡ２
の電流出力線ＣＰ２には、単位Ｄ／Ａ変換器ＵＤＡ１か
ら電流変換回路ＣＶ１を介して、 Ｉ２＝−ｐｉ／１６ なるアナログ電流Ｉ２が流されるとともに、その電流源
Ｃ２つまり電流源Ｃ２１〜Ｃ２Ｆによって、 Ｃ２＝ｑｉ なる矢印とは逆向きのアナログ電流Ｃ２が流され、さら
にそのバイアス用電流源ＣＢによって、 ＣＢ＝８ｉ なる矢印方向のバイアス電流ＣＢが流される。したがっ
て、単位Ｄ／Ａ変換器ＵＤＡ２の出力ノードにおけるア
ナログ電流Ｉ３の電流値Ｉ３は、 Ｉ３＝−Ｃ２＋Ｉ２＋ＣＢ＝−（ｑ＋ｐ／１６−８）ｉ となり、Ｄ／Ａ変換器の出力端子におけるアナログ出力
電圧Ｖｏは、 Ｖｏ＝ＶＢ＋ｇ２×Ｉ３＝ＶＢ＋Ｒ３（ｑ＋ｐ／１６−８）ｉ となって、バイアス電圧ＶＢによってバイアスされかつ
単位電流ｉを係数とするディジタル信号Ｄ０〜Ｄ７の２
進値ｑ及びｐの関数となる。

【００４２】この実施例のＤ／Ａ変換器では、異なる重
みのディジタル信号を受ける単位Ｄ／Ａ変換器ＵＤＡ１
及びＵＤＡ２が、ともに同一の単位電流ｉを流す単位電
流源をもとに構成される電流源Ｃ１１〜Ｃ１４ならびに
Ｃ２１〜Ｃ２Ｆからなるにもかかわらず、これらの単位
Ｄ／Ａ変換器が１／１６の減衰率を有する電流減衰回路
つまり電流変換回路ＣＶ１を介して直列結合されること
で、８ビットのディジタル信号Ｄ０〜Ｄ７の２進値に対
応したアナログ出力電圧Ｖｏを形成するＤ／Ａ変換器と
して機能させることができる。

【００４３】上記の説明から明らかなように、単位電流
ｉを流す電流源を１個とするとき、このＤ／Ａ変換器に
必要となる電流源の数は、前記図１５の従来例が１６個
であるのに比較して３８個に増える。しかし、電流精度
を確保するための電流分割ＭＯＳＦＥＴの数を比較した
場合、２５５個から３７個に削減されるとともに、最小
サイズのスイッチＳ１１を１個としたときの所要スイッ
チ数も２５５個から３０個に削減され、相応して電流出
力線ＣＰ１及びＣＰ２に結合されるスイッチＭＯＳＦＥ
Ｔの寄生容量が減少する。この結果、Ｄ／Ａ変換器の所
要レイアウト面積を大幅に削減できるとともに、電流出
力線ＣＰ１及びＣＰ２に結合される寄生容量と演算増幅
回路ＯＡ１及びＯＡ２の帰還抵抗Ｒ１及びＲ２とによる
位相遅延を抑制し、Ｄ／Ａ変換器の低消費電力化を図る
ことができるため、Ｄ／Ａ変換器を含む携帯通信端末装
置の小型化及び低消費電力化を推進することができるも
のとなる。

【００４４】ところで、Ｄ／Ａ変換器から出力されるア
ナログ出力電圧Ｖｏは、 ｑ＝ｐ＝１５ とされるとき、 Ｖｏｍａｘ＝ＶＢ＋Ｒ３（７＋１５／１６）ｉ なる最大値Ｖｏｍａｘをとり、 ｑ＝ｐ＝０ とされるとき、 Ｖｏｍｉｎ＝ＶＢ−Ｒ３×８ｉ なる最小値Ｖｏｍｉｎをとる。そして、 ｑ＝８，ｐ＝０ とされるとき、 Ｖｏｃｅｎ＝ＶＢ なる中心値Ｖｏｃｅｎをとるものとなる。

【００４５】前述のように、アナログ出力電圧Ｖｏの中
心値Ｖｏｃｅｎとなるバイアス電圧ＶＢは、Ｄ／Ａ変換
器の動作電源となる電源電圧ＶＣＣ及び回路の接地電位
間の中間電位つまり＋１．５Ｖとされる。この実施例に
おいて、上記アナログ出力電圧Ｖｏの最大値Ｖｏｍａｘ
は、電源電圧ＶＣＣより低くこれに近い電位とされ、最
小値Ｖｏｍｉｎは、回路の接地電位より高くこれに近い
電位とされる。この結果、アナログ出力電圧ＶｏをＤ／
Ａ変換器の動作電源範囲内においてほぼフルスィングさ
せ、充分な信号振幅を得ることができるものとなる。

【００４６】以下の実施例でも同様なことが言えるが、
例えばバイアス用電流源ＣＢの電流値ＣＢを、 ＣＢ＝（７＋３１／３２）ｉ とし、あるいは単位Ｄ／Ａ変換器ＵＤＡ１の電流源Ｃ１
つまり電流源Ｃ１１〜Ｃ１４ならびにスイッチＳ１つま
りスイッチＳ１１〜Ｓ１４と並列形態に、 ＣＣ＝ｉ／２ なる電流ＣＣを固定的に流す電流源を設けることによっ
て、上記アナログ出力電圧Ｖｏの最小値の絶対値Ｖｏｍ
ｉｎ＊（ここで、例えばアナログ出力電圧Ｖｏの最小値
Ｖｏｍｉｎの絶対値をＶｏｍｉｎ＊のように＊を付して
表す。以下同様）ならびにその最大値の絶対値Ｖｏｍａ
ｘ＊を、 Ｖｏｍｉｎ＊＝Ｖｏｍａｘ＊＝Ｒ３（７＋３１／３２）ｉ なる同一の値に設定することができる。

【００４７】図４には、この発明が適用されたＤ／Ａ変
換器の第２の実施例の部分的な回路図が示され、図５に
は、その等価回路図が示されている。なお、この実施例
のＤ／Ａ変換器は、前記図１〜図３の実施例を基本的に
踏襲するものであるため、これと異なる部分についての
み説明を追加する。

【００４８】図４において、この実施例のＤ／Ａ変換器
は、演算増幅回路ＯＡ２と、この演算増幅回路ＯＡ２の
反転入力端子−及び出力端子間に設けられる帰還抵抗Ｒ
３とを含む電流変換回路ＣＶ２を備える。演算増幅回路
ＯＡ２の反転入力端子−は、単位Ｄ／Ａ変換器ＵＤＡ２
の電流出力線ＣＰ２に結合され、その非反転入力端子＋
には、所定のバイアス電圧ＶＢが供給される。

【００４９】この実施例において、電流変換回路ＣＶ２
を構成する演算増幅回路ＯＡ２の出力端子は、出力抵抗
Ｒ４を介してＤ／Ａ変換器の出力端子に結合される。こ
の出力端子は、バイアス電圧ＶＢにより終端された入力
部を含む携帯通信端末装置の図示されない後段回路に結
合される。この結果、電流変換回路ＣＶ２は、図５に示
されるように、 ｇ２＝−Ｒ３／Ｒ４ なる利得ｇ２を有する電流減衰回路又は電流増幅回路と
して作用し、その出力端子から図示されない後段回路に
対して、 Ｉｏ＝ｇ２×Ｉ５＝−Ｒ３×Ｉ５／Ｒ４ なる出力電流Ｉｏを流し込む。

【００５０】つまり、この実施例のＤ／Ａ変換器では、
そのアナログ出力信号を電流信号として出力できるもの
となり、このアナログ出力電流Ｉｏの値は、図１〜図３
の実施例に照らし合わせた場合、 Ｉｏ＝Ｒ３（ｑ＋ｐ／１６−８）ｉ／Ｒ４ となる。

【００５１】図６には、この発明が適用されたＤ／Ａ変
換器の第３の実施例の等価回路図が示されている。な
お、この実施例は、前記図１〜図３の実施例を基本的に
踏襲するものであるため、これと異なる部分についての
み説明を追加する。

【００５２】図６において、この実施例のＤ／Ａ変換器
は、電流変換回路ＣＶ１及びＣＶ２を介して正順で直列
結合されるｍ個つまり３個の単位Ｄ／Ａ変換器ＵＤＡ１
（第１の単位Ｄ／Ａ変換器）〜ＵＤＡ３（第ｍの単位Ｄ
／Ａ変換器）と、単位Ｄ／Ａ変換器ＵＤＡ３の出力側に
設けられるもう１個の電流変換回路ＣＶ３とを備える。
このうち、単位Ｄ／Ａ変換器ＵＤＡ１は、電流出力線Ｃ
Ｐ１及び回路の接地電位間に直列形態に設けられるスイ
ッチＳ１及び電流源Ｃ１を含み、単位Ｄ／Ａ変換器ＵＤ
Ａ２は、電源電圧ＶＣＣ及び電流出力線ＣＰ２間に直列
形態に設けられる電流源Ｃ２及びスイッチＳ２を含む。

【００５３】単位Ｄ／Ａ変換器ＵＤＡ３は、電源電圧Ｖ
ＣＣ及び電流出力線ＣＰ３間に設けられるバイアス用電
流源ＣＢと、電流出力線ＣＰ３及び回路の接地電位間に
直列形態に設けられるスイッチＳ３及び電流源Ｃ３とを
含む。単位Ｄ／Ａ変換器ＵＤＡ１には、携帯通信端末装
置の図示されない前段回路から４ビットのディジタル信
号Ｄ０〜Ｄ３が供給され、単位Ｄ／Ａ変換器ＵＤＡ２及
びＵＤＡ３には、それぞれ４ビットのディジタル信号Ｄ
４〜Ｄ７ならびに４ビットのディジタル信号Ｄ８〜ＤＢ
が供給される。

【００５４】上記単位Ｄ／Ａ変換器ＵＤＡ１〜ＵＤＡ３
を構成する電流源Ｃ１〜Ｃ３が、それぞれｉ，２ｉ，４
ｉ及び８ｉの電流を流す４個の電流源からなり、スイッ
チＳ１〜Ｓ３が、それぞれ対応するディジタル信号Ｄ０
〜Ｄ３又はＤ４〜Ｄ７あるいはディジタル信号Ｄ８〜Ｄ
Ｂをもとに形成されるサーモメータコーダの出力信号Ｔ
１〜ＴＦに従って選択的にオン状態とされる４個又は１
５個のスイッチからなるものであることは言うまでもな
い。

【００５５】この実施例において、電流変換回路ＣＶ１
は、その減衰率ｇ１が、 ｇ１＝−１／１６ つまり次段の単位Ｄ／Ａ変換器ＵＤＡ２に供給されるデ
ィジタル信号Ｄ４〜Ｄ７のビット数４つまりｎ２に対し
て２のｎ２乗分の１とされる反転出力型の電流減衰回路
とされる。また、電流変換回路ＣＶ２は、その減衰率ｇ
２が、 ｇ２＝−１／１６ つまり次段の単位Ｄ／Ａ変換器ＵＤＡ３に供給されるデ
ィジタル信号Ｄ８〜ＤＢのビット数４つまりｎｍに対し
て２のｎｍ乗分の１とされる反転出力型の電流減衰回路
とされる。さらに、電流変換回路ＣＶ３は、その利得ｇ
３が、 ｇ３＝−Ｒ３ とされる反転出力型の電流電圧変換回路とされる。

【００５６】以上の結果、単位Ｄ／Ａ変換器ＵＤＡ１の
出力ノードにおけるアナログ電流Ｉ１の電流値Ｉ１は、 Ｉ１＝−Ｃ１＝−ｐｉ となり、電流変換回路ＣＶ１の出力ノードにおけるアナ
ログ電流Ｉ２は、 Ｉ２＝ｇ１×Ｉ１＝ｐｉ／１６ となる。また、単位Ｄ／Ａ変換器ＵＤＡ２の出力ノード
におけるアナログ電流Ｉ３の電流値Ｉ３は、 Ｉ３＝Ｃ２＋Ｉ２＝（ｑ＋ｐ／１６）ｉ となり、電流変換回路ＣＶ２の出力ノードにおけるアナ
ログ電流Ｉ４は、 Ｉ４＝ｇ２×Ｉ３＝−（ｑ＋ｐ／１６）ｉ／１６ となる。さらに、単位Ｄ／Ａ変換器ＵＤＡ３の出力ノー
ドにおけるアナログ電流Ｉ５の電流値Ｉ５は、 Ｉ５＝−Ｃ３＋Ｉ４＋ＣＢ＝−（ｒ＋ｑ／１６＋ｐ／２５６−８）ｉ となり、電流変換回路ＣＶ３の出力ノードつまりＤ／Ａ
変換器の出力端子におけるアナログ出力電圧Ｖｏの電位
Ｖｏは、 Ｖｏ＝ＶＢ＋ｇ３×Ｉ５＝ＶＢ＋Ｒ３（ｒ＋ｑ／１６＋ｐ／２５６−８）ｉ となって、バイアス電圧ＶＢによりバイアスされかつ単
位電流ｉを係数とするディジタル信号Ｄ０〜ＤＢの２進
値ｒ，ｑ及びｐの関数となる。

【００５７】この実施例のＤ／Ａ変換器から出力される
アナログ出力電圧Ｖｏは、 ｒ＝ｑ＝ｐ＝１５ とされるとき、 Ｖｏｍａｘ＝ＶＢ＋Ｒ３（７＋１５／１６＋１５／２５６）ｉ なる最大値Ｖｏｍａｘをとり、 ｒ＝ｑ＝ｐ＝０ とされるとき、 Ｖｏｍｉｎ＝ＶＢ−Ｒ３×８ｉ なる最小値Ｖｏｍｉｎをとる。そして、 ｒ＝８，ｑ＝ｐ＝０ とされるとき、 Ｖｏｃｅｎ＝ＶＢ なる中心値Ｖｏｃｅｎをとるものとなる。

【００５８】この実施例のＤ／Ａ変換器は、１２ビット
のディジタル信号Ｄ０〜ＤＢを受けるにもかかわらず、
２個の電流変換回路ＣＶ１及びＣＶ２を介して３個の単
位Ｄ／Ａ変換器ＵＤＡ１〜ＵＤＡ３を実質的に直列結合
し、しかもこれらの単位Ｄ／Ａ変換器の電流源を同一の
単位電流ｉを流す単位電流源をもとに構成することで、
前記図１〜図３の実施例に比較してさらなる所要レイア
ウト面積の縮小化と低消費電力化を推進できるものとな
る。

【００５９】上記第１ないし第３の実施例では、各単位
Ｄ／Ａ変換器の電流源による電流の方向を順次交互に逆
方向としているが、このことは、対応する数式から明ら
かなように、各単位Ｄ／Ａ変換器により形成されるアナ
ログ電流を対応する電流変換回路の減衰率に応じて加算
するだけで、言い換えるならば各単位Ｄ／Ａ変換器に供
給されるディジタル信号の論理レベルを意識することな
くアナログ電圧又はアナログ電流の最終値を求めうるも
のとしている。

【００６０】図７には、この発明が適用されたＤ／Ａ変
換器の第４の実施例の等価回路図が示されている。な
お、この実施例は、前記図１〜図３の実施例を基本的に
踏襲するものであるため、これと異なる部分についての
み説明を追加する。

【００６１】図７において、この実施例のＤ／Ａ変換器
は、電流変換回路ＣＶ１を介して正順で直列結合される
ｍ個つまり２個の単位Ｄ／Ａ変換器ＵＤＡ１（第１の単
位Ｄ／Ａ変換器）及びＵＤＡ２（第ｍの単位Ｄ／Ａ変換
器）と、単位Ｄ／Ａ変換器ＵＤＡ２の出力側に設けられ
る電流変換回路ＣＶ２を備える。このうち、単位Ｄ／Ａ
変換器ＵＤＡ１は、電源電圧ＶＣＣ及び電流出力線ＣＰ
１間に直列形態に設けられる電流源Ｃ１及びスイッチＳ
１を含み、単位Ｄ／Ａ変換器ＵＤＡ２は、電源電圧ＶＣ
Ｃ及び電流出力線ＣＰ２間に直列形態に設けられる電流
源Ｃ２及びスイッチＳ２と、電流出力線ＣＰ２及び回路
の接地電位間に設けられるバイアス用電流源ＣＢとを含
む。

【００６２】単位Ｄ／Ａ変換器ＵＤＡ１には、携帯通信
端末装置の図示されない前段回路から４ビットの反転デ
ィジタル信号−Ｄ０〜−Ｄ３が供給され、単位Ｄ／Ａ変
換器ＵＤＡ２には、４ビットのディジタル信号Ｄ４〜Ｄ
７が供給される。

【００６３】単位Ｄ／Ａ変換器ＵＤＡ１に供給される反
転ディジタル信号−Ｄ０〜−Ｄ３は、それぞれ対応する
ディジタル信号Ｄ０〜Ｄ３の反転信号であって、その２
進値ｓは、ディジタル信号Ｄ０〜Ｄ３の２進値ｐに対し
て、 ｓ＝１５−ｐ なる関係にある。

【００６４】この実施例において、単位Ｄ／Ａ変換器Ｕ
ＤＡ２に設けられるバイアス用電流源ＣＢの電流値は、
単位Ｄ／Ａ変換器ＵＤＡ２に供給されるディジタル信号
Ｄ４〜Ｄ７のビット数４に対して単位電流ｉの２の４−
１乗−１倍つまり７ｉとされる。また、電流変換回路Ｃ
Ｖ１は、その減衰率ｇ１が、 ｇ１＝−１／１６ つまり次段の単位Ｄ／Ａ変換器ＵＤＡ２に供給されるデ
ィジタル信号Ｄ４〜Ｄ７のビット数４に対して２の４乗
分の１とされる反転出力型の電流減衰回路とされる。そ
して、電流変換回路ＣＶ２は、その利得ｇ２が、 ｇ２＝−Ｒ３ とされる反転出力型の電流電圧変換回路とされる。

【００６５】これらのことから、単位Ｄ／Ａ変換器ＵＤ
Ａ１の出力ノードにおけるアナログ電流Ｉ１の電流値Ｉ
１は、 Ｉ１＝Ｃ１＝ｓｉ＝（１５−ｐ）ｉ となり、電流変換回路ＣＶ１の出力ノードにおけるアナ
ログ電流Ｉ２は、 Ｉ２＝ｇ１×Ｉ１＝−（１５−ｐ）ｉ／１６ となる。また、単位Ｄ／Ａ変換器ＵＤＡ２の出力ノード
におけるアナログ電流Ｉ３の電流値Ｉ３は、 Ｉ３＝Ｃ２＋Ｉ２−ＣＢ＝（ｑ＋ｐ／１６−７−１５／１６）ｉ となり、電流変換回路ＣＶ２の出力ノードつまりＤ／Ａ
変換器の出力端子におけるアナログ出力電圧Ｖｏの電位
Ｖｏは、 Ｖｏ＝ＶＢ＋ｇ２×Ｉ３＝ＶＢ−Ｒ３（ｑ＋ｐ／１６−７−１５／１６）ｉ となって、バイアス電圧ＶＢによりバイアスされかつ単
位電流ｉを係数とするディジタル信号Ｄ０〜Ｄ７の２進
値ｑ及びｐの関数となる。

【００６６】この実施例のＤ／Ａ変換器から出力される
アナログ出力電圧Ｖｏは、 ｑ＝ｐ＝０ とされるとき、 Ｖｏｍａｘ＝ＶＢ＋Ｒ３（７＋１５／１６）ｉ なる最大値Ｖｏｍａｘをとり、 ｑ＝ｐ＝１５ とされるとき、 Ｖｏｍｉｎ＝ＶＢ−Ｒ３×８ｉ なる最小値Ｖｏｍｉｎをとる。そして、 ｑ＝７，ｐ＝１５ とされるとき、 Ｖｏｃｅｎ＝ＶＢ なる中心値Ｖｏｃｅｎをとるものとなる。

【００６７】図８には、この発明が適用されたＤ／Ａ変
換器の第５の実施例の等価回路図が示されている。な
お、この実施例のＤ／Ａ変換器は、前記図１〜図３なら
びに図７の実施例を基本的に踏襲するものであるため、
これらの実施例と異なる部分についてのみ説明を追加す
る。

【００６８】図８において、この実施例のＤ／Ａ変換器
は、電流変換回路ＣＶ１及びＣＶ２を介して正順で直列
結合されるｍ個つまり３個の単位Ｄ／Ａ変換器ＵＤＡ１
（第１の単位Ｄ／Ａ変換器）〜ＵＤＡ３（第ｍの単位Ｄ
／Ａ変換器）と、単位Ｄ／Ａ変換器ＵＤＡ３の出力側に
設けられるもう１個の電流変換回路ＣＶ３とを備える。
このうち、単位Ｄ／Ａ変換器ＵＤＡ１は、電源電圧ＶＣ
Ｃ及び電流出力線ＣＰ１間に直列形態に設けられる電流
源Ｃ１及びスイッチＳ１を含み、単位Ｄ／Ａ変換器ＵＤ
Ａ２は、電源電圧ＶＣＣ及び電流出力線ＣＰ２間に直列
形態に設けられる電流源Ｃ２及びスイッチＳ２を含む。

【００６９】単位Ｄ／Ａ変換器ＵＤＡ３は、電源電圧Ｖ
ＣＣ及び電流出力線ＣＰ３間に直列形態に設けられる電
流源Ｃ３及びスイッチＳ３と、電流出力線ＣＰ３及び回
路の接地電位間に設けられるバイアス用電流源ＣＢとを
含む。単位Ｄ／Ａ変換器ＵＤＡ１には、携帯通信端末装
置の図示されない前段回路から４ビットのディジタル信
号Ｄ０〜Ｄ３が供給され、単位Ｄ／Ａ変換器ＵＤＡ２及
びＵＤＡ３には、それぞれ４ビットの反転ディジタル信
号−Ｄ４〜−Ｄ７ならびに４ビットのディジタル信号Ｄ
４〜Ｄ７が供給される。

【００７０】単位Ｄ／Ａ変換器ＵＤＡ２に供給される反
転ディジタル信号−Ｄ４〜−Ｄ７は、それぞれ対応する
ディジタル信号Ｄ４〜Ｄ７の反転信号であって、その２
進値ｔは、ディジタル信号Ｄ４〜Ｄ７の２進値ｑに対し
て、 ｔ＝１５−ｑ なる関係にある。

【００７１】この実施例において、単位Ｄ／Ａ変換器Ｕ
ＤＡ３に設けられるバイアス用電流源ＣＢの電流値は、
単位Ｄ／Ａ変換器ＵＤＡ３に供給されるディジタル信号
Ｄ８〜ＤＢのビット数４に対して単位電流ｉの２の４−
１乗−１倍つまり７ｉとされる。また、電流変換回路Ｃ
Ｖ１は、その減衰率ｇ１が、 ｇ１＝−１／１６ つまり次段の単位Ｄ／Ａ変換器ＵＤＡ２に供給される反
転ディジタル信号−Ｄ４〜−Ｄ７のビット数４に対して
２の４乗分の１とされる反転出力型の電流減衰回路とさ
れ、電流変換回路ＣＶ２は、その減衰率ｇ２が、 ｇ２＝−１／１６ つまり次段の単位Ｄ／Ａ変換器ＵＤＡ３に供給されるデ
ィジタル信号Ｄ８〜ＤＢのビット数４に対して２の４乗
分の１とされる反転出力型の電流減衰回路とされる。電
流変換回路ＣＶ３は、その利得ｇ３が、 ｇ３＝−Ｒ３ とされる反転出力型の電流電圧変換回路とされる。

【００７２】以上のことから、単位Ｄ／Ａ変換器ＵＤＡ
１の出力ノードにおけるアナログ電流Ｉ１の電流値Ｉ１
は、 Ｉ１＝Ｃ１＝ｐｉ となり、電流変換回路ＣＶ１の出力ノードにおけるアナ
ログ電流Ｉ２は、 Ｉ２＝ｇ１×Ｉ１＝−ｐｉ／１６ となる。また、単位Ｄ／Ａ変換器ＵＤＡ２の出力ノード
におけるアナログ電流Ｉ３の電流値Ｉ３は、 Ｉ３＝Ｃ２＋Ｉ２＝−（ｑ＋ｐ／１６−１５）ｉ となり、電流変換回路ＣＶ２の出力ノードにおけるアナ
ログ電流Ｉ４は、 Ｉ４＝ｇ２×Ｉ３＝（ｑ＋ｐ／１６−１５）ｉ／１６ となる。さらに、単位Ｄ／Ａ変換器ＵＤＡ３の出力ノー
ドにおけるアナログ電流Ｉ５の電流値Ｉ５は、 Ｉ５＝Ｃ３＋Ｉ４−ＣＢ ＝（ｒ＋ｑ／１６＋ｐ／２５６−７−１５／１６）ｉ となり、電流変換回路ＣＶ３の出力ノードつまりＤ／Ａ
変換器の出力端子におけるアナログ出力電圧Ｖｏの電位
Ｖｏは、 Ｖｏ＝ＶＢ＋ｇ３×Ｉ５ ＝ＶＢ−Ｒ３（ｒ＋ｑ／１６＋ｐ／２５６−７−１５／１６）ｉ となって、バイアス電圧ＶＢによりバイアスされかつ単
位電流ｉを係数とするディジタル信号Ｄ０〜ＤＢの２進
値ｒ及びｑならびにｐの関数となる。

【００７３】この実施例のＤ／Ａ変換器から出力される
アナログ出力電圧Ｖｏは、 ｒ＝ｑ＝ｐ＝０ とされるとき、 Ｖｏｍａｘ＝ＶＢ＋Ｒ３×（７＋１５／１６）ｉ なる最大値Ｖｏｍａｘをとり、 ｒ＝ｑ＝ｐ＝１５ とされるとき、 Ｖｏｍｉｎ＝ＶＢ−Ｒ３×（８＋１５／２５６）ｉ なる最小値Ｖｏｍｉｎをとる。そして、 ｒ＝７，ｑ＝１５，ｐ＝０ とされるとき、 Ｖｏｃｅｎ＝ＶＢ なる中心値Ｖｏｃｅｎをとるものとなる。

【００７４】前記第１ないし第３の実施例では、各単位
Ｄ／Ａ変換器の電流源による電流の方向は順次交互に逆
向きとされたが、上記第４及び第５の実施例では、とも
に電源電圧ＶＣＣから各電流出力線に向かって同一方向
とされる。このため、各単位Ｄ／Ａ変換器に供給される
所定ビットのディジタル信号は、単位Ｄ／Ａ変換器の１
個おきに反転して供給され、言わば２進値１５との差分
に相当するものとされる。

【００７５】つまり、前記第１ないし第３の実施例で
は、各単位Ｄ／Ａ変換器を構成する電流源が電源電圧Ｖ
ＣＣと各電流出力線あるいは各電流出力線と回路の接地
電位との間に順次交互に設けられるが、第４及び第５の
実施例では、常に電源電圧ＶＣＣと各電流出力線との間
に設けられる。この結果、各単位Ｄ／Ａ変換器を構成す
る電流源の電流値を、すべて電源電圧ＶＣＣを基準にし
て容易にかつ的確に設定することができ、Ｄ／Ａ変換器
のさらなる高精度化を推進することができるものとな
る。

【００７６】図９には、この発明が適用されたＤ／Ａ変
換器の第６の実施例の等価回路図が示されている。な
お、この実施例は、前記図１〜図３の実施例を基本的に
踏襲するものであるため、これと異なる部分についての
み説明を追加する。

【００７７】図９において、この実施例のＤ／Ａ変換器
は、電流変換回路ＣＶ１を介して直列結合されるｍ個つ
まり２個の単位Ｄ／Ａ変換器ＵＤＡ１（第ｍの単位Ｄ／
Ａ変換器）及びＵＤＡ２（第１の単位Ｄ／Ａ変換器）
と、単位Ｄ／Ａ変換器ＵＤＡ２の出力側に設けられるも
う１個の電流変換回路ＣＶ２とを備える。このうち、単
位Ｄ／Ａ変換器ＵＤＡ１は、電源電圧ＶＣＣ及び電流出
力線ＣＰ１間に直列形態に設けられる電流源Ｃ１及びス
イッチＳ１と、電流出力線ＣＰ１及び回路の接地電位間
に設けられるバイアス用電流源ＣＢとを含み、単位Ｄ／
Ａ変換器ＵＤＡ２は、電流出力線ＣＰ２及び回路の接地
電位間に直列形態に設けられるスイッチＳ２及び電流源
Ｃ２を含む。

【００７８】単位Ｄ／Ａ変換器ＵＤＡ１には、携帯通信
端末装置の図示されない前段回路から最上位ビットを含
む４ビットのディジタル信号Ｄ４〜Ｄ７が供給され、単
位Ｄ／Ａ変換器ＵＤＡ２には、最下位ビットを含む４ビ
ットのディジタル信号Ｄ０〜Ｄ３が供給される。これに
より、単位Ｄ／Ａ変換器ＵＤＡ１及びＵＤＡ２は、いわ
ゆる逆順で直列結合された形となる。

【００７９】この実施例において、電流変換回路ＣＶ１
は、その増幅率ｇ１が、 ｇ１＝−１６ つまり対応する単位Ｄ／Ａ変換器ＵＤＡ１に供給される
ディジタル信号Ｄ４〜Ｄ７のビット数４に対して２の４
乗倍とされる反転出力型の電流増幅回路とされる。ま
た、電流変換回路ＣＶ２は、その利得ｇ２が、 ｇ２＝−Ｒ３ とされる反転出力型の電流電圧変換回路とされる。

【００８０】これらのことから、単位Ｄ／Ａ変換器ＵＤ
Ａ１の出力ノードにおけるアナログ電流Ｉ１の電流値Ｉ
１は、 Ｉ１＝Ｃ１−ＣＢ＝（ｐ−８）ｉ となり、電流変換回路ＣＶ１の出力ノードにおけるアナ
ログ電流Ｉ２は、 Ｉ２＝ｇ１×Ｉ１＝−１６（ｐ−８）ｉ となる。また、単位Ｄ／Ａ変換器ＵＤＡ２の出力ノード
におけるアナログ電流Ｉ３の電流値Ｉ３は、 Ｉ３＝−Ｃ２＋Ｉ２＝−（ｑ＋１６ｐ−１２８）ｉ となり、電流変換回路ＣＶ２の出力ノードつまりＤ／Ａ
変換器の出力端子におけるアナログ出力電圧Ｖｏの電位
Ｖｏは、 Ｖｏ＝ＶＢ＋ｇ２×Ｉ３ ＝ＶＢ＋Ｒ３（ｑ＋１６ｐ−１２８）ｉ となって、バイアス電圧ＶＢによりバイアスされかつ単
位電流ｉを係数とするディジタル信号Ｄ０〜Ｄ７の２進
値ｑ及びｐの関数となる。

【００８１】この実施例のＤ／Ａ変換器から出力される
アナログ出力電圧Ｖｏは、 ｑ＝ｐ＝１５ とされるとき、 Ｖｏｍａｘ＝ＶＢ＋Ｒ３×１２７ｉ なる最大値Ｖｏｍａｘをとり、 ｑ＝ｐ＝０ とされるとき、 Ｖｏｍｉｎ＝ＶＢ−Ｒ３×１２８ｉ なる最小値Ｖｏｍｉｎをとる。そして、 ｑ＝０，ｐ＝８ とされるとき、 Ｖｏｃｅｎ＝ＶＢ なる中心値Ｖｏｃｅｎをとるものとなる。

【００８２】以上の説明から明らかなように、この実施
例のＤ／Ａ変換器では、上位ビットに対応する単位Ｄ／
Ａ変換器ＵＤＡ１から出力されるアナログ電流は、電流
変換回路ＣＶ１によって増幅された後、単位Ｄ／Ａ変換
器ＵＤＡ２の電流出力線ＣＰ２に加算され、各単位Ｄ／
Ａ変換器を構成する電流源の電流値は、下位ビットに対
応する単位Ｄ／Ａ変換器ＵＤＡ２を基準に設定される。

【００８３】この実施例のＤ／Ａ変換器は、単位電流ｉ
の電流値を小さく設定し、Ｄ／Ａ変換器としての低消費
電力化をさらに推進することはできるが、電流変換回路
ＣＶ１によって単位Ｄ／Ａ変換器ＵＤＡ１側で発生した
ノイズまでもが増幅され、Ｄ／Ａ変換器のＳ／Ｎ比が低
下する虞れがある。

【００８４】図１０には、この発明が適用されたＤ／Ａ
変換器の第７の実施例の等価回路図が示されている。な
お、この実施例は、前記図１〜図３ならびに図９の実施
例を基本的に踏襲するものであるため、これらの実施例
と異なる部分についてのみ説明を追加する。

【００８５】図１０において、この実施例のＤ／Ａ変換
器は、電流変換回路ＣＶ１及びＣＶ２を介して逆順で直
列結合されるｍ個つまり３個の単位Ｄ／Ａ変換器ＵＤＡ
１（第ｍの単位Ｄ／Ａ変換器）〜ＵＤＡ３（第１の単位
Ｄ／Ａ変換器）と、単位Ｄ／Ａ変換器ＵＤＡ３の出力を
受ける電流変換回路ＣＶ３とを備える。このうち、単位
Ｄ／Ａ変換器ＵＤＡ１は、電源電圧ＶＣＣ及び電流出力
線ＣＰ１間に設けられるバイアス用電流源ＣＢと、電流
出力線ＣＰ１及び回路の接地電位間に直列形態に設けら
れるスイッチＳ１及び電流源Ｃ１とを含む。

【００８６】単位Ｄ／Ａ変換器ＵＤＡ２は、電源電圧Ｖ
ＣＣ及び電流出力線ＣＰ２間に直列形態に設けられる電
流源Ｃ２及びスイッチＳ２を含み、単位Ｄ／Ａ変換器Ｕ
ＤＡ３は、電流出力線ＣＰ３及び回路の接地電位間に直
列形態に設けられスイッチＳ３及び電流源Ｃ３を含む。
単位Ｄ／Ａ変換器ＵＤＡ１には、携帯通信端末装置の図
示されない前段回路から最上位ビットを含む４ビットの
ディジタル信号Ｄ８〜ＤＢが供給され、単位Ｄ／Ａ変換
器ＵＤＡ２及びＵＤＡ３には、それぞれ４ビットのディ
ジタル信号Ｄ４〜Ｄ７ならびに４ビットのディジタル信
号Ｄ０〜Ｄ３が供給される。

【００８７】この実施例において、電流変換回路ＣＶ１
及びＣＶ２は、それぞれの増幅率ｇ１及びｇ２が、 ｇ１＝ｇ２＝−１６ つまり対応する単位Ｄ／Ａ変換器に供給されるディジタ
ル信号のビット数４に対してそれぞれ２の４乗倍又は４
乗倍とされる反転出力型の電流増幅回路とされる。ま
た、電流変換回路ＣＶ３は、その利得ｇ３が、 ｇ３＝−Ｒ３ とされる反転出力型の電流電圧変換回路とされる。

【００８８】以上の結果、単位Ｄ／Ａ変換器ＵＤＡ１の
出力ノードにおけるアナログ電流Ｉ１の電流値Ｉ１は、 Ｉ１＝−Ｃ１＋ＣＢ＝（８−ｐ）ｉ となり、電流変換回路ＣＶ１の出力ノードにおけるアナ
ログ電流Ｉ２は、 Ｉ２＝ｇ１×Ｉ１＝−１６（８−ｐ）ｉ となる。また、単位Ｄ／Ａ変換器ＵＤＡ２の出力ノード
におけるアナログ電流Ｉ３の電流値Ｉ３は、 Ｉ３＝Ｃ２＋Ｉ２＝（ｑ＋１６ｐ−１２８）ｉ となり、電流変換回路ＣＶ２の出力ノードにおけるアナ
ログ電流Ｉ４は、 Ｉ４＝ｇ２×Ｉ３＝−１６（ｑ＋１６ｐ−１２８）ｉ となる。さらに、単位Ｄ／Ａ変換器ＵＤＡ３の出力ノー
ドにおけるアナログ電流Ｉ５の電流値Ｉ５は、 Ｉ３＝−Ｃ３＋Ｉ４＝−（ｒ＋１６ｑ＋２５６ｐ−２０４８）ｉ となり、電流変換回路ＣＶ３の出力ノードつまりＤ／Ａ
変換器の出力端子におけるアナログ出力電圧Ｖｏの電位
Ｖｏは、 Ｖｏ＝ＶＢ＋ｇ３×Ｉ５ ＝ＶＢ＋Ｒ３（ｒ＋１６ｑ＋２５６ｐ−２０４８）ｉ となって、バイアス電圧ＶＢによりバイアスされかつ単
位電流ｉを係数とするディジタル信号Ｄ０〜ＤＢの２進
値ｒ及びｑならびにｐの関数となる。

【００８９】この実施例のＤ／Ａ変換器から出力される
アナログ出力電圧Ｖｏは、 ｒ＝ｑ＝ｐ＝１５ とされるとき、 Ｖｏｍａｘ＝ＶＢ＋Ｒ３×２０４７ｉ なる最大値Ｖｏｍａｘをとり、 ｒ＝ｑ＝ｐ＝０ とされるとき、 Ｖｏｍｉｎ＝ＶＢ−Ｒ３×２０４８ｉ なる最小値Ｖｏｍｉｎをとる。そして、 ｒ＝ｑ＝０，ｐ＝８ とされるとき、 Ｖｏｃｅｎ＝ＶＢ なる中心値Ｖｏｃｅｎをとるものとなる。

【００９０】図１１には、この発明が適用されたＤ／Ａ
変換器の第８の実施例の等価回路図が示されている。な
お、この実施例は、前記図１〜図３の実施例を基本的に
踏襲するものであるため、これと異なる部分についての
み説明を追加する。

【００９１】図１１において、この実施例のＤ／Ａ変換
器は、電流変換回路ＣＶ１及びＣＶ２を介して並列結合
されるｍ個つまり２個の単位Ｄ／Ａ変換器ＵＤＡ１（第
１の単位Ｄ／Ａ変換器）及びＵＤＡ２（第ｍの単位Ｄ／
Ａ変換器）と、その入力ノードが上記電流変換回路ＣＶ
１及びＣＶ２の共通結合された出力ノードに結合される
電流変換回路ＣＶ３とを備える。

【００９２】単位Ｄ／Ａ変換器ＵＤＡ１は、電源電圧Ｖ
ＣＣ及び電流出力線ＣＰ１間に直列形態に設けられる電
流源Ｃ１及びスイッチＳ１を含み、単位Ｄ／Ａ変換器Ｕ
ＤＡ２は、電源電圧ＶＣＣ及び電流出力線ＣＰ２間に直
列形態に設けられる電流源Ｃ２及びスイッチＳ２と、電
流出力線ＣＰ１及び回路の接地電位間に設けられるバイ
アス用電流源ＣＢとを含む。単位Ｄ／Ａ変換器ＵＤＡ１
には、携帯通信端末装置の図示されない前段回路から最
下位ビットを含む４ビットのディジタル信号Ｄ０〜Ｄ３
が供給され、単位Ｄ／Ａ変換器ＵＤＡ２には、最上位ビ
ットを含む４ビットのディジタル信号Ｄ４〜Ｄ７が供給
される。

【００９３】この実施例において、電流変換回路ＣＶ１
は、その減衰率ｇ１が、 ｇ１＝−１／１６ つまり次段以降の単位Ｄ／Ａ変換器ＵＤＡ２に供給され
るディジタル信号の合計ビット数４つまりｓｎｍに対し
て２のｓｎｍ乗分の１とされる反転出力型の電流減衰回
路とされ、電流変換回路ＣＶ２は、その減衰率ｇ２が、 ｇ２＝−１ つまり次段以降の単位Ｄ／Ａ変換器に供給されるディジ
タル信号の合計ビット数０に対して２の０乗分の１とさ
れる反転出力型の電流減衰回路とされる。電流変換回路
ＣＶ３は、その利得ｇ３が、 ｇ３＝−Ｒ３ とされる反転出力型の電流電圧変換回路とされる。

【００９４】これらのことから、単位Ｄ／Ａ変換器ＵＤ
Ａ１の出力ノードにおけるアナログ電流Ｉ１の電流値Ｉ
１は、 Ｉ１＝Ｃ１＝ｐｉ となり、電流変換回路ＣＶ１の出力ノードにおけるアナ
ログ電流Ｉ２は、 Ｉ２＝ｇ１×Ｉ１＝−ｐｉ／１６ となる。一方、単位Ｄ／Ａ変換器ＵＤＡ２の出力ノード
におけるアナログ電流Ｉ３の電流値Ｉ３は、 Ｉ３＝Ｃ２−ＣＢ＝（ｑ−８）ｉ となり、電流変換回路ＣＶ２の出力ノードにおけるアナ
ログ電流Ｉ４は、 Ｉ４＝ｇ２×Ｉ３＝−（ｑ−８）ｉ となる。これにより、電流変換回路ＣＶ３に対する入力
アナログ電流Ｉ５は、 Ｉ５＝Ｉ３＋Ｉ４＝−（ｑ＋ｐ／１６−８）ｉ となり、電流変換回路ＣＶ３の出力ノードつまりＤ／Ａ
変換器の出力端子におけるアナログ出力電圧Ｖｏの電位
Ｖｏは、 Ｖｏ＝ＶＢ＋ｇ３×Ｉ５ ＝ＶＢ＋Ｒ３（ｑ＋ｐ／１６−８）ｉ となって、バイアス電圧ＶＢによりバイアスされかつ単
位電流ｉを係数とするディジタル信号Ｄ０〜Ｄ７の２進
値ｑ及びｐの関数となる。

【００９５】この実施例のＤ／Ａ変換器から出力される
アナログ出力電圧Ｖｏは、 ｑ＝ｐ＝１５ とされるとき、 Ｖｏｍａｘ＝ＶＢ＋Ｒ３（７＋１５／１６）ｉ なる最大値Ｖｏｍａｘをとり、 ｑ＝ｐ＝０ とされるとき、 Ｖｏｍｉｎ＝ＶＢ−Ｒ３×８ｉ なる最小値Ｖｏｍｉｎをとる。そして、 ｑ＝８，ｐ＝０ とされるとき、 Ｖｏｃｅｎ＝ＶＢ なる中心値Ｖｏｃｅｎをとるものとなる。

【００９６】図１２には、この発明が適用されたＤ／Ａ
変換器の第９の実施例の等価回路図が示されている。な
お、この実施例は、前記図１〜図３ならびに図１１の実
施例を基本的に踏襲するものであるため、これらの実施
例と異なる部分についてのみ説明を追加する。

【００９７】図１２において、この実施例のＤ／Ａ変換
器は、電流変換回路ＣＶ１及びＣＶ２を介して並列結合
されるｍ個つまり２個の単位Ｄ／Ａ変換器ＵＤＡ１（第
１の単位Ｄ／Ａ変換器）及びＵＤＡ２（第ｍの単位Ｄ／
Ａ変換器）と、その入力ノードが上記電流変換回路ＣＶ
１及びＣＶ２共通結合された出力ノードに結合される電
流変換回路ＣＶ３とを備える。

【００９８】単位Ｄ／Ａ変換器ＵＤＡ１は、電源電圧Ｖ
ＣＣ及び電流出力線ＣＰ１間に直列形態に設けられる電
流源Ｃ１及びスイッチＳ１を含み、単位Ｄ／Ａ変換器Ｕ
ＤＡ２は、電源電圧ＶＣＣ及び電流出力線ＣＰ２間に直
列形態に設けられる電流源Ｃ２及びスイッチＳ２と、電
流出力線ＣＰ１及び回路の接地電位間に設けられるバイ
アス用電流源ＣＢとを含む。単位Ｄ／Ａ変換器ＵＤＡ１
には、携帯通信端末装置の図示されない前段回路から４
ビットのディジタル信号Ｄ０〜Ｄ３が供給され、単位Ｄ
／Ａ変換器ＵＤＡ２には、４ビットのディジタル信号Ｄ
４〜Ｄ７が供給される。

【００９９】この実施例において、電流変換回路ＣＶ１
は、その増幅率ｇ１が、 ｇ１＝−１ つまり前段以前の単位Ｄ／Ａ変換器に供給されるディジ
タル信号の合計ビット数０に対して２の０乗倍とされる
反転出力型の電流増幅回路とされる。また、電流変換回
路ＣＶ２は、その増幅率ｇ２が、 ｇ２＝−１６ つまり前段以前の単位Ｄ／Ａ変換器ＵＤＡ１に供給され
るディジタル信号の合計ビット数４に対して２の４乗倍
とされる反転出力型の電流増幅回路とされる。電流変換
回路ＣＶ３は、その利得ｇ３が、 ｇ３＝−Ｒ３ とされる反転出力型の電流電圧変換回路とされる。

【０１００】以上の結果、単位Ｄ／Ａ変換器ＵＤＡ１の
出力ノードにおけるアナログ電流Ｉ１の電流値Ｉ１は、 Ｉ１＝Ｃ１＝ｐｉ となり、電流変換回路ＣＶ１の出力ノードにおけるアナ
ログ電流Ｉ２は、 Ｉ２＝ｇ１×Ｉ１＝−ｐｉ となる。一方、単位Ｄ／Ａ変換器ＵＤＡ２の出力ノード
におけるアナログ電流Ｉ３の電流値Ｉ３は、 Ｉ３＝Ｃ２−ＣＢ＝（ｑ−８）ｉ となり、電流変換回路ＣＶ２の出力ノードにおけるアナ
ログ電流Ｉ４は、 Ｉ４＝ｇ２×Ｉ３＝−１６（ｑ−８）ｉ となる。これにより、電流変換回路ＣＶ３に対する入力
アナログ電流Ｉ５は、 Ｉ５＝Ｉ３＋Ｉ４＝−（１６ｑ＋ｐ−１２８）ｉ となり、電流変換回路ＣＶ３の出力ノードつまりＤ／Ａ
変換器の出力端子におけるアナログ出力電圧Ｖｏの電位
Ｖｏは、 Ｖｏ＝ＶＢ＋ｇ３×Ｉ５ ＝ＶＢ＋Ｒ３（１６ｑ＋ｐ−１２８）ｉ となって、バイアス電圧ＶＢによりバイアスされかつ単
位電流ｉを係数とするディジタル信号Ｄ０〜Ｄ７の２進
値ｑ及びｐの関数となる。

【０１０１】この実施例のＤ／Ａ変換器から出力される
アナログ出力電圧Ｖｏは、 ｑ＝ｐ＝１５ とされるとき、 Ｖｏｍａｘ＝ＶＢ＋Ｒ３×１２７ｉ なる最大値Ｖｏｍａｘをとり、 ｑ＝ｐ＝０ とされるとき、 Ｖｏｍｉｎ＝ＶＢ−Ｒ３×１２８ｉ なる最小値Ｖｏｍｉｎをとる。そして、 ｑ＝８，ｐ＝０ とされるとき、 Ｖｏｃｅｎ＝ＶＢ なる中心値Ｖｏｃｅｎをとるものとなる。

【０１０２】このように、上記第８及び第９の実施例で
は、所定の減衰率又は増幅率を有する電流減衰回路又は
電流増幅回路を介して複数の単位Ｄ／Ａ変換器を並列結
合することで、前記複数の実施例と同様な効果を容易に
得ることができるものとなる。上記説明から明らかなよ
うに、これらの実施例では必要となる電流変換回路の数
が一つ増えはするものの、各単位Ｄ／Ａ変換器を構成す
る電流源を、対応するディジタル信号を反転することな
く同一方向に構成できるため、これらの電流源の電流値
を容易にかつ的確に設定できるものとなる。

【０１０３】図１３には、この発明に係るＤ／Ａ変換器
の一実施例の具体的回路図が示されている。この実施例
は、前記図７の実施例に対応されている。単位Ｄ／Ａ変
換器ＵＤＡ１とＵＤＡ２に設けられる電流源Ｃ１及びＣ
２とＣＢは、バイアス電流回路に形成された定電流ＣＲ
２のミラー構成で実現される。

【０１０４】バイアス電流回路の定電流ＣＲ１は、演算
増幅回路Ａ３の非反転入力端子に与えられたバイアス電
圧ＶＢ１を抵抗素子Ｒ０に供給されることにより形成さ
れる。つまり、演算増幅回路Ａ３の出力をＮチャンネル
型ＭＯＳＦＥＴＱＮ１のゲートに供給し、そのソースを
演算増幅回路Ａ３の反転入力端子に帰還させるとともに
抵抗素子Ｒ０を接続する。これにより、抵抗素子Ｒ０に
は、上記バイアス電圧ＶＢ１が印加され、ＣＲ１＝ＶＢ
１／Ｒ０なる定電流が形成される。

【０１０５】上記定電流ＣＲ１は、電流ミラー回路を構
成する入力側のＰチャンネル型ＭＯＳＦＥＴＱＰ１に供
給され、出力側のＰチャンネル型ＭＯＳＦＥＴＱＰ２か
ら上記定電流ＣＲ２が形成される。ここで、出力側のＰ
チャンネル型ＭＯＳＦＥＴＱＰ２のドレイン電圧の変化
によって、出力定電流ＣＲ２が変化しないようにするた
め、上記Ｐチャンネル型ＭＯＳＦＥＴＱＰ１とＱＰ２の
ドレイン電圧を受ける差動増幅回路Ａ４の出力がＰチャ
ンネル型ＭＯＳＦＥＴＱＰ３のゲートに供給される。こ
のＭＯＳＦＥＴＱＰ３は、上記出力側のＰチャンネル型
ＭＯＳＦＥＴＱＰ２と直接形態に接続される。これによ
り、上記電流ミラー回路を構成する出力側ＭＯＳＦＥＴ
ＱＰ２のドレイン電圧が、入力側ＭＯＳＦＥＴＱＰ１の
ゲート，ドレイン電圧と等しくなり、ミラー精度が確保
された定電流ＣＲ２を形成することができる。

【０１０６】下位ビットに対応した単位Ｄ／Ａ変換器Ｕ
ＤＡ１の電流源Ｃ１１〜Ｃ１４も、上記同様な電流ミラ
ー回路により構成される。すなわち、Ｐチャンネル型Ｍ
ＯＳＦＥＴＰ１１〜Ｐ１４は、上記入力側のＰチャンネ
ル型ＭＯＳＦＥＴＱＰ１のゲート，ドレインと共通に接
続される。そして、これら電流源Ｃ１１〜Ｃ１４として
作用するＰチャンネル型ＭＯＳＦＥＴＰ１１〜Ｐ１４の
ドレイン電圧も、上記差動増幅回路Ａ４の出力電圧を受
けるＰチャンネル型ＭＯＳＦＥＴによってミラー精度が
確保される。

【０１０７】スイッチＳ１１〜Ｓ１４は、Ｐチャンネル
型ＭＯＳＦＥＴからなる一対のＭＯＳＦＥＴから構成さ
れる。一方のＰチャンネル型ＭＯＳＦＥＴのゲートに
は、入力信号−Ｄ０〜−Ｄ３が供給される。これらのＰ
チャンネル型ＭＯＳＦＥＴのドレインは、共通化されて
出力アナログ電流Ｃ１とされる。他方のＰチャンネル型
ＭＯＳＦＥＴのゲートには、上記入力信号−Ｄ０〜−Ｄ
３がインバータ回路によって反転されて供給される。こ
れらのインバータ回路の出力信号によってスイッチ制御
されるＰチャンネル型ＭＯＳＦＥＴのドレインは、バイ
アス電圧源ＶＢ２に接続さて、無効電流の吸収が行われ
る。

【０１０８】上位ビットに対応した単位Ｄ／Ａ変換器Ｕ
ＤＡ１の電流源Ｃ２１〜Ｃ２４も、上記同様な電流ミラ
ー回路により構成される。すなわち、Ｐチャンネル型Ｍ
ＯＳＦＥＴＰ２１〜Ｐ２４は、上記入力側のＰチャンネ
ル型ＭＯＳＦＥＴＱＰ１のゲート，ドレインと共通に接
続される。そして、これら電流源Ｃ２１〜Ｃ２４として
作用するＰチャンネル型ＭＯＳＦＥＴＰ２１〜Ｐ２４の
ドレイン電圧も、上記差動増幅回路Ａ４の出力電圧を受
けるＰチャンネル型ＭＯＳＦＥＴによってミラー精度が
確保される。

【０１０９】スイッチＳ２１〜Ｓ２４は、Ｐチャンネル
型ＭＯＳＦＥＴからなる一対のＭＯＳＦＥＴから構成さ
れる。一方のＰチャンネル型ＭＯＳＦＥＴのゲートに
は、入力信号Ｄ４〜Ｄ７が供給される。これらのＰチャ
ンネル型ＭＯＳＦＥＴのドレインは、共通化されて出力
アナログ電流Ｃ２とされる。他方のＰチャンネル型ＭＯ
ＳＦＥＴのゲートには、上記入力信号Ｄ４〜Ｄ７がイン
バータ回路によって反転されて供給される。これらのイ
ンバータ回路の出力信号によってスイッチ制御されるＰ
チャンネル型ＭＯＳＦＥＴのドレインは、バイアス電圧
源ＶＢ２に接続されて無効電流の吸収が行われる。

【０１１０】下位ビットに対応した単位Ｄ／Ａ変換器Ｕ
ＤＡ１の出力電流Ｃ１は、電流変換回路ＣＶ１によって
−１／１６に減衰させられて、上位ビットに対応した単
位Ｄ／Ａ変換器ＵＤＡ２の出力電流Ｃ２と合成される。

【０１１１】上位ビットに対応した単位Ｄ／Ａ変換器Ｕ
ＤＡ２に設けられた電流源ＣＢは、上記定電流ＣＲ２を
受ける電流ミラー回路を構成するＮチャンネル型ＭＯＳ
ＦＥＴＱＮ２とＱＮ３により形成される。上記入力側の
ＭＯＳＦＥＴＱＮ２のゲート，ドレイン電圧と出力側の
ＭＯＳＦＥＴＱＮ３のドレイン電圧を受ける差動増幅回
路Ａ４の出力電圧がゲートに供給されたＮチャンネル型
ＭＯＳＦＥＴＱＮ４が設けられる。このＭＯＳＦＥＴＱ
Ｎ４は、出力側ＭＯＳＦＥＴＱＮ３と直列形態に接続さ
れ、かかるＭＯＳＦＥＴＱＮ３のドレイン電圧を入力側
ＭＯＳＦＥＴＱＮ２のゲート，ドレイン電圧と等しく設
定して、前記Ｐチャンネル型ＭＯＳＦＥＴによる電流ミ
ラー回路と同様にミラー精度を確保する。

【０１１２】上記単位Ｄ／Ａ変換器ＵＤＡ１とＵＤＡ２
の上記Ｓ１１〜Ｓ１４及びＳ２１〜Ｓ２４を通して流れ
る無効電流は、上記電流変換回路ＣＶ１とＣＶ２の非反
転入力に供給されるバイアス電圧ＶＢ３と概略等しく設
定された上記バイアス電圧源ＶＢ２に吸収される。

【０１１３】上記単位Ｄ／Ａ変換器ＵＤＡ１及びＵＤＡ
２のそれぞれの電流源Ｃ１１〜Ｃ１４及びＣ２１〜Ｃ２
４は、Ｐチャンネル型ＭＯＳＦＥＴのゲート電極幅比、
又は同一ゲート電極幅のＭＯＳＦＥＴの並列接続数に比
例した電流ミラーで実現される。上記のように単位単位
Ｄ／Ａ変換器ＵＤＡ１及びＵＤＡ２に入力されるディジ
タル信号の重みが異なるにもかかわらず、電流源Ｃ１１
とＣ２１ないしＣ１４とＣ２４とがそれぞれ同じ電流値
に設定される。これらを対応するディジタル信号の重み
に戻すために、下位ビットに対応した単位Ｄ／Ａ変換器
ＵＤＡ１により形成されたアナログ電流Ｃ１が、電流変
換回路ＣＶ１によって−１／１６のように減衰させられ
る。

【０１１４】このため、上記定電流を形成する抵抗素子
Ｒ０や、出力電圧を形成する抵抗素子Ｒ３を含めた抵抗
素子Ｒ０〜Ｒ３のプロセスバラツキがＤ／Ａ変換器の精
度を左右する。そこで、これらの抵抗素子Ｒ０〜Ｒ３
は、同じ抵抗材料により形成する。このようにすること
により、抵抗Ｒ０の抵抗値が製造条件の変動によって大
きくなった場合、同様に抵抗素子Ｒ１〜Ｒ３もほぼ同じ
変動比で大きくなる。このため、定電流ＣＲ１、ＣＲ２
は本来所望値より小さくなる。これによって、単位Ｄ／
Ａ変換器ＵＤＡ１及びＵＤＡ２のそれぞれの合成電流Ｃ
１とＣ２も比例して小さくなるが、電流変換回路ＣＶ１
の減衰率ｇ１（＝−Ｒ１／Ｒ２）は一定となり、電流電
圧変換回路ＣＶ２の利得ｇ２（＝−Ｒ３）は大きくな
る。結果として、電流電圧変換回路ＣＶ２の出力ノー
ド、つまりＤ／Ａ変換器のアナログ出力信号の電圧振幅
Ｖｏは、本来所望の値に安定的に一致する。

【０１１５】絶対値的な精度を良くするために、抵抗Ｒ
０を外部部品により形成してもよい。このため、例えば
ＭＯＳＦＥＴＱＮ１のソース端子が、外部端子に接続さ
れる。この外部端子に対して、外付の抵抗素子を接続し
て所望の電流値ＣＲ１を持つような定電流を形成するこ
とができる。これに対応して、電流電圧変換回路ＣＶ２
の抵抗素子Ｒ３も外付抵抗素子により構成すればよい。

【０１１６】図１４には、この発明が適用されたＤ／Ａ
変換器を搭載する携帯通信端末装置の一実施例のブロッ
ク図が示されている。同図をもとに、Ｄ／Ａ変換器を搭
載する携帯通信端末装置の概要とその特徴について説明
する。なお、図１４のアンテナＡＮＴならびにスピーカ
ＳＰＫ及びマイクロフォンＭＩＣを除く各ブロックを構
成する回路素子は、公知のＣＭＯＳ（相補型ＭＯＳ）集
積回路の製造技術により、単結晶シリコンのような１個
の半導体基板上に形成される。

【０１１７】図１４において、この実施例の携帯通信端
末装置は、特に制限されないが、ベースバンド部ＢＢ及
び中間周波数部ＩＦならびに高周波部ＨＦと、ベースバ
ンド部ＢＢに結合されるスピーカＳＰＫ及びマイクロフ
ォンＭＩＣならびに高周波部ＨＦに結合されるアンテナ
ＡＮＴとを備える。

【０１１８】ベースバンド部ＢＢは、プレフィルタＰＲ
Ｆ２，Ａ／Ｄ変換器ＡＤＣ２，ディジタル信号処理プロ
セッサＤＳＰ，Ｄ／Ａ変換器ＤＡＣ２ならびにポストフ
ィルタＰＯＦ２を含む。この実施例において、上記Ｄ／
Ａ変換器ＤＡＣ２は、前記複数の実施例として掲げたＤ
／Ａ変換器をもとに構成される。

【０１１９】ベースバンド部ＢＢを構成するプレフィル
タＰＲＦ２は、マイクロフォンＭＩＣから入力される送
信アナログ音声信号の高域雑音成分を抑圧してＡ／Ｄ変
換器ＡＤＣ２に伝達し、Ａ／Ｄ変換器ＡＤＣ２は、プレ
フィルタＰＲＦ２から伝達される送信アナログ音声信号
をディジタル信号に変換してディジタル信号処理プロセ
ッサＤＳＰに伝達する。ディジタル信号処理プロセッサ
ＤＳＰは、Ａ／Ｄ変換器ＡＤＣ２から伝達される送信デ
ィジタル音声信号に対してディジタル信号処理による帯
域圧縮処理を加え、中間周波数部ＩＦの変調器ＭＯＤ１
に伝達するとともに、中間周波数部ＩＦの復調器ＤＥＭ
１から伝達される受信ディジタル音声信号に対してやは
りディジタル信号処理による帯域伸長処理を加え、Ｄ／
Ａ変換器ＤＡＣ２に伝達する。Ｄ／Ａ変換器ＤＡＣ２
は、ディジタル信号処理プロセッサＤＳＰから伝達され
る受信ディジタル音声信号をアナログ信号に変換する。
この受信アナログ音声信号は、ポストフィルタＰＯＦ２
によってその高調波成分が抑圧された後、増幅され、ス
ピーカＳＰＫに出力される。

【０１２０】次に、中間周波数部ＩＦは、変調器ＭＯＤ
１，Ｄ／Ａ変換器ＤＡＣ１及びポストフィルタＰＯＦ１
と、プレフィルタＰＲＦ１，Ａ／Ｄ変換器ＡＤＣ１及び
復調器ＤＥＭ１とを備える。この実施例において、上記
Ｄ／Ａ変換器ＤＡＣ１は、前記複数の実施例として掲げ
たＤ／Ａ変換器をもとに構成される。

【０１２１】中間周波数部ＩＦの変調器ＭＯＤ１は、ベ
ースバンド部ＢＢのディジタル信号処理プロセッサＤＳ
Ｐから出力される送信ディジタル音声信号に対して、無
線伝送に適した例えばガウシアン・ミニマム・シフト・
キーイング（ＧＭＳＫ：Ｇａｕｓｓｉａｎ Ｍｉｎｉｍ
ｕｍ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）変調方式又はπ／４
シフト キュー・ピー・エス・ケイ（ＱＰＳＫ）変調方
式による変調処理を加えてＤ／Ａ変換器ＤＡＣ１に伝達
し、Ｄ／Ａ変換器ＤＡＣ１は、変調器ＭＯＤ１から伝達
される送信ディジタル変調信号をアナログ信号に変換す
る。この送信アナログ変調信号は、ポストフィルタＰＯ
Ｆ１によってその高調波成分が抑圧された後、高周波部
ＨＦの変調器ＭＯＤ２に伝達される。

【０１２２】プレフィルタＰＲＦ１は、高周波部ＨＦの
検波器ＤＥＴから伝達される受信アナログ変調信号の高
域雑音成分を抑圧してＡ／Ｄ変換器ＡＤＣ１に伝達し、
Ａ／Ｄ変換器ＡＤＣ１は、プレフィルタＰＲＦ１を介し
て伝達される受信アナログ変調信号をディジタル信号に
変換する。この受信ディジタル変調信号は、復調器ＤＥ
Ｍ１によってその基本信号成分が復調された後、受信デ
ィジタル音声信号として上記ベースバンド部ＢＢのディ
ジタル信号処理プロセッサＤＳＰに伝達される。なお、
変調器ＭＯＤ１及びＤ／Ａ変換器ＤＡＣ１ならびにポス
トフィルタＰＯＦ１は、通信システムのシステム構成に
応じて、位相反転された複数の信号を出力しあるいは９
０℃つまり直交した位相差を持つ複数の信号を出力すべ
く、それぞれ並列形態とされる複数の変調器又はＤ／Ａ
変換器あるいはポストフィルタからなる。

【０１２３】高周波部ＨＦは、変調器ＭＯＤ２及び高電
力増幅器ＨＡＭＰと送受信切り換えスイッチＴＲＳＷな
らびに増幅器ＡＭＰ及び検波器ＤＥＴを備える。このう
ち、変調器ＭＯＤ２は、中間周波数部ＩＦのポストフィ
ルタＰＯＦ１から伝達される送信アナログ変調信号に対
して、例えば８００ＭＨｚ（メガヘルツ）ないし２ＧＨ
ｚ（ギガヘルツ）程度の無線周波数キャリア信号による
変調処理を加える。この送信信号は、高電力増幅器ＨＡ
ＭＰによって所定の送信電力まで増幅された後、送受信
切り換えスイッチＴＲＳＷを介してアンテナＡＮＴに出
力される。

【０１２４】増幅器ＡＭＰは、アンテナＡＮＴから送受
信切り換えスイッチＴＲＳＷを介して入力される受信信
号を増幅し、検波器ＤＥＴに伝達する。検波器ＤＥＴ
は、この受信信号から所望の受信アナログ変調信号を抽
出し、中間周波数部ＩＦのプレフィルタＰＲＦ１に伝達
する。

【０１２５】以上のように、この実施例の携帯通信端末
装置は、Ｄ／Ａ変換器ＤＡＣ１及びＤＡＣ２として前記
複数の実施例に示されたＤ／Ａ変換器を含み、このＤ／
Ａ変換器の前記効果を受けてその小型化・低消費電力化
が図られるとともに、低消費電力化と動作電源の低電圧
化とを受けて携帯に適したバッテリー駆動を採りうるも
のとされる。

【０１２６】Ｄ／Ａ変換器ＤＡＣは、前述のように、各
単位Ｄ／Ａ変換器から出力されるアナログ電流を減衰又
は増幅するための電流減衰回路又は電流増幅回路と、ア
ナログ電流を電圧信号に変換するための電流電圧変換回
路とを含む。そして、これらの電流減衰回路及び電流増
幅回路ならびに電流電圧変換回路はすべて演算増幅回路
を基本に構成され。さらに、この実施例の携帯通信端末
装置では、Ｄ／Ａ変換器ＤＡＣ１及びＤＡＣ２の後段に
それぞれポストフィルタＰＯＦ１及びＰＯＦ２が設けら
れ、これらの低域ポストフィルタによって出力電圧波形
に含まれた高調波成分を携帯通信端末装置の性能に影響
を与えない所望のレベルまで抑圧する方法が採られる。
この結果、携帯通信端末装置としての通信特性を改善さ
れ、その高性能化が推進される。

【０１２７】図１６にはこの発明に係るオフセット調整
回路の第１の実施例が示される。この実施例のオフセッ
ト調整回路９が調整対象とする回路は、入力ディジタル
信号１をその値に対応したアナログ信号に変換する主Ｄ
／Ａ変換器２と、上記主Ｄ／Ａ変換器２の出力信号に含
まれる高調波成分を抑圧するための低域通過フィルタ４
と、この低域通過フィルタ４の出力を夫々並列的に受け
る非反転バッファアンプ５及び反転バッファアンプ６
と、それら非反転バッファアンプ５及び反転バッファア
ンプ６から出力される相互に位相が１８０度異なる正相
及び逆相関係にあるアンログ信号の出力端子７及び８を
備える。

【０１２８】同図において３で示される基準電圧発生回
路は、上記主Ｄ／Ａ変換器２などの出力振幅を決定する
ための第１の基準電圧ＶＲＥＦと、アナログ出力信号の
中心値を決定するための第２の基準電圧ＶＢとを生成し
て対応回路に供給するものである。上記主Ｄ／Ａ変換器
２は、前記図１ないし図１３により説明されたものを用
いることができる。

【０１２９】上記において、オフセット調整回路９を用
いない場合、基準電圧供給回路３から供給される第２の
基準電圧ＶＢが正確であっても、一般的に能動素子で構
成される上記符号２乃至６で示される回路はそれぞれ半
導体集積回路の製造変動などによって多少のオフセット
電圧を有するため、最悪の場合、端子７及び８での出力
オフセットはそれらを加算した特性上無視できないよう
な大きな値となることがある。

【０１３０】例えば、端子７の正相アナログ出力から端
子８の逆相アナログ出力を減算して、同相ノイズ成分を
キャンセルすると共に信号振幅を２倍化して、Ｓ／Ｎ
（信号対雑音比）を良好にするような場合、双方のアナ
ログ出力信号のオフセットが実質的に無視し得る程度に
キャンセルされていなければ、上記減算して得られるア
ナログ信号に無視し得無いノイズ成分が残ってしまった
り、新たに発生してしまうという事態を生ずる。

【０１３１】オフセット調整回路９は、入力ディジタル
信号１に代えてオフセット検出用基準信号１０を用いて
オフセットの調整を行う。オフセット検出用基準信号１
０は例えば第２の基準電圧ＶＢに対応されるようなディ
ジタルコードデータである。オフセット調整回路９は、
オフセット調整のための調整用負帰還信号ＤＩＧ，ＡＮ
Ａを加算する加算回路１３及び加算回路１９を有する。

【０１３２】上記ディジタル負帰還信号ＤＩＧは、加算
回路１３で上記主Ｄ／Ａ変換器２の入力部に帰還されて
正相アナログ信号（端子７の出力信号）のオフセットを
調整し、他方のアナログ負帰還信号ＡＮＡは、上記Ｄ／
Ａ変換器２の出力を分岐して得られる信号経路部に加算
回路１９で帰還され、逆相アナログ出力信号（端子８の
出力信号）のオフセットを調整する。

【０１３３】上記ディジタル負帰還信号ＤＩＧは第１の
レジスタ２５から出力される。上記アナログ負帰還信号
ＡＮＡは、第２のレジスタ２６が保持するディジタル値
を副Ｄ／Ａ変換器２７でアナログ信号に変換して得られ
る。レジスタ２５はクロック信号ＣＫＲ２５のクロック
変化に同期してカウンタ２４の出力を取り込む。同様に
レジスタ２６はクロック信号ＣＫＲ２６のクロック変化
に同期してカウンタ２４の出力を取り込む。

【０１３４】オフセット調整のための上記オフセット検
出用基準信号１０を得るために、後述するパルス回路２
３からの制御信号１１によって前記入力ディジタル信号
１とオフセット検出用基準信号１０とを切替るスイッチ
回路１２を有する。オフセット調整のためのデータを上
記カウンタ２４にて生成したりするために、スイッチ回
路１５、電圧比較回路１６、論理回路１７、タイマ２
０、及びパルス回路２３を備える。

【０１３５】上記スイッチ回路１５は、後述するパルス
回路２３からの制御信号１４によって前記バッファアン
プ５，６からのアナログ出力と前記基準電圧供給回路３
からの第２の基準電圧ＶＢとを切替る。このスイッチ回
路１５は、初期状態において端子ａから電圧ＶＢを出力
し、次に、ディジタル負帰還信号ＤＩＧにてオフセット
調整を行うタイミングに同期して端子ｂからバッファア
ンプ５の出力を選択し、最後に、アナログ負帰還信号Ａ
ＮＡにてオフセット調整を行うタイミングに同期して端
子ｃからバッファアンプ６の出力を選択する。斯る選択
の順序は信号１４で制御される。電圧比較回路１６は、
スイッチ回路１５の出力を第１の入力とし、前記アナロ
グ出力の所望の直流電圧値（この実施例の場合、前記第
２の基準電圧ＶＢ）を第２の入力信号としてそれらの大
小比較を行う。

【０１３６】前記論理回路１７は、上記電圧比較回路１
６の出力と、カウンタ２４のオーバーフローキャリー
と、後述するパルス回路２３からのパルスとを入力し
て、当該電圧比較回路１６からの出力の極性変化などを
検出する。例えば、オフセット検出用基準信号１０が選
択されて未だディジタル負帰還信号ＤＩＧにて負帰還が
かけられていない状態において前記電圧比較回路１６で
判定されたバッファアンプ５の初期的な出力極性が、デ
ィジタル負帰還信号ＤＩＧによる負帰還動作で反転され
たとき、その変化を検出する。尚、後述するように、斯
る極性変化のタイミングにおける負帰還量を以って、オ
フセット調整のための制御量とする。

【０１３７】前記タイマ２０は、例えばオフセット調整
回路９を含む電子回路への電源電圧を切断状態から印加
状態へするための図示しないスイッチの操作に呼応して
供給されるリセット信号のような信号１８を基準として
クロックＣＫを計数し、例えば前記基準電圧供給回路３
の出力電圧ＶＲＥＦ，ＶＢが安定するまでの回路設計結
果に基づく所定時間後に所定の論理レベル信号２１を出
力するよう設定されている。

【０１３８】このタイマ２０からの出力２１と上記判定
回路１７からの出力２２、及びクロックＣＫを入力する
パルス回路２３は、それら入力に基づいて分周パルスを
発生して各部に供給する。このパルス発生回路２３は、
タイマ２０からの出力２１が活性化されて各種パルスの
発生供給動作を開始し、最初は信号１４にてスイッチ回
路１５の端子ｂを選択すると共に、クロックＣＫＲ２５
を活性化してカウンタ２４の計数値をレジスタ２５に取
り込可能に制御し、次いで、信号１４にてスイッチ回路
１５の端子ｃを選択すると共に、クロックＣＫＲ２６を
活性化してカウンタ２４の計数値をレジスタ２６に取り
込可能に制御する。

【０１３９】レジスタ２５又は２６がカウンタ２４の計
数値を取り込んでオフセット量の負帰還制御が開始され
た後、論理回路１７が前記電圧比較回路１６の出力の極
性反転を検出すると、それが信号２２にてパルス発生回
２３に伝達され、パルス発生回路２３はクロック信号Ｃ
ＫＲ２５又はＣＫＲ２６のクロック変化を停止させて、
そのときの計数値を制御データとして対応するレジスタ
２５又は２６にラッチさせる。

【０１４０】図１７には前記判定回路１７及びカウンタ
２４の一例が示される。判定回路１７はフリップフロッ
プ回路１７−１，１７−２、排他的論理和回路１７−
３、論理和回路１７−３によって構成される。カウンタ
２４は２進同期カウンタ２４−１とセレクタ２４−２か
ら構成された双方向４ビットカウンタである。フリップ
フロップ１７−１は、信号ＳＸ２による２進同期カウン
タ２４−１のリセット動作に同期して電圧比較回路１６
の出力をラッチする。このフリップフロップ１７−１の
出力Ｕ／Ｄは、オフセット調整の帰還信号の極性を表す
と共に、カウンタ２４の計数方向の制御に用いられる。

【０１４１】信号Ｕ／Ｄが１（高論理レベル若しくはハ
イレベル）とすると、カウンタ２４の出力ＣＯ２〜ＣＯ
５は、リセット後から００００（＋０）〜１１１１（＋
１５）に向かってアップ方向に計数され、逆に、Ｕ／Ｄ
が０（低論理レベル若しくはローレベル）のときは、カ
ウンタ２４は１１１１（−１）〜００００（−１６）に
向かってダウン方向に計数される。計数動作はクロック
ＣＫ１に同期され、更に当該クロックＣＫ１に同期して
フリップフロップ回路１７−２が電圧比較回路１６の出
力を取り込む。

【０１４２】カウンタ２４の計数毎にフリップフロップ
回路１７−２に取り込まれた電圧比較回路１６の出力は
排他的論理和回路１７−３で信号Ｕ／Ｄの極性と比較さ
れ、当該信号Ｕ／Ｄの極性に対して電圧比較回路１６の
出力の極性が反転されると、その状態は信号２２（ＳＸ
１）のローレベルからハイレベルへの変化として出力さ
れる。なお、斯る変化は２進同期カウンタ２４−１のオ
ーバーフローキャリーによっても得られる。これは、２
進同期カウンタ２４−１のオーバーフローを回路故障と
みなして制御を終了可能にするためである。

【０１４３】図１８には副Ｄ／Ａ変換器２７の一例回路
図が示される。副Ｄ／Ａ変換器２７は、ステップ電圧発
生回路部２７−１〜２７−３と、アナログスイッチ回路
部２７−４〜２７−３５と、出力バッファ回路２７−３
６から構成される。ステップ電圧発生回路部は、電圧／
電流変換回路２７−１と、その電流ミラー回路２７−
２、及び抵抗列回路２７−３から成る。

【０１４４】上記電圧／電流変換回路２７−１は、オペ
アンプＡＭＰ１の非反転入力端子（＋）に印加された基
準電圧、例えば上記基準電圧発生回路３の出力ＶＢを抵
抗Ｒ１の値で割った直流電流（＝ＶＢ／Ｒ１）に変換
し、トランジスタＭ１のドレイン電流として電流ミラー
回路２７−２を駆動する。

【０１４５】電流ミラー回路２７−２は、特に制限され
ないが、トランジスタＭ２〜Ｍ５から成る公知のウィル
ソン回路に、ゲート電圧ＶＧを制御することにより電子
回路の電力消費を削減するためのパワーダウン用トラン
ジスタＭ６を付加した構成である。

【０１４６】抵抗列回路２７−３は、最上端が上記電流
ミラー回路２７−２の電流出力端に接続され、最下端が
非反転入力端子（＋）に前記基準電圧ＶＢが印加された
アンプＡＭＰ２の出力に接続され、中間端が該アンプＡ
ＭＰ２の反転入力端子（−）に接続され、最上端及び最
下端を含めて２個おきに分割電圧が取り出せるようにし
た２ｎ個の直列抵抗（単位抵抗値をｒとする）Ｒ２（＝
２ｎｒ）で構成される。

【０１４７】いま、前記図１６及び図１７のカウンタ２
４及びレジスタ２６に合わせて５ビット構成とした場
合、ｎ＝３１とすればよく、３２個のアナログスイッチ
２７−４〜２７−３５及びバッファアンプＡＭＰ３（２
７−３６）を介して取り出せる分割電圧はＶＢ±Δ、Ｖ
Ｂ±３Δ、ＶＢ±５Δ、……、ＶＢ±３１Δとなる。こ
こで、ステップ電圧２Δは、前記主Ｄ／Ａ変換器２の最
少ステップ電圧の１／２以下であればよく、抵抗値ｒと
上記電流ミラー回路２７−２の出力電流の値から決定す
ればよい。

【０１４８】尚、図１６に示した反転バッファアンプ６
へのオフセット調整用アナログ負帰還信号ＡＮＡの加算
回路１９は、図１８に示されるように、抵抗入力／抵抗
帰還の仮想接地型回路構成を用いることにより、一つの
オペアンプで信号反転と併せて実現できる。

【０１４９】図１９には、電圧比較回路１６の詳細な一
例が示される。同図の各回路素子は公知のＣＭＯＳ（相
補型ＭＯＳ）集積回路製造技術によって、１個の単結晶
シリコンのような半導体基板上に形成される。

【０１５０】電圧比較回路１６は第１及び第２のＰチャ
ンネル型ＭＯＳトランジスタＭ１２及びＭ１３を有し、
ＭＯＳトランジスタＭ１２のゲートには前記スイッチ回
路１５から出力される電圧ＶＩＮが供給され、ＭＯＳト
ランジスタＭ１３のゲートには基準電圧ＶＢが供給され
る。上記ＭＯＳトランジスタＭ１２及びＭ１３の共通ソ
ースと電源電圧ＶＤＤとの間にはゲートにバイアス電圧
ＶＧ１を入力した第３のＰチャンネル型ＭＯＳトランジ
スタＭ１１（第１の定電流ＭＯＳトランジスタ）が設け
られ、上記ＭＯＳトランジスタＭ１２、Ｍ１３のドレイ
ンと接地電位ＧＮＤとの間には、上記ＭＯＳトランジス
タＭ１２のドレインをゲートとドレインに結合させた第
１のＮチャンネル型ＭＯＳトランジスタＭ１４、及び上
記ＭＯＳトランジスタＭ１３のドレインをドレインに結
合させた第２のＮチャンネル型ＭＯＳトランジスタＭ１
５が設けられて、差動段が構成される。

【０１５１】上記ＭＯＳトランジスタＭ１３のドレイン
をゲートに結合させた第３のＮチャンネル型ＭＯＳトラ
ンジスタＭ１７と、上記ＭＯＳトランジスタＭ１７のド
レインをドレインとし且つゲートをバイアス電圧ＶＧ２
にバイアスし、ソースを電源電圧ＶＤＤに結合させた第
４のＰチャンネル型ＭＯＳトランジスタＭ１６（第２の
定電流ＭＯＳトランジスタ）とから出力段が構成され
る。

【０１５２】演算増幅回路若しくは差動回路を利用する
ような比較回路においては、相互に比較されるべき入力
の僅かな変化に対しても、電圧比較回路の出力段の電位
が電源電圧ＶＤＤから接地電位ＧＮＤにお大きく変動す
る。このとき、電圧比較回路１６は、差動段のバイアス
電圧ＶＧ１と出力段のバイアス電圧ＶＧ２を別々にする
ことにより、出力段の電位が大きく変動することによる
バイアス電圧の揺れが差動段に影響を与えないようにで
きる。よって差動段には常に一定の電流が流れ、正確な
判定を行うことができる。

【０１５３】次にこの実施例のオフセット調整回路の全
体的な動作を図２０のタイミングチャートをも参照しな
がら説明する。

【０１５４】例えば、ここには示されていない装置筐体
に設けられたスイッチ手段の操作によって、このオフセ
ット調整回路９を含む電子回路への電源電圧ＶＤＤの供
給がオフからオンにされたとき、ここには示されていな
い装置内で発生されたリセット信号ＰＲＳＴのような信
号１８が同時に供給され、電子回路内部の一部又は全部
の保持データが初期化される。タイマ２０はこのリセッ
ト信号ＰＲＳＴ（１８）が供給された時点からのクロッ
クＣＫを計数し、前記基準電圧供給回路３の出力電圧が
安定する所定時間後に所定の論理レベル信号ＶＲＯＮ
（２１）を出力する。

【０１５５】この論理レベル信号ＶＲＯＮ（２１）を受
けて、パルス回路２３は、特に制限はされないが、クロ
ックＣＫの１周期分の単発パルスＳＸ０と、スイッチ１
２を切替えて主Ｄ／Ａ変換器２にオフセット検出用の基
準ディジタル信号１０を与えるための制御信号１１と、
スイッチ１５を切替えて電圧比較器１６に供給するアナ
ログ信号をＶＢから非反転バッファアンプ５の出力７と
するための制御信号１４（１４−ａ，１４−ｂ，１４−
ｃ）をそれぞれ順次発生する。信号ＳＸ０は、後述する
パルス信号ＳＸ２のトリガ用パルス信号として位置付け
られる。

【０１５６】上記において、オフセット検出用の基準デ
ィジタル信号としては、主Ｄ／Ａ変換器２を構成する変
換ビット数に対応し、かつその全ビットが２の補数表示
で０（ゼロ）に相当するオールゼロ（低論理レベル）信
号とすればよい。また上記の状態では、主Ｄ／Ａ変換器
２を構成する変換ビット数の下位複数ビットに対応した
構成のレジスタ２５、２６は共に出力がオールゼロであ
るから、この時の非反転バッファアンプ５の出力電圧
（Ｖ７）の基準電圧ＶＢからの差がオフセット電圧であ
る。

【０１５７】したがって、図２０の時刻Ｔ１における電
圧比較器１６の出力は、Ｖ７＜ＶＢ（またはＶ７＞Ｖ
Ｂ）ならば１即ち高論理レベル（または０即ち低論理レ
ベル）となる。この電圧比較器１６の出力（ＣＯＭＰＯ
ＵＴ）は、図１７及び図２０に示すように、上記単発パ
ルスＳＸ０を１クロック遅らせたパルスＳＸ２でフリッ
プフロップ１７−１に、また同時に、クロックＣＫ１で
フリップフロップ１７−２に、それぞれラッチされる。

【０１５８】上記フリップフロップ１７−１の出力Ｕ／
Ｄは、オフセット調整の帰還信号の極性を表すと共に、
例えば２進同期カウンタ２４−１とセレクタ２４−２か
ら構成された双方向カウンタ２４の計数方向の制御にも
用いられる。カウンタ２４を４ビット構成とし、いまＵ
／Ｄが１（高論理レベル）とすると、カウンタ２４の出
力ＣＯ２〜ＣＯ５は、図２０の時刻Ｔ２から００００
（＋０）〜１１１１（＋１５）に向かってアップ方向に
計数し、逆に、Ｕ／Ｄが０（低論理レベル）とすると、
カウンタ２４は１１１１（−１）〜００００（−１６）
に向かってダウン方向に計数する。

【０１５９】このカウンタ２４の出力ＣＯ１〜ＣＯ５
は、上記パルス回路２３から供給されるクロックＣＫＲ
２５によってレジスタ２５に逐次ラッチされ、この２５
の出力が加算回路１３を介して非反転バッファアンプ５
の出力７に対する一定ステップ間隔で増減するオフセッ
ト調整負帰還信号ＤＩＧとされる。その結果、時刻Ｔ３
に示される様に、電圧比較器１６の出力が反転し、排他
論理和ゲート１７−３から１（高論理レベル）が出力さ
れるか、もしくは、上記カウンタ２４−１が１１１１の
時に出力するキャリー信号２４−３が１（高論理レベ
ル）になると、論理和ゲート１７−４から判定終了信号
ＳＸ１（２２）が出力され、非反転バッファアンプ５の
出力７に対するオフセット検出、及び調整が終了する。

【０１６０】この判定終了信号ＳＸ１（２２）に基づい
て、パルス回路２３から、電圧比較器１６に反転バッフ
ァアンプ６の出力８を供給するようスイッチ１５を切替
えるように制御信号１４（１４−ａ，１４−ｂ，１４−
ｃ）が生成されると共に、判定回路１７のフリップフロ
ップ１７−１をラッチすると同時にカウンタ２４−１を
リセットするパルスＳＸ２が出力され、この時の１７−
１にラッチされた電圧比較器１６の極性に対応して双方
向カウンタ２４の計数が開始される。

【０１６１】この場合、双方向カウンタ２４の出力はク
ロックＣＫＲ２６によって第２のレジスタ２６に逐次ラ
ッチされ、その出力を副Ｄ／Ａ変換器２７でアナログ電
圧に変換した信号が反転バッファアンプ６の出力８に対
する一定ステップ間隔で増減するオフセット調整負帰還
信号ＡＮＡとされる。以上により、図２０の時刻Ｔ４に
示されるように、電圧比較器１６の出力が反転し、排他
論理和ゲート１７−３から１（高論理レベル）が出力さ
れるか、もしくは、上記カウンタ２４−１がキャリー信
号を出力すると、論理和ゲート１７−４から判定終了信
号ＳＸ１（２２）が出力され、それ以降のクロックＣＫ
１及びＣＫＲ２６の発生が停止されることによって、反
転バッファアンプ６の出力８に対するオフセット検出、
及び調整が終了する。

【０１６２】以上の全てのアナログ出力信号に対するオ
フセット調整が終了するまでの時間は、あらかじめ設定
できる。このように設定された時間後に上記タイマ２０
から終了信号、言い換えれば、通話可能信号ＲＥＡＤＹ
を、このオフセット調整回路を内蔵した半導体集積回
路、及び必要に応じて携帯通信端末装置に搭載された他
の回路に供給する。

【０１６３】図２１にはこの発明に係るオフセット調整
回路の第２実施例が示される。図２１の第２実施例で
は、上記した主Ｄ／Ａ変換器２の出力に基づく非反転ア
ナログ出力７及び反転出力８のオフセット検出及び調整
動作に先立って、電圧比較器１６自体のオフセットを検
出し、その値を第３のレジスタ２８に保持した後、前記
した非反転アナログ出力７に対するオフセット調整用負
帰還信号ＤＩＧ、及び反転出力８に対するオフセット調
整用負帰還信号ＡＮＡを、ディジタル減算回路２９及び
３０を用いて補正するように構成した点が図１６に示さ
れたオフセット調整回路の第１実施例とは異なる。その
他の構成及び動作は上記の実施例と同じであるのでその
詳細な説明については省略する。

【０１６４】図２１に示されたオフセット調整回路の第
２実施例において、電圧比較器１６自体のオフセット検
出は以下のように実行される。まず第１に、前記したよ
うに、本オフセット調整回路９を含む電子回路への電源
電圧及びリセット信号ＰＲＳＴのような信号１８が供給
され、タイマ２０から前記基準電圧供給回路３の出力電
圧ＶＲＥＦ，ＶＢが安定した情報信号ＶＲＯＮ（２１）
が出力されると、パルス回路２３から、単発パルスＳＸ
０、スイッチ１２を切替えて主Ｄ／Ａ変換器２にオフセ
ット検出用の基準ディジタル信号１０を与えるための制
御信号１１、スイッチ１５を切替えて電圧比較器１６に
供給するアナログ信号を端子ａのＶＢから副Ｄ／Ａ変換
器２７の出力（端子ｄ）とするための制御信号１４がそ
れぞれ順次発生される。

【０１６５】電圧比較器１６の出力の極性に対応して双
方向カウンタ２４の計数が開始される。この場合、双方
向カウンタ２４の出力は、パルス回路２３からのクロッ
クＣＫＲ２８によって上記第３レジスタ２８に逐次ラッ
チされ、その出力を副Ｄ／Ａ変換器２７で一定ステップ
間隔で増減するアナログ電圧に変換した信号を上記スイ
ッチ１５を介して電圧比較器１６に負帰還する。その結
果、電圧比較器１６の出力が反転すると、判定回路１７
より判定終了信号ＳＸ１（２２）が出力され、電圧比較
器１６に対するオフセット検出が終了し、その結果がレ
ジスタ２８に保持される。

【０１６６】それ以降のオフセット検出調整動作及び終
了時のＲＥＡＤＹ信号出力動作は上記図１６に示された
オフセット調整回路の第１実施例と同じである。このと
き、レジスタ２５や２６の値が決定されるとき、負帰還
信号ＤＩＧ及びＡＮＡには前記レジスタ２８の保有する
値が反映される。

【０１６７】図２２にはこの発明に係るオフセット調整
回路の第３実施例が示される。この第３実施例が前記図
１６に示されたオフセット調整回路の第１実施例と異な
る点は、それぞれが主Ｄ／Ａ変換器２、低域通過フィル
タ４、非反転バッファアンプ５及び反転バッファアンプ
６から成る２組の回路（Ｉ，Ｑ）を有し、それぞれのデ
ィジタル入力信号に対応して出力されるアナログ信号の
非反転出力（７Ｉ，７Ｑ）、及び反転出力（８Ｉ，８
Ｑ）同士が互いに９０度の直交位相差を有するよう構成
され、上記４つのアナログ出力７Ｉ，７Ｑ，８Ｉ，８Ｑ
に対してそれぞれのオフセットを調整するに必要な回路
として、特に、主信号１Ｉ，１Ｑとオフセット検出用基
準信号１０とをそれぞれに対応する主Ｄ／Ａ変換器２
Ｉ，２Ｑに切替て入力させるためのスイッチ１２Ｉ，１
２Ｑと、双方向カウンタ２４の出力をラッチする４つの
レジスタ２５Ｉ，２５Ｑ，２６Ｉ，２６Ｑと、加算回路
１３Ｉ，１３Ｑと、前記図１８に示した副Ｄ／Ａ変換器
２７のうち２組のアナログスイッチ及び出力バッファ２
７−４Ｉ〜３６Ｉ及び２７−４Ｑ〜３６Ｑと、加算回路
１９Ｉ，１９Ｑとを備えたものである。

【０１６８】検出回路１７、タイマ２０、カウンタ２
４、及びパルス回路２３は、Ｉ系統とＱ系統の２系統に
共用される。尚、図２２に示されるオフセット検出及び
調整の動作は、上記実施例の説明から容易に理解される
ため、ここでの説明は省略する。ただし、アナログ出力
７Ｉと７Ｑ，８Ｉと８Ｑに対するオフセット調整動作の
順番は特に制限されるものではない。

【０１６９】以上の説明の中では、信号１８を電源投入
時のリセット信号として扱ったが、その代りに、既に電
源電圧は供給状態であり、電子回路を消費電流低減状
態、いわゆるスタンバイ状態から、通常動作状態へ切替
る制御信号であってもよく、また、該制御信号と電源投
入時のリセット信号とが論理和された合成信号であって
も良い。

【０１７０】図２３にはこの発明に係るオフセット調整
回路を搭載して成る携帯通信端末装置の一例が示され
る。この携帯通信端末装置は、音声符号化復号化部（音
声符復号部と記す）２０１、位相変復調部２０２、及び
高周波部２０３から構成される。そして、それら各部２
０１〜２０３の動作順序や回路の活性・非活性などがマ
イクロコンピュータ２４０、リセット信号発生回路２８
０及びクロック発生回路２９０からの信号又はパルスに
て制御される。

【０１７１】音声符復号部２０１は、マイクロフォン２
１０から入力された送信アナログ音声信号のうち高域雑
音成分を抑圧するプレフィルタ２１１、その出力をディ
ジタル信号に変換するＡ／Ｄ変換器２１２、その出力を
ディジタル信号処理によって帯域圧縮し、また、上記と
は逆に、帯域圧縮された受信ディジタル音声信号を元の
帯域に伸長するためのディジタル・シグナル・プロセッ
サ（以下ＤＳＰとも記す）２１３、ＤＳＰ２１３で帯域
伸長された出力をアナログ音声信号に変換するＤ／Ａ変
換器２１４、その出力に含まれる高調波成分を抑圧し、
且つその出力を増幅するためのポストフィルタ２１５、
このポストフィルタ２１５の出力によって駆動されるス
ピーカ２１６などによって構成される。

【０１７２】前記位相変復調部２０２は、前記ＤＳＰ２
１３から出力される信号に対して無線伝送に適した変
調、例えばπ／４シフト・キュー・ピー・エス・ケー
（ＱＰＳＫ）変調などを行うための位相変調器２２０、
その出力をアナログ信号に変換するＤ／Ａ変換器２２
１、その出力に含まれる高調波成分を抑圧するポストフ
ィルタ２２２、及び上記とは逆に、受信変調信号に含ま
れる広域雑音成分を抑圧するとともに、位相情報を一旦
電圧に変換する位相／電圧変換器２２３、位相／電圧変
換器２２３の出力をディジタル信号に変換するＡ／Ｄ変
換器２２４、このＡ／Ｄ変換器２２４の出力から元の基
本信号成分を復調する位相復調器２２５、及びこの発明
に係るオフセット調整回路２２６などによって構成され
る。

【０１７３】上記の位相変調器２２０は、通常、読み出
し専用メモリＲＯＭによって実現されることが多く、こ
の位相変調器２２０とＤ／Ａ変換器２２１、及びポスト
フィルタ２２２は、システムの構成に応じて、互いに９
０°の位相差、すなわち直交した信号出力を行うため
に、或いは、正相及び逆相の信号出力を行うために、並
列に複数組設けられる。

【０１７４】図においては２２１−１，２２２−１で示
されるＤ／Ａ変換器及びポストフィルタの系統と、２２
１−２，２２２−２で示されるＤ／Ａ変換器及びポスト
フィルタの系統と、の２系統が示されている。図２３に
おけるそれら２系統のＤ／Ａ変換器及びポストフィルタ
と、オフセット調整回路２２６は、例えば図２２に示さ
れる回路構成を持つことができる。或は図１６又は図２
１の回路を２系統設けて構成することができる。

【０１７５】前記高周波部２０３は、前記ポストフィル
タ２２２から出力される信号を直交変調し、さらに例え
ば８００ＭＨｚから２ＧＨｚ程度の無線周波数キャリア
信号で変調するための直交変調器２３０、この変調器２
３０の出力を所定の送信電力にまで増幅し、送受信切り
替えスイッチ２３１を介してアンテナ２３２を励振する
ための高電力増幅器２３３、前記アンテナ２３２及びス
イッチ２３１を介して受信した信号を増幅する増幅器２
３４、及びその増幅器２３４の出力から所望の信号を検
波するための検波器２３５などから構成される。

【０１７６】上記の直交変調器２３０は、システムの構
成に応じて、例えば４５５ｋＨｚや９０ＭＨｚ程度のや
や低い周波数で変調した後、所定の８００ＭＨｚから２
ＧＨｚ程度の無線周波数キャリア信号で変調する等の、
複数段に分けた構成がなされることがある。また、検波
器２３５についても、システムの構成に応じて、同様に
複数段に分けた構成がなされることがある。

【０１７７】電源スイッチ２６０は、携帯通信端末装置
の筐体に設けられたものである。通話者が通話に先立っ
て電源スイッチ２６０をオン状態にさせることにより、
かかる端末装置内部に搭載された電池２５０、又は端末
装置外部より供給される電源電圧を、電圧レギュレータ
２７０を介して、又は部分的には直接的に、端末装置内
の各部に動作電圧を供給する。ここで、電圧レギュレー
タ２７０は、電池２５０の消費に伴う放電又は充電によ
る電圧値の変動に対して、ほぼ一定の電圧値を端末装置
内の各部に供給するものである。

【０１７８】リセット信号発生回路２８０は、上記電源
スイッチ２６０のオン状態時に、端末装置内各部のレジ
スタ記憶データを必要に応じてリセットさせる信号を発
生させるものである。この発明の図１６、図２０〜図２
２に示された信号１８を発生させる。クロック発生回路
２９０は、端末装置内の各部に供給される安定したクロ
ックを発生する。通常、温度安定化された水晶発振器、
及びその出力を分周又は逓倍する手段から構成される。
上記のように例示的に示された制御用マイクロコンピュ
ータ２４０、リセット信号発生回路２８０、クロック発
生回路２９０及び電池２５０から電源スイッチ２６０及
び電圧レギュレータ２７０の他に、図には示されていな
いが、キーパッド、ダイヤル信号発生器、呼出信号発生
器などが備えられている。

【０１７９】この携帯通信端末装置に含まれ、前記説明
に係るオフセット調整回路２２６を内蔵した位相変復調
部２０２、及びその他の電子回路２０１、２０３は、そ
れぞれが低電源電圧動作並びに低消費電力化可能に構成
される。例えば、音声符復号部２０１においては音声の
無音状態を検出して回路主要部の動作を停止させ、ま
た、位相変復調部２０２と高周波部２０３においては、
上記無音時の回路主要部の動作停止のほかにも、無線通
話が時分割多重であることのシステム構成仕様を利用し
て、回路主要部を間歇的に動作させること等により、電
力消費を抑えるよう構成される。このような制御はマイ
クロコンピュータ２４０が各部の状態を検出して行う。

【０１８０】これに合わせて、この発明のオフセット調
整回路２２６も、上記説明で言及したように、電源投入
時及びスタンバイ解除時のみに制御信号１８によって動
作され、オフセット検出が終了したら、通話時間中に限
って、オフセット調整用負帰還信号の供給を維持するた
めに最低限必要なレジスタ２５，２６、及び副Ｄ／Ａ変
換器２７のみの動作が維持され、他の回路部分は不活性
状態とされて動作不可能にされる。図２１の例ではレジ
スタ２８も活性化される。

【０１８１】これにより、バッテリー駆動に最適な位相
変復調部２０２、及びこれを搭載した携帯通信端末装置
が実現できる。即ち、携帯通信端末に電源が投入されて
パワーオンリセットされるとき、及び、電源投入後に前
記携帯通信端末の位相変復調部２０２に含まれる全部又
は一部の回路が非通話とされるスタンバイ状態から通話
を可能にする通話準備状態にされたとき、マイクロコン
ピュータ２４０は、オフセット調整回路２２６の各構成
回路部分を活性化し、且つ、図１６、図２１、及び図２
２に示される信号１８を図２０のように変化させて、オ
フセット調整回路２２６によるオフセット調整動作を開
始させる。

【０１８２】オフセット調整動作が開始された後、マイ
クロコンピュータ２４０はそれに含まれる図示しないタ
イマ等を用いて、例えば図２０に示される信号ＳＸ１又
は信号ＳＸ１のパルス変化のインターバルを監視し、オ
フセット調整が既に完了しているとみなすことができる
ような期間に亘って当該信号に変化がないときは、オフ
セット調整回路２２６の各構成回路のうちレジスタ２
５，２６及び副Ｄ／Ａ変換器２７のみを動作可能な状態
に維持して、上記確定したオフセット調整用負帰還信号
を継続的に帰還させることができるようにする。

【０１８３】これによって、負帰還量を検出設定するた
めにのみ利用される回路、即ち、図１６に従えばパルス
回路２３、カウンタ２４、論理回路１７、タイマ２０、
及び電圧比較回路１６は、非活性化されて、実質的に無
駄な電力消費が押さえられる。そして、少なくとも位相
変復調部２０２がスタンバイ状態に推移したときには、
最早オフセット調整用負帰還信号の負帰還も実質的に不
要になるので、マイクロコンピュータ２４０はオフセッ
ト調整回路２２６を構成する全ての回路を非活性状態に
する。

【０１８４】以上の各実施例により次のような作用効果
を得ることができる。すなわち、 （１） 入力ディジタル信号が分割されてなる所定ビッ
トのディジタル信号を受けてアナログ電流に変換し、対
応する電流変換回路を介して入力ディジタル信号に対応
した電流の重み付けに戻して直列又は並列結合される複
数の単位Ｄ／Ａ変換器により構成することにより、電流
変換回路の減衰率又は増幅率に相応して、単位電流源又
は最小サイズのスイッチを１個としたときの各単位Ｄ／
Ａ変換器に必要となる電流源及びスイッチの個数を大幅
に削減することができるという効果が得られる。

【０１８５】（２） 上記（１）項により、Ｄ／Ａ変換
器の所要レイアウト面積を削減できるとともに、電流出
力線に結合されるスイッチＭＯＳＦＥＴの寄生容量を削
減し、その低消費電力化を図ることができるという効果
が得られる。

【０１８６】（３） 上記（１）項及び（２）項によ
り、Ｄ／Ａ変換器を含む携帯通信端末装置等の通信特性
を高めつつ、その小型化及び低消費電力化ならびに低コ
スト化を推進することができるという効果が得られる。

【０１８７】（４） 上記電流変換回路として、演算増
幅回路と、その反転入力と出力との間に設けられてアナ
ログ電圧に変換する第１の抵抗と、演算増幅回路の出力
に設けられて電流信号に変換するための第２の抵抗から
なり、上記第１と第２の抵抗比により上記電流減衰が設
定されるようにし、かかる第１と第２の抵抗は、同じ抵
抗材料により形成することによりプロセスバラツキの影
響を軽減できるという効果が得られる。

【０１８８】（５） 電流変換回路として、反転出力型
のものを用いるとともに、各単位Ｄ／Ａ変換器に供給さ
れる所定ビットのディジタル信号は、単位Ｄ／Ａ変換器
の１個おきに反転して供給し、言わば２進値１５との差
分に相当するものとすることにより、常に電源電圧ＶＣ
Ｃと各電流出力線との間に設けられる電流源を用いるこ
とができ、各単位Ｄ／Ａ変換器を構成する電流源の電流
値を、容易にかつ的確に設定することができ、Ｄ／Ａ変
換器のさらなる高精度化を推進することができるという
効果が得られる。

【０１８９】（６） Ｄ／Ａ変換器への実際の入力信号
の印加に先立って、オフセットキャンセルすべき信号に
おける基準となる直流信号に対応した固定的なディジタ
ル信号を入力し、上記Ｄ／Ａ変換器の出力を分岐して得
られる互いに位相が概略１８０度異なる正相及び逆相関
係にあるの複数のアナログ出力信号のオフセットをそれ
ぞれ検出した後、それぞれのアナログ出力の直流オフセ
ット値を所望の値とするためのオフセット調整用負帰還
信号として、少なくともその一つは上記Ｄ／Ａ変換器の
入力部に帰還されるディジタル信号とし、他の少なくと
も一つ以上の負帰還信号としては、上記Ｄ／Ａ変換器の
出力を分岐させて得られる経路部に帰還されるアナログ
信号とすることにより、Ｄ／Ａ変換器の出力を分岐して
得られる互いに位相が異なる関係にある複数のアナログ
出力信号のオフセットを、少ない回路構成にて独立に且
つ高精度に検出して調整可能にすることができるという
効果が得られる。

【０１９０】（７） オフセット調整回路としては、オ
フセットが調整されるべき複数のアナログ信号を選択し
て出力するスイッチ手段と、該スイッチ手段の出力とオ
フセット検出のための基準電位とを比較する比較手段
と、該比較手段の出力極性の反転を検出する検出手段
と、計数値の初期状態における前記比較手段の出力極性
の反転が上記検出手段にて検出されるまで一連に計数動
作を行う計数手段と、前記計数手段の出力を入力とし前
記オフセット調整用負帰還信号毎に設けられた複数の記
憶手段と、アナログ信号としてのオフセット調整用負帰
還信号に対応される記憶手段の出力をディジタル信号か
らアナログ信号に変換するＤ／Ａ変換手段と、前記スイ
ッチ手段によるアナログ信号の選択と、前記計数手段の
出力を保持させる記憶手段の選択とを、オフセット調整
用負帰還信号毎に順次行うことによって、前記単一の比
較手段を時分割で利用させるタイミング発生手段とを備
えて構成することにより、オフセットをキャンセルすべ
き複数のアナログ信号相互間の調整されたオフセット量
のばらつきを最小限に抑えるように作用し、また、斯る
比較手段それ自体のオフセットをキャンセルするための
回路構成も最小限にできて、オフセット調整のための回
路構成の簡素化することができるという効果が得られ
る。

【０１９１】（８） 前記比較手段としては、前記スイ
ッチ手段の出力とオフセット検出のための基準電圧とを
入力する差動増幅段と、差動増幅段からのシングルエン
ド出力を受ける出力段とを備え、差動増幅段の定電流ト
ランジスタと出力段の定電流トランジスタとは相互に異
なるバイアス電圧供給経路からのバイアス電圧を供給す
ることにより、出力段の電位が大きく変動することによ
るバイアス電圧の揺れが差動段に影響を与えないように
作用して、差動段には常に一定の電流が流れるために正
確な判定を実現することができるという効果が得られ
る。

【０１９２】（９） 送信部又は送受信部を備え、送信
部又は送受信部に含まれる回路のオフセットを調整する
ために上記オフセット調整回路を含む携帯通信端末にお
いては、携帯通信端末に電源が投入されたときから、前
記オフセット調整回路によるオフセット調整用負帰還信
号の発生が確定される所定の期間、及び、電源投入後に
前記携帯通信端末の送信部又は送受信部或はそれらに含
まれる一部の回路が非通話とされるスタンバイ状態から
通話を可能にする通話準備状態にされたときから、前記
オフセット調整回路によるオフセット調整用負帰還信号
の発生が確定される所定の期間だけ、前記オフセット調
整回路を構成する全ての回路を活性化して動作可能に
し、それ以降は、上記構成回路のうち複数の記憶手段、
及びＤ／Ａ変換器のみを動作可能な状態として前記確定
されたオフセット調整用負帰還信号の発生を維持させ、
且つ、上記スタンバイ状態時には前記オフセット調整回
路を構成する全ての回路を非活性状態とする制御手段を
設けることにより、位相変復調部及びこれを搭載した携
帯通信端末装置をバッテリー駆動に最適な低消費電力化
することができるという効果が得られる。

【０１９３】以上、この発明者によってなされた発明を
実施例に基づき具体的に説明したが、この発明は、上記
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることは言うまでもない。例
えば、図１ないし図１２の実施例において、各段の単位
Ｄ／Ａ変換器に供給されるディジタル信号のビット数は
任意に設定できる。例えば、８ビットからなる入力ディ
ジタル信号に対して、下位ビット側の単位Ｄ／Ａ変換器
に下位５ビットを割り当て、上位ビット側の単位Ｄ／Ａ
変換器に上位３ビットを割り当てるようにしてもよい。
各単位Ｄ／Ａ変換器を構成する電流源及びスイッチは図
１５に示されるようないわゆる縦積み構成を採ることも
できる。

【０１９４】Ｄ／Ａ変換器を構成する複数の単位Ｄ／Ａ
変換器は、そのすべてをサーモメータコーダをもとに構
成してもよいし、ディジタル信号の重みに対応した電流
を流す電流源をもとに構成してもよい。各電流変換回路
は、例えばサイズの異なる一対のＭＯＳＦＥＴを電流ミ
ラー形態とすることによっても構成できる。さらに、Ｄ
／Ａ変換器は、バイポーラトランジスタ等の他の基本素
子をもとに構成できるし、各単位Ｄ／Ａ変換器及び電流
変換回路の具体的構成や電源電圧の極性及び絶対値なら
びにＭＯＳＦＥＴの導電型等は、種々の実施形態を採り
うる。

【０１９５】図１４において、携帯通信端末装置は、例
えばキーパッドやダイヤル信号発生器，呼出信号発生
器，制御用マイクロコンピュータ，クロック信号発生器
ならびにバッテリーを電源とする電源回路等を備えるこ
とができる。また、高周波部ＨＦの変調器ＭＯＤ２によ
る変調は、例えば一旦４５５ＫＨｚ又は９０ＭＨｚ程度
の比較的低い周波数で変調した後、所定の８００ＭＨｚ
ないし２ＧＨｚ程度の無線周波数キャリア信号で変調す
る等の方法を採ってもよい。携帯通信端末装置を構成す
るベースバンド部ＢＢ及び中間周波数部ＩＦならびに高
周波部ＨＦは、それぞれ個別の半導体基板上に形成して
もよいし、各部のブロック構成や使用されるキャリア信
号の具体的な周波数等は種々の実施形態を採りうる。

【０１９６】前記実施例では、Ｄ／Ａ変換器とその複数
のアナログ出力に対するオフセット調整回路として説明
したが、この発明はそれに限定されるものではなく、並
列型Ａ／Ｄ変換器の構成要素である抵抗分割参照電圧の
発生に必要な高低２つの基準電圧を調整することによっ
て、該並列型Ａ／Ｄ変換器のオフセット補償を実現する
ことなどにも適用することができる。

【０１９７】以上の説明では、主としてこの発明者によ
ってなされた発明をその背景となった利用分野である携
帯通信端末装置に搭載される電流駆動型のＤ／Ａ変換器
に適用した場合について説明したが、それに限定される
ものではなく、例えば、Ｄ／Ａ変換器として単体で形成
されるものや逐次比較型又はオーバサンプリング型のＡ
／Ｄ変換器に含まれる帰還比較信号発生用局部Ｄ／Ａ変
換器等にも適用できる。このように、少なくとも電流駆
動型のＤ／Ａ変換器ならびにこのようなＤ／Ａ変換器を
含む装置又はシステムに広く適用できる。

【０１９８】また、オフセット調整回路としては、主と
してこの発明者によってなされた発明をその背景となっ
た利用分野である無線電話のための携帯通信端末装置に
適用した場合について説明したが、この発明はそれに限
定されるものではなく、その他の通信用ＬＳＩ、更には
信号成分が重畳されるような直流電圧の検出並びに調整
を必要とするＬＳＩなどに広く適用することができる。

【０１９９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、携帯通信端末装置等に搭載
される電流駆動型のＤ／Ａ変換器を、それぞれ所定ビッ
トのディジタル信号を受けてアナログ電流に変換しかつ
対応する電流減衰回路又は電流増幅回路を介して直列又
は並列結合される複数の単位Ｄ／Ａ変換器を基本に構成
するとともに、これらの単位Ｄ／Ａ変換器に設けられる
電流源を、同一の単位電流源をもとに構成することで、
電流減衰回路の減衰率又は電流増幅回路の増幅率に相応
して、単位電流源又は最小サイズのスイッチを１個とし
たときの各単位Ｄ／Ａ変換器に必要となる電流源及びス
イッチの個数を大幅に削減することができる。これによ
り、Ｄ／Ａ変換器の所要レイアウト面積を削減できると
ともに、電流出力線に結合されるスイッチＭＯＳＦＥＴ
の寄生容量を削減し、その低消費電力化を図ることがで
きる。この結果、Ｄ／Ａ変換器を含む携帯通信端末装置
等の小型化及び低消費電力化ならびに低コスト化を推進
することができる。

【０２００】上記電流変換回路として、演算増幅回路
と、その反転入力と出力との間に設けられてアナログ電
圧に変換する第１の抵抗と、演算増幅回路の出力に設け
られて電流信号に変換するための第２の抵抗からなり、
上記第１と第２の抵抗比により上記電流減衰が設定され
るようにし、かかる第１と第２の抵抗は、同じ抵抗材料
により形成することによりプロセスバラツキの影響を軽
減できる。

【０２０１】上記電流変換回路として反転出力型のもの
を用いるとともに、各単位Ｄ／Ａ変換器に供給される所
定ビットのディジタル信号は、単位Ｄ／Ａ変換器の１個
おきに反転して供給され、言わば２進値１５との差分に
相当するものとすることにより、常に電源電圧ＶＣＣ又
は回路の接地電位と各電流出力線との間に設けられる電
流源を用いることができ、各単位Ｄ／Ａ変換器を構成す
る電流源の電流値を、容易にかつ的確に設定することが
でき、Ｄ／Ａ変換器のさらなる高精度化を推進すること
ができる。

【０２０２】Ｄ／Ａ変換器の入力までの経路に負帰還さ
れるディジタル信号と、前記ディジタル信号としてのオ
フセット調整用負帰還信号でオフセット調整された系か
ら途中で分岐する系に負帰還されるアナログ信号とによ
って、オフセット調整用負帰還信号を構成することによ
り、Ｄ／Ａ変換器の出力を分岐して得られる互いに位相
が異なる関係にある複数のアナログ出力信号のオフセッ
トを、少ない回路構成にて独立に且つ高精度に検出して
調整できる。

【０２０３】単一の比較手段を時分割で利用することに
より、オフセットをキャンセルすべき複数のアナログ信
号相互間の調整されたオフセット量のばらつきを最小限
に抑えることができ、また、斯る比較手段それ自体のオ
フセットをキャンセルするための回路構成も最小限にで
きて、オフセット調整のための回路構成の簡素化に寄与
する。さらに、複数のアナログ信号出力を有する電子回
路の出力オフセットを、絶対的にも高精度、高安定に調
整できるようになる。

【０２０４】差動段に含まれる定電流トランジスタのバ
イアス電圧と出力段に含まれる定電流トランジスタのバ
イアス電圧を別々にした電圧比較手段を採用することに
より、出力段の電位が大きく変動することによるバイア
ス電圧の揺れが差動段に影響を与えないように作用し、
差動段には常に一定の電流が流れて、正確な判定を実現
することができる。

【０２０５】電源投入時及びスタンバイ解除時のみオフ
セット調整回路の全構成回路を動作させ、オフセット検
出が終了した後、通話時間中に限って、オフセット調整
用負帰還信号を供給するための記憶手段及び副Ｄ／Ａ変
換器のみの動作を維持させ、他の回路部分を非活性状態
とすることにより、位相変復調部及びこれを搭載した携
帯通信端末装置をバッテリー駆動に最適な低消費電力化
できる。

【図面の簡単な説明】

【図１】この発明が適用されたＤ／Ａ変換器の第１の実
施例を示す回路図である。

【図２】図１のＤ／Ａ変換器に含まれるサーモメータコ
ーダの一実施例を示す真理値図である。

【図３】図１のＤ／Ａ変換器の一実施例を示す等価回路
図である。

【図４】この発明が適用されたＤ／Ａ変換器の第２の実
施例を示す部分的な回路図である。

【図５】図４のＤ／Ａ変換器の一実施例を示す等価回路
図である。

【図６】この発明が適用されたＤ／Ａ変換器の第３の実
施例を示す等価回路図である。

【図７】この発明が適用されたＤ／Ａ変換器の第４の実
施例を示す等価回路図である。

【図８】この発明が適用されたＤ／Ａ変換器の第５の実
施例を示す等価回路図である。

【図９】この発明が適用されたＤ／Ａ変換器の第６の実
施例を示す等価回路図である。

【図１０】この発明が適用されたＤ／Ａ変換器の第７の
実施例を示す等価回路図である。

【図１１】この発明が適用されたＤ／Ａ変換器の第８の
実施例を示す等価回路図である。

【図１２】この発明が適用されたＤ／Ａ変換器の第９の
実施例を示す等価回路図である。

【図１３】この発明に係るＤ／Ａ変換器の一実施例を示
す具体的回路図である。

【図１４】この発明が適用されたＤ／Ａ変換器を搭載す
る携帯通信端末装置の一実施例を示すブロック図であ
る。

【図１５】電流駆動型を採る従来のＤ／Ａ変換器の一例
を示す回路図である。

【図１６】この発明に係るオフセット調整回路の第１実
施例を示すブロック図である。

【図１７】カウンタ及び検出回路の一例論理回路図であ
る。

【図１８】副Ｄ／Ａ変換器及びアナログ加算論理を兼ね
る反転バッファの一例回路図である。

【図１９】電圧比較回路の一例回路図である。

【図２０】図１６の第１実施例に係るオフセット調整回
路の動作説明のためのタイミングチャートである。

【図２１】この発明に係るオフセット調整回路の第２実
施例を示すブロック図である。

【図２２】この発明に係るオフセット調整回路の第３実
施例を示すブロック図である。

【図２３】この発明に係るオフセット調整回路を搭載し
て成る位相変復調器及び携帯通信端末装置の一例ブロッ
ク図である。

【符号の説明】

ＵＤＡ１〜ＵＤＡ３…単位Ｄ／Ａ変換器、ＣＶ１〜ＣＶ
３…電流変換回路、ＴＭＣＤ…サーモメータコーダ、Ｏ
Ａ１〜ＯＡ２…演算増幅回路、Ｃ１〜Ｃ３，Ｃ１１〜Ｃ
１４，Ｃ２１〜Ｃ２Ｆ，ＣＢ…電流源、Ｓ１〜Ｓ３，Ｓ
１１〜Ｓ１４，Ｓ１１ａ〜Ｓ１４ａ，Ｓ１１ｂ〜Ｓ１４
ｂ，Ｓ２１〜Ｓ２Ｆ，Ｓ２１ａ〜Ｓ２Ｆａ，Ｓ２１ｂ〜
Ｓ２Ｆｂ…スイッチ、Ｒ１〜Ｒ４…抵抗、Ｑ１１〜Ｑ１
５，Ｑ２１〜Ｑ２Ｆ…ＭＯＳＦＥＴ、Ａ３〜Ａ５…差動
増幅回路、ＱＰ１〜ＱＰ３，Ｐ１１〜Ｐ２４…Ｐチャン
ネル型ＭＯＳＦＥＴ、ＱＮ１〜ＱＮ４…Ｎチャンネル型
ＭＯＳＦＥＴ。ＢＢ…ベースバンド部、ＩＦ…中間周波
数部、ＨＦ…高周波部、ＤＳＰ…ディジタル信号処理プ
ロセッサ、ＤＡＣ１〜ＤＡＣ２…Ｄ／Ａ変換器、ＡＤＣ
１〜ＡＤＣ２…Ａ／Ｄ変換器、ＰＲＦ１〜ＰＲＦ２…プ
レフィルタ、ＰＯＦ１〜ＰＯＦ２…ポストフィルタ、Ｍ
ＯＤ１〜ＭＯＤ２…変調器、ＤＥＭ…復調器、ＤＥＴ…
検波器、ＨＡＭＰ…高電力増幅器、ＡＭＰ…増幅器、Ｔ
ＲＳＷ…送受信切り換えスイッチ、ＳＰＫ…スピーカ、
ＭＩＣ…マイクロフォン、ＡＮＴ…アンテナ。１…ディ
ジタル入力信号、２…主Ｄ／Ａ変換器、２７…副Ｄ／Ａ
変換器、３…基準電圧発生回路、４…低域通過フィル
タ、５…非反転バッファアンプ、６…反転バッファアン
プ、９…オフセット調整回路、１０…オフセット検出用
基準信号、１２，１５…スイッチ回路、１３…加算論
理、１９…加算回路、２９，３０…ディジタル減算回
路、１６…電圧比較器、１７…判定回路、２０…タイ
マ、２３…パルス回路、２４…カウンタ、２５，２６，
２８…レジスタ、ＶＩＮ…入力電圧、ＶＢ…基準電圧、
ＶＤＤ…電源電圧、Ｍ１１…第１の定電流ＭＯＳトラン
ジスタ、Ｍ１６…第２の定電流ＭＯＳトランジスタ、Ｖ
Ｇ１…差動段のバイアス電圧、ＶＧ２…出力段のバイア
ス電圧。２０１…音声符復号部、２１１…プレフィル
タ、２１２…Ａ／Ｄ変換器、２１４…Ｄ／Ａ変換器、２
１５…ポストフィルタ、２０２…位相変復調部、２２０
…位相変調器、２２１−１，２２１−２…Ｄ／Ａ変換
器、２２２−１，２２２−２…フィルタ、２２３…位相
／電圧変換器、２２４…Ａ／Ｄ変換器、２２５…位相復
調器、２２６…オフセット調整回路、２０３…高周波
部、２３０…直交変調器、２３３…高電力増幅器、２３
１…送受信切り替えスイッチ、２３４…増幅器、２３５
…検波器、２３２…アンテナ、２４０…マイクロコンピ
ュータ、２５０…電池、２６０…電源スイッチ、２７０
…電圧レギュレータ、２８０…リセット信号発生回路、
２９０…クロック発生回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石原 走人 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 小林 洋一郎 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 西川 法光 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 大塚 正則 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (16)

【特許請求の範囲】
1. 【請求項１】 入力ディジタル信号が複数に分割されて
   なる所定ビットのディジタル信号をそれぞれ受け、同じ
   基準電流を用いた複数からなる単位Ｄ／Ａ変換器により
   アナログ電流に変換し、かかるアナログ電流を対応する
   入力ディジタル信号の重みに対応した電流変換を行って
   電流合成してなることを特徴とするＤ／Ａ変換器。
2. 【請求項２】 上記複数の単位Ｄ／Ａ変換器は、最下位
   ビットを含む所定ビットのディジタル信号を受ける第１
   の単位Ｄ／Ａ変換器ないし最上位ビットを含む所定ビッ
   トのディジタル信号を受ける第ｍの単位Ｄ／Ａ変換器か
   らなるものであり、かつそれぞれが同一の単位電流源を
   もとに構成される複数の電流源を含むものであって、第
   １ないし第ｍの単位Ｄ／Ａ変換器により得られるアナロ
   グ電流は、入力ディジタル信号に対応した重みに対応し
   た電流変換回路を介して上記直列又は並列結合されるノ
   ードにおいて合成されるものであることを特徴とする請
   求項１のＤ／Ａ変換器。
3. 【請求項３】 上記第１ないし第ｍの単位Ｄ／Ａ変換器
   は、対応する電流変換回路を介して順次正順で直列結合
   されるものであって、第１ないし第ｍ−１の単位Ｄ／Ａ
   変換器に対応する上記電流変換回路のそれぞれは、最上
   位に対応された単位Ｄ／Ａ変換器の基準電流を基準にし
   て、対応する入力ディジタル信号に対応した重みとなる
   ように電流減衰を行うものであること特徴とする請求項
   ２のＤ／Ａ変換器。
4. 【請求項４】 上記電流変換回路は、演算増幅回路と、
   その反転入力と出力との間に設けられてアナログ電圧に
   変換する第１の抵抗と、演算増幅回路の出力に設けられ
   て電流信号に変換するための第２の抵抗からなり、上記
   第１と第２の抵抗比により上記電流減衰が設定されるも
   のであることを特徴とする請求項２又は請求項３のＤ／
   Ａ変換器。
5. 【請求項５】 上記第１と第２の抵抗は、同じ抵抗材料
   により形成されるものであることを特徴する請求項４の
   Ｄ／Ａ変換器。
6. 【請求項６】 上記第１ないし第ｍの単位Ｄ／Ａ変換器
   は、対応する電流変換回路を介して順次正順で直列結合
   されるものであって、第１ないし第ｍ−１の単位Ｄ／Ａ
   変換器に対応する上記電流変換回路のそれぞれは、下位
   に対応された単位Ｄ／Ａ変換器の基準電流を基準にし
   て、対応する入力ディジタル信号に対応した重みとなる
   ように電流増幅を行うものであること特徴とする請求項
   ２のＤ／Ａ変換器。
7. 【請求項７】 上記電流変換回路は、反転出力型とされ
   るものであって、上記第１ないし第ｍの単位Ｄ／Ａ変換
   回路に入力されるディジタル信号は、１つおきに反転し
   たものを供給することを特徴とする請求項３又は請求項
   ６のＤ／Ａ変換器。
8. 【請求項８】 上記Ｄ／Ａ変換器は、携帯通信端末装置
   に搭載されるものであって、その出力信号はポストフィ
   ルタを介して伝達されるものであることを特徴とする請
   求項１、請求項２、請求項３、請求項４、請求項５又は
   請求項６のＤ／Ａ変換器。
9. 【請求項９】 Ｄ／Ａ変換器の出力を分岐して得られる
   位相の異なる複数のアナログ信号のオフセットを調整す
   るオフセット調整回路であって、かかるオフセット調整
   回路は、複数のオフセット調整用負帰還信号を生成し、
   少なくとも一つのオフセット調整用負帰還信号は、Ｄ／
   Ａ変換器の入力までの経路に負帰還されるディジタル信
   号であり、その他のオフセット調整用負帰還信号は、前
   記ディジタル信号としてのオフセット調整用負帰還信号
   でオフセット調整された系から途中で分岐する系に負帰
   還されるアナログ信号であることを特徴とするオフセッ
   ト調整回路。
10. 【請求項１０】 Ｄ／Ａ変換器の出力を分岐して得られ
    る互いに位相が概略１８０度異なる正相及び逆相関係に
    ある複数のアナログ信号のオフセット調整回路であっ
    て、かかるオフセット調整回路は複数のオフセット調整
    用負帰還信号を生成し、そのうちの一つのオフセット調
    整用負帰還信号は、上記Ｄ／Ａ変換器の入力部に帰還さ
    れて１つの正相アナログ信号のオフセットを調整するデ
    ィジタル負帰還信号であり、他の少なくとも１つ以上の
    オフセット調整用負帰還信号は、上記Ｄ／Ａ変換器の出
    力を分岐して得られる信号経路部に帰還され、上記以外
    の逆相または正相アナログ出力信号のオフセットを調整
    するアナログ負帰還信号であることを特徴とするオフセ
    ット調整回路。
11. 【請求項１１】 Ｄ／Ａ変換器の出力を分岐して得られ
    る互いに位相が概略１８０度異なる正相及び逆相関係に
    ある２つのアナログ信号のオフセット調整回路であっ
    て、かかるオフセット調整回路は、ディジタル負帰還信
    号とアナログ負帰還信号との二つのオフセット調整用負
    帰還信号を生成し、該ディジタル負帰還信号が上記Ｄ／
    Ａ変換器の入力部に帰還され、アナログ負帰還信号が上
    記Ｄ／Ａ変換器の出力経路部に帰還されることを特徴と
    するオフセット調整回路。
12. 【請求項１２】 前記オフセット調整回路は、オフセッ
    トが調整されるべき複数のアナログ信号を選択して出力
    するスイッチ手段と、上記スイッチ手段の出力とオフセ
    ット検出のための基準電位とを比較する比較手段と、上
    記比較手段の出力極性の反転を検出する検出手段と、計
    数値の初期状態における前記比較手段の出力極性の反転
    が上記検出手段にて検出されるまで一連に計数動作を行
    う計数手段と、前記計数手段の出力を入力とし前記オフ
    セット調整用負帰還信号毎に設けられた複数の記憶手段
    と、アナログ信号としてのオフセット調整用負帰還信号
    に対応される記憶手段の出力をディジタル信号からアナ
    ログ信号に変換するＤ／Ａ変換手段と、前記スイッチ手
    段によるアナログ信号の選択と、前記計数手段の出力を
    保持させる記憶手段の選択とを、オフセット調整用負帰
    還信号毎に順次行うことによって、前記単一の比較手段
    を時分割で利用させるタイミング発生手段とを備えて成
    るものであることを特徴とする請求項９、請求項１０又
    は請求項１１のオフセット調整回路。
13. 【請求項１３】 前記比較手段は、前記スイッチ手段の
    出力とオフセット検出のための基準電圧とを入力する差
    動増幅段と、差動増幅段からのシングルエンド出力を受
    ける出力段とを備え、差動増幅段の定電流トランジスタ
    と出力段の定電流トランジスタとは相互に異なるバイア
    ス電圧供給経路からのバイアス電圧が供給されるもので
    あることを特徴とする請求項１２記載のオフセット調整
    回路。
14. 【請求項１４】 前記差動段は、第１導電型のＭＯＳト
    ランジスタにより構成される一対の差動増幅ＭＯＳトラ
    ンジスタと、上記一対の差動増幅ＭＯＳトランジスタの
    共通ソースに設けられた第１導電型の第１の定電流ＭＯ
    Ｓトランジスタと、上記一方の差動ＭＯＳトランジスタ
    のドレインをゲートとドレインに結合した第２導電型の
    ＭＯＳトランジスタと、上記一方の差動ＭＯＳトランジ
    スタのドレインがゲートに結合されると共に、上記他方
    の差動ＭＯＳトランジスタのドレインがドレインに結合
    された第２導電型のＭＯＳトランジスタとを含み、前記
    出力段は、上記他方の差動ＭＯＳトランジスタのドレイ
    ンをゲートに接続した第２導電型の出力ＭＯＳトランジ
    スタと、上記出力ＭＯＳトランジスタのドレインがドレ
    インに接続されると共に上記第１定電流ＭＯＳトランジ
    スタとは異なる経路を介してバイアス電圧が供給される
    第２の定電流ＭＯＳトランジスタとを備えてなるるもの
    であることを特徴とする請求項１３記載のオフセット調
    整回路。
15. 【請求項１５】 上記Ｄ／Ａ変換器は、入力ディジタル
    信号が複数に分割されてなる所定ビットのディジタル信
    号をそれぞれ受け、同じ基準電流を用いた複数からなる
    単位Ｄ／Ａ変換器によりアナログ電流に変換し、かかる
    アナログ電流を対応する入力ディジタル信号の重みに対
    応した電流変換を行って電流合成してなるものであるこ
    とを特徴とする請求項９、請求項１０、請求項１１、請
    求項１２、請求項１３又は請求項１４のオフセット調整
    回路。
16. 【請求項１６】 送信部又は送受信部と、送信部又は送
    受信部に含まれる回路のオフセットを調整するための請
    求項１２、請求項１３又は請求項１４のオフセット調整
    回路とを含む携帯通信端末であって、携帯通信端末に電
    源が投入されたときから、前記オフセット調整回路によ
    るオフセット調整用負帰還信号の発生が確定される所定
    の期間、及び、電源投入後に前記携帯通信端末の送信部
    又は送受信部或はそれらに含まれる一部の回路が非通話
    とされるスタンバイ状態から通話を可能にする通話準備
    状態にされたときから、前記オフセット調整回路による
    オフセット調整用負帰還信号の発生が確定される所定の
    期間だけ、前記オフセット調整回路を構成する全ての回
    路を活性化して動作可能にし、それ以降は、上記構成回
    路のうち複数の記憶手段、及びＤ／Ａ変換器のみを動作
    可能な状態として前記確定されたオフセット調整用負帰
    還信号の発生を維持させ、且つ、上記スタンバイ状態時
    には前記オフセット調整回路を構成する全ての回路を非
    活性状態とする制御手段を設けて成るものであることを
    特徴とする携帯通信端末装置。