JPH06289911A

JPH06289911A - プログラマブルコントローラおよびプログラマブルコントローラの運転方法

Info

Publication number: JPH06289911A
Application number: JP5075825A
Authority: JP
Inventors: Ryuzo Yabusaki; 竜三薮崎
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-04-01
Filing date: 1993-04-01
Publication date: 1994-10-18
Anticipated expiration: 2015-03-21
Also published as: GB2277180B; GB9406597D0; HK1003345A1; US5619734A; DE4411389C2; GB2277180A; JP3024422B2; DE4411389A1

Abstract

(57)【要約】【目的】デバイスメモリ１２の初期設定、または、プ
ログラマブルコントローラの運転中におけるデバイスメ
モリ１２の内容の強制変更が容易なプログラマブルコン
トローラを得ることを目的とする。【構成】プログラマブルコントローラ本体１に、補助
メモリ１１３を設け、この補助メモリ１１３に予め所定
のデータを格納しておき、運転開始時、一定周期毎、所
定の時刻、または、所定のデバイスの状態と所定の条件
データとが一致した時、に補助メモリ１１３に予め格納
されているデータにもとづきデバイスメモリ１２の記憶
内容を変更する。【効果】デバイスメモリ１２の初期設定、または、運
転中におけるデバイスメモリ１２の内容の強制変更がシ
ーケンスプログラムによらずに容易にできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は内部データの初期設定ま
たは強制変更が容易なプログラマブルコントローラおよ
びプログラマブルコントローラの運転方法に関するもの
である。

【０００２】

【従来の技術】図２１は従来のプログラマブルコントロ
ーラのブロック構成図である。図２１において、１はシ
ーケンスプログラムを繰り返し実行するプログラマブル
コントローラ本体、２はシーケンスプログラムの作成、
ＣＰＵユニット２の内部の状態のモニタ等を行うための
入力手段および出力手段、例えば、周辺機器である。３
はプログラマブルコントローラ本体１の内部制御のため
の演算や処理を行うＣＰＵ、４は周辺機器用インターフ
ェース、４ａは通信ケーブルである。なお、周辺機器用
インターフェース４はプログラマブルコントローラ本体
１の内部信号と通信ケーブル４ａを伝わる信号との整合
をとるために設けられている。

【０００３】５は入出力ポート、６はＣＰＵ３を動作さ
せるためのシステムプログラムが格納されるシステムプ
ログラムメモリ、７はシーケンスプログラムが格納され
るシーケンスプログラムメモリ、８は入出力ポート５を
介して入力される入力信号の状態を記憶する入力デバイ
ス用メモリ、９は入出力ポート５を介して出力される出
力信号の状態を記憶する出力デバイス用メモリ、１０は
シーケンスプログラムに基づき演算された演算結果を示
す情報が格納される内部デバイス用メモリ、１１は後述
するような疑似運転を行うために必要な周辺機器用デバ
イスメモリである。

【０００４】また、１２は内部データを記憶する第１記
憶手段、例えば、デバイスメモリである。なお、デバイ
スメモリ１２は入力デバイス用メモリ８、出力デバイス
用メモリ９、内部デバイス用メモリ１０、および、周辺
機器用デバイスメモリ１１、から構成される。なお、Ｃ
ＰＵ３、周辺機器用インターフェース４、入出力ポート
５、システムプログラムメモリ６、シーケンスプログラ
ムメモリ７、および、デバイスメモリ１２はプログラマ
ブルコントローラ本体１に設けられている。

【０００５】次に動作について説明する。シーケンスプ
ログラムメモリ７に格納されているシーケンスプログラ
ムは、入力デバイス用メモリ８、内部デバイス用メモリ
１０の内容等により動作内容が変化するように構成され
ている。従って、シーケンスプログラムの実行開始に先
立ちデバイスメモリ１２の内容の初期設定が行う必要が
ある。また、プログラマブルコントローラ１はシーケン
スプログラムを繰り返し実行することにより、図２２に
示されるような動作を行っている。電源投入時等におい
て動作開始条件が成立すると、図２２において開始ステ
ップＳ６０１からステップＳ６０２に進む。

【０００６】ステップＳ６０２では入力信号の状態を入
出力ポート５より取り入れ、入力デバイス用メモリ８に
格納しステップＳ６０３に進む。ステップＳ６０３で
は、デバイスメモリ１２の初期設定を行うシーケンスプ
ログラムを実行しステップＳ６０４に進む。なお、この
初期設定を行うシーケンスプログラムは、運転開始後に
おいて初回の実行であればデバイスメモリ１２の初期設
定を行うが、初回の実行でなければこのシーケンスプロ
グラムを実行しても初期設定は行わないように構成され
ている。

【０００７】図２３は一例の初期設定を行うシーケンス
プログラムである。なお、この図２３は内部デバイス用
メモリ１０の所定アドレスの内容である内部デバイスＭ
９０３８が１になると（オンになると）メモリＫ１００
〜メモリＫ１０６の内容を内部デバイス用メモリＤ０〜
Ｄ６に転送するラダープログラム２３０１を示してい
る。なお、内部デバイスＭ９０３８は運転開始後におい
て初回の実行時にオンになるものとする。

【０００８】ステップＳ６０４ではシーケンスプログラ
ムに従い、入力デバイス用メモリ８、内部デバイス用メ
モリ１０、等の内容を参照し、所定の演算を実行すると
ともに演算結果を内部デバイス用メモリ１０、または、
出力デバイス用メモリ９に格納しステップＳ６０５に進
む。ステップＳ６０５では、出力デバイス用メモリ９の
内容を入出力ポート５より出力しステップＳ６０６に進
む。ステップＳ６０６では周辺機器２からの処理要求が
あれば、この要求に応じた処理を行いステップＳ６０７
に進む。ステップＳ６０７では、終了要求の有無を判定
する。終了要求があれば終了ステップＳ６０８に進み処
理を終了する。また、終了要求がなければステップＳ６
０１に戻る。

【０００９】なお、入力デバイス用メモリ８の内容は、
外部から入力される入力信号の状態にもとづき変更さ
れ、出力デバイス用メモリ９および内部デバイス用メモ
リ１０の内容は、上述のようにシーケンスプログラムの
演算結果により変更される。また、上述のようにデバイ
スメモリ１２の初期設定を行うシーケンスプログラムは
実際に初期設定を行うか否かには無関係に１周期のシー
ケンスプログラム中において常に実行されるように構成
されているので初期設定のためのシーケンスプログラム
のステップ数が多くなるに従いシーケンスプログラムの
実行周期が長くなるという問題点があった。

【００１０】従来技術として、デバイスメモリ１２の内
容を強制的に変更して運転する疑似運転と呼ばれる運転
方法がある。この運転方法はプログラムのデバッグ時な
どにおいて用いられる。この疑似運転によれば、プログ
ラマブルコントローラ本体１が動作中に、周辺機器２よ
りプログラマブルコントローラ本体１にデバイスメモリ
１２のどの部分をどのように変更するかが明示された変
更要求を出せば、この要求通りにデバイスメモリの内容
を変更して運転することできる。

【００１１】例えば、外部機器であるランプを一時的に
点灯させる場合には、操作者が周辺機器を操作し、この
ランプを割りあてたデバイスメモリ１２の所定のアドレ
スの内容を１にする（オンにする）要求をプログラマブ
ルコントローラ本体１へ出せば、この要求は図２２のス
テップＳ６０６でプログラマブルコントローラ本体１に
おいて実行される。なお、このランプを割りあてたデバ
イスメモリ１２の所定アドレスは出力デバイス用メモリ
９内にある。なお、このようにしてデバイスメモリ１２
のランプに割りあてられた所定のアドレスの内容が１に
なると、プログラマブルコントローラ本体１は実際にラ
ンプを点灯させる。

【００１２】上述のように、出力デバイス用メモリ９と
内部デバイス用メモリ１０の内容は、周辺機器２からの
要求通りにそれぞれの値を変更することができる。しか
し、入力デバイス用メモリ８については、その内容を図
２２のステップＳ６０６において強制変更しても、ステ
ップＳ６０２で外部から実際に入力される入力信号の状
態を示す内容に書き換えられてしまうため、ステップＳ
６０４で実際にＣＰＵ３が演算を行うときには強制変更
された内容は無効になっている。

【００１３】そこで、入力デバイス用メモリ８の内容を
変更したい場合は、入力デバイス用メモリ８の内容を変
更せずに周辺機器用デバイスメモリ１１を変更するよう
にしている。すなわち、周辺機器用デバイスメモリ１１
の内容は初期値としてすべて”０”（すなわち、すべて
オフ）としておき、要求によりオン、オフするようにし
ている。そして、疑似運転において、ＣＰＵ３は演算時
には入力デバイス用メモリ８の内容そのままではなく、
入力デバイス用メモリ８の内容と周辺機器用デバイスメ
モリ１１の内容との論理和を入力デバイス用メモリ８の
内容として読み取る動作を行っている。すなわち、実際
の外部機器のスイッチがオフ状態の場合には、このスイ
ッチに対応する入力デバイス用メモリ８の内容は”０”
であるが、周辺機器用デバイスメモリ１１の内容が”
１”であれば、それらの論理和の値”１”が入力デバイ
ス用メモリ８の内容としてＣＰＵ３により読みとられ
る。

【００１４】

【発明が解決しようとする課題】従来のプログラマブル
コントローラは以上のように構成されているので、運転
開始時にデバイスメモリ１２の初期設定を行うため、運
転開始時に初期設定のためのシーケンスプログラムを動
作させる必要があり、このシーケンスプログラムの作成
に手間がかかるという問題点があった。

【００１５】また、疑似運転等において所定の時刻にデ
バイスメモリ１２の内容を変更させるためには、この変
更のためのシーケンスプログラムを実行しなければなら
ず、シーケンスプログラムの作成に手間がかかるととも
に、変更を当該時刻に行うことが困難である等の問題点
があった。

【００１６】また、疑似運転等においてデバイスメモリ
１２の所定アドレスの内容と予め設定した値との一致を
条件にデバイスメモリ１２の内容を変更させるために
は、この変更のためのシーケンスプログラムを実行しな
ければならず、シーケンスプログラムの作成に手間がか
かるとともに、上述の条件により直ちにデバイスメモリ
１２の内容を変更を行うことが困難である等の問題点が
あった。

【００１７】また、疑似運転等においてデバイスメモリ
１２の内容を複数回にわたり強制変更させる場合は、強
制変更の度に操作者が変更内容を周辺機器２より入力
し、プログラマブルコントローラ１に送出しなければな
らないため操作が煩わしいという問題点があった。

【００１８】また、変更のタイミングを取ること、デバ
イスメモリ１２の内容を複数のアドレスについて同時に
変更すること、および、短い間隔（例えば、０．１秒以
下の短い間隔）の入力を再現すること、などは困難であ
るという問題点があった。

【００１９】本発明は上述のような問題点を改善するた
めになされたもので、運転開始時に逐次デバイスメモリ
の初期設定を行うシーケンスプログラムの作成が不要な
プログラマブルコントローラを得ることを目的とする。

【００２０】また、疑似運転等において、指定された時
刻においてデバイスメモリ１２の内容を変更することが
可能であるとともに、この変更を目的とするシーケンス
プログラムの作成が不要なプログラマブルコントローラ
を得ることを目的とする。

【００２１】また、疑似運転等において、デバイスメモ
リ１２の所定アドレスの内容と予め設定した値との一致
を条件にデバイスメモリ１２の内容を変更することが可
能であるとともに、この変更を目的とするシーケンスプ
ログラムの作成が不要なプログラマブルコントローラを
得ることを目的とする。

【００２２】また、プログラマブルコントローラの運転
中にデバイスメモリ１２の内容を複数回にわたり強制変
更して動作させる疑似運転等において、操作者が変更内
容を周辺機器２より入力する際、変更の都度の入力が不
要なプログラマブルコントローラを得ることを目的とす
る。

【００２３】また、変更のタイミングを取ること、デバ
イスメモリの内容を複数同時に変更すること、または、
短い間隔（例えば、０．１秒以下の短い間隔）の入力を
再現すること、などが容易にできるプログラマブルコン
トローラを得ることを目的とする。

【００２４】

【課題を解決するための手段】この発明に係わるプログ
ラマブルコントローラは、入出力信号の状態を示す情
報、出力信号の状態を示す情報、または、所定の内部情
報が記憶される第１記憶手段の記憶内容を参照し動作す
るプログラマブルコントローラにおいて、先頭アドレス
を示すアドレス情報およびこの先頭アドレスを先頭とす
る所定数のアドレスに書込む書込データ、が順次記憶さ
れている第２記憶手段と、運転開始時に第２記憶手段の
記憶内容にもとづき第１記憶手段の記憶内容を変更する
変更手段と、を備えるようにしたものである。

【００２５】また、第２記憶手段は、アドレス情報およ
びこのアドレス情報が示すアドレスに書込む書込データ
を１組みとする所定数組の情報が順次記憶されているよ
うにしたものである。

【００２６】また、現時刻を出力する計時手段を有し、
変更手段は、計時手段の計時出力と予め設定された所定
の時刻との一致により第２記憶手段の記憶内容にもとづ
き第１記憶手段の記憶内容を変更するようにしたもので
ある。

【００２７】また、変更手段は、第１記憶手段の所定の
アドレスに記憶された内容と予め設定した値との一致に
より、第２記憶手段の記憶内容にもとづき第１記憶手段
の記憶内容を変更するようにしたものである。

【００２８】また、入出力信号の状態を示す情報、出力
信号の状態を示す情報、または、所定の内部情報が記憶
される第１記憶手段の記憶内容を参照し動作するプログ
ラマブルコントローラにおいて、先頭アドレスを示すア
ドレス情報およびこの先頭アドレスを先頭とする所定数
のアドレスに書込む書込データを１ブロックとする所定
数ブロックのデータが順次記憶されている第２記憶手段
と、第２記憶手段の記憶内容を１ブロックづつ所定の周
期で読出すとともに、この読出内容にもとづき順次第１
記憶手段の記憶内容を変更する変更手段と、を備えよう
にしたものである。

【００２９】また、第２記憶手段は、アドレス情報およ
びこのアドレス情報が示すアドレスに書込む書込データ
を１組みとする所定数組の情報を１ブロックとする所定
数ブロックのデータが順次記憶されているようにしたも
のである。

【００３０】また、現時刻を出力する計時手段を有し、
変更手段は、計時手段の計時出力と予め設定された複数
の時刻のいずれかとの一致により、第２記憶手段の記憶
内容を１ブロックづつ読出すとともに、この読出内容に
もとづき第１記憶手段の記憶内容を変更するようにした
ものである。

【００３１】また、変更手段は、第１記憶手段の所定の
アドレスに記憶された内容と予め設定した複数の値のい
づれかとの一致により、第２記憶手段の記憶内容を１ブ
ロックづつ読出すとともに、この読出内容にもとづき上
記第１記憶手段の記憶内容を変更するようにしたもので
ある。

【００３２】この発明に係わるプログラマブルコントロ
ーラの運転方法は、入出力信号の状態を示す情報、出力
信号の状態を示す情報、または、所定の内部情報が記憶
される第１記憶手段の記憶内容を参照し動作するプログ
ラマブルコントローラの運転方法において、先頭アドレ
スを示すアドレス情報およびこの先頭アドレスを先頭と
する所定数のアドレスに書込む書込データ、を順次入力
する第１段階と、運転開始時に第１段階で入力された情
報にもとづき上記第１記憶手段の記憶内容を変更する第
２段階と、を備えようにしたものである。

【００３３】また、第１段階は、アドレス情報およびこ
のアドレス情報が示すアドレスに書込む書込データを１
組みとする所定数組の情報を順次入力するようにしたも
のである。

【００３４】また、第２段階は、現時刻と所定時刻との
一致判定により上記第１段階で入力された情報にもとづ
き第１記憶手段の記憶内容を変更するようにしたもので
ある。

【００３５】また、第２段階は、第１記憶手段の所定ア
ドレスの記憶内容と所定値との一致判定により第１段階
で入力された情報にもとづき第１記憶手段の記憶内容を
変更するようにしたものである。

【００３６】また、入出力信号の状態を示す情報、出力
信号の状態を示す情報、または、所定の内部情報が記憶
される第１記憶手段の記憶内容を参照し動作するプログ
ラマブルコントローラの運転方法において、先頭アドレ
スを示すアドレス情報およびこの先頭アドレスを先頭と
する所定数のアドレスに書込む書込データを１ブロック
とする複数ブロックのデータを入力手段を介して順次入
力する第１段階と、上記第１段階で入力された情報を１
ブロックづつ所定の周期で読出すとともに、この読出内
容にもとづき順次上記第１記憶手段の記憶内容を変更す
る第２段階と、を有するようにしたものである。

【００３７】また、第１段階は、アドレス情報およびこ
のアドレス情報が示すアドレスに書込む書込データを１
組みとする所定数組の情報を１ブロックとする複数ブロ
ックのデータを順次入力するようにしたものである。

【００３８】また、第２段階は、所定の複数時刻のうち
のいずれかと現時刻との一致判定にもとづき第１段階で
入力された情報のうちのいずれか１ブロックを選択的に
読出すとともに、この読出内容にもとづき第１記憶手段
の記憶内容を変更するようにしたものである。

【００３９】また、第２段階は、所定の複数の値のうち
のいづれかと第１記憶手段の所定のアドレスの記憶内容
との一致判定にもとづき第１段階で入力された情報のう
ちのいずれか１ブロックを選択的に読出すとともに、こ
の読出内容にもとづき第１記憶手段の記憶内容を変更す
るようにしたものである。

【００４０】

【作用】この発明に係わるプログラマブルコントローラ
は、入出力信号の状態を示す情報、出力信号の状態を示
す情報、または、所定の内部情報、が記憶される第１記
憶手段の記憶内容を参照し動作するプログラマブルコン
トローラにおいて、先頭アドレスを示すアドレス情報お
よびこの先頭アドレスを先頭とする所定数のアドレスに
書込む書込データ、が順次記憶されている第２記憶手段
を有し、運転開始時に第２記憶手段の記憶内容にもとづ
き第１記憶手段の記憶内容を変更する。

【００４１】また、第２記憶手段は、アドレス情報およ
びこのアドレス情報が示すアドレスに書込む書込データ
を１組みとする所定数組の情報が順次記憶されている。

【００４２】また、現時刻を出力する計時手段を有し、
計時手段の計時出力と予め設定された所定の時刻との一
致により第２記憶手段の記憶内容にもとづき第１記憶手
段の記憶内容を変更する。

【００４３】また、第１記憶手段の所定のアドレスに記
憶された内容と予め設定した値との一致により、第２記
憶手段の記憶内容にもとづき第１記憶手段の記憶内容を
変更する。

【００４４】また、第１記憶手段の内容の変更のための
１ブロックの情報が予め所定数ブロック記憶されている
第２記憶手段を有し、この第２記憶手段の記憶内容を１
ブロックづつ所定の周期で読出すとともに、この読出内
容にもとづき順次上記第１記憶手段の記憶内容を変更す
る。

【００４５】また、現時刻を出力する計時手段を有し、
この計時手段の計時出力と予め設定された複数の時刻の
いずれかとの一致により第２記憶手段の記憶内容のうち
のいずれか１ブロックの情報を選択的に読出すととも
に、この読出内容にもとづき第１記憶手段の記憶内容を
変更する。

【００４６】また、第１記憶手段の所定のアドレスの記
憶内容と所定の複数の値のいづれかとの一致ににより第
２記憶手段の記憶内容のうちのいずれか１ブロックの情
報を選択的に読出すとともに、この読出内容にもとづき
第１記憶手段の記憶内容を変更する。

【００４７】

【実施例】

実施例１．図１は本発明の一実施例を示すプログラマブ
ルコントローラのブロック構成図である。図において、
２〜５、７〜１２、および、４ａは、図２１において示
したものと同様のものである。また、１０１はプログラ
マブルコントローラ本体、１０６はシステムプログラム
メモリ、１１３は第２記憶手段、例えば、補助メモリで
ある。なお、システムプログラムメモリ１０６は記憶さ
れている内容が異なる他は図２１におけるシステムプロ
グラムメモリ６と同様のものである。また、ＣＰＵ３お
よびシステムプログラムメモリ１０６より変更手段が構
成される。

【００４８】なお、この実施例１は補助メモリ１１３の
記憶内容にもとづき一回の変更分づつ一定周期で順次デ
バイスメモリ１２の内容を強性変更するようにしたもの
である。図２は、補助メモリ１１３の記憶内容を示す図
である。図において、１５は変更周期指定が格納される
領域、１６は変更回数ｍが格納される領域、１７は、指
定メモリ、指定アドレス、および、指定変更データを一
組みのデータとするｎ組みのデータ、および、１回の変
更データ数ｎからなるデータを１つのブロックとして、
このブロックがｍ個格納できる領域である。なお、１回
の変更データ数ｎは、１回の変更時に内容を変更するア
ドレスの数を示し、各ブロックにおいて先頭に格納され
ている。

【００４９】変更周期指定によりデバイスメモリ１２の
内容を変更する周期が指定される。例えば、５回のシー
ケンスプログラム実行毎にデバイスメモリ１２の内容の
強制変更を行う場合であれば、変更周期指定を５とし、
変更周期指定が格納される領域１５には５が格納され
る。また、変更回数が格納される領域１６には上述のブ
ロック数、すなわち、ｍが格納される。また、指定メモ
リは、通常、入力デバイス用メモリ８、出力デバイス用
メモリ９、および、内部デバイス用メモリ１０のうちの
いずれであるか、および、内部デバイス用メモリであれ
ばどのような内部デバイスメモリであるか等を示す情報
である。この情報はデバイス名と呼ばれ、通常、入力デ
バイス用メモリ８であればＸ、出力デバイス用メモリ９
であればＹ、内部デバイス用メモリ１０であればＤなど
で表される。

【００５０】また、指定アドレスには、当該デバイス名
のメモリの先頭アドレスからのオフセットアドレスが格
納される。指定アドレスに格納されるこのオフセットア
ドレスを通常デバイス番号と称する。そして、例えば、
デバイス名がＹ、デバイス番号が２０であれば、Ｙ２０
と表記することによりデバイスメモリ１２の当該アドレ
ス、すなわち、当該デバイスを指定すことができる。

【００５１】また、指定変更データは、指定メモリおよ
び指定アドレスにより指定される当該デバイスの内容を
どのように強制変更させるかを示す情報である。例え
ば、当該デバイスの内容を１にする場合（オンにする場
合）は１になり、０にする場合は（オフにする場合）は
０になる。なお、数値を扱うデバイスの場合は変更した
い数値になる。また、初回に入力デバイスであるＸ０を
オンさせ、次回にＸ１をオン、最後にＸ２をオンさせる
場合のように３回のデバイス変更を行う場合においては
ｍは３になり、領域１６には３が格納される。また、例
えば、変更時に出力デバイスＹ１０をオンさせるととも
に出力デバイスＹ１１を同時にオフさせる場合はｎは２
になり、１回の変更データ数ｎは２となる。

【００５２】次に、本発明の一実施例によるメモリ書込
開始処理の動作について、図３のフロー図により説明す
る。システムプログラムメモリ１０６には、一定周期の
時間間隔を計るための周期カウンタ、どれだけの回数の
変更を行ったかを数えるｍカウンタ、１回の変更毎に書
き変えたアドレスの数を数えるｎカウンタ、実際にメモ
リ書込処理を行うか否かを示す書込処理フラグ、およ
び、補助メモリ１１３の現在アドレスを示すデータポイ
ンタ、をそれぞれ格納する４つの領域が予め用意されて
いるものとする。シーケンスプログラムを実行中に操作
者が周辺機器２からメモリ書込開始要求を出すことによ
り、図３に示す割込み処理の実行に入る。すなわち、図
３において、ステップＳ１００からステップＳ１０１に
進む。なお、補助メモリ１１３にすべてのデータが格納
されたことにより図３に示す割り込み処理に入るように
してもよい。

【００５３】ステップＳ１０１では周期カウンタを初期
値０にし、ステップＳ１０２に進む。ステップＳ１０２
ではｍカウンタを初期値１にし、ステップＳ１０３に進
む。ステップＳ１０３では、書込処理フラグを”実行”
を示す値にし、ステップＳ１０４に進む。ステップＳ１
０４では、データポインタを領域１７の先頭アドレスと
し、終了ステップＳ１０５に進み、メモリ書込開始処理
を終了するとともに割込処理を終了する。

【００５４】次に、デバイス状態の強制変更を行うメモ
リ書込処理について、図４に示すメモリ書込処理のフロ
ー図により説明する。なお、この図４のフロー図に示す
動作は、図５のステップＳ０５０１において実行され
る。この図５はステップＳ６０５とステップＳ６０６と
の間にステップＳ０５０１挿入されている他は従来例を
示す図２２と同様である。前述のように、プログラマブ
ルコントローラはシーケンスプログラムを繰り返し実行
するので、この図４に示す動作は定期的に実行される。

【００５５】図４において、開始ステップＳ２００から
ステップＳ２０１に進むと、ステップＳ２０１では書込
処理フラグが”実行”を示す値か否か判定し、”実行”
を示す値でなければ終了ステップＳ２１１に進み、”実
行”を示す値であればＳ２０２に進む。ステップＳ２０
２では周期カウンタに１を加えステップＳ２０３に進
む。ステップＳ２０３では周期カウンタの内容と変更周
期指定を格納する領域１５の内容とを比較し、一致して
いなければ終了ステップＳ２１１に進み、一致していれ
ばステップＳ２０４に進む。ステップＳ２０４では周期
カウンタを次回のカウントのため初期値０とし、ステッ
プＳ２０５に進む。

【００５６】ステップＳ２０５ではｍカウンタの内容と
変更回数を格納する領域１６の内容ｍに１を加えた値と
を比較し、一致している場合は指定されたすべてのデバ
イス変更が終ったものとしてステップＳ２１３に進み、
一致していなければメモリ書込処理がまだ終了していな
いものとしてステップＳ２０６に進む。ステップＳ２１
３に進んだ場合は、ステップＳ２１３でｍカウンタの内
容を初期値１にするとともに、書込処理フラグを”無処
理”を示す値とし、終了ステップＳ２１１に進む。ステ
ップＳ２０５からステップＳ２０６に進んだ場合は、ス
テップＳ２０６でｍカウンタに１を加えるとともにｎカ
ウンタの内容を初期値１にし、ステップＳ２０７に進
む。ステップＳ２０７ではデータポインタにより指示さ
れる指定メモリと指定アドレスと指定変更データとを読
出しステップＳ２０８に進む。

【００５７】ステップＳ２０８では、次ぎの読出しに備
えデータポインタを次の読出位置に変更しステップＳ２
０９に進む。ステップＳ２０９では指定メモリと指定ア
ドレスとからデバイスメモリ１２のアドレスを算出し、
そのアドレスに指定変更データを書込むとともにｎカウ
ンタの内容を＋１し、ステップＳ２１０に進む。なお、
出力デバイスＹ２０ガ指定されている場合、すなわち、
指定メモリがＹであり、指定アドレスが２０である場合
を例にとれば、Ｙより出力デバイス用メモリ１０の先頭
アドレスを得て、これに２０を加えて目的のアドレスと
する。また、入力デバイス用メモリ８に書込む指定がな
されている場合は、従来技術における疑似運転の説明で
述べたように、入力デバイス用メモリ８に書込むのでは
なく周辺機器入力デバイス用メモリ１１に書込むように
する。

【００５８】ステップＳ２１０では、領域１７に格納さ
れている当該回数目の変更データ数ｎが示す回数分、す
なわち、ｎ回の指定変更データの書込が終了したか否か
につて、ｎカウンタの内容とｎに１を加えた値とを比較
することにより判別し、終了していなければステップＳ
２０７に戻り、ステップＳ２０７からステップＳ２１０
までを再び実行する。また、ステップＳ２１０におい
て、ｎ個の指定変更データの書込が終了したと判断した
場合、すなわち、（ｎカウンタ）＝ｎ＋１の場合は終了
ステップＳ２１１に進み、メモリ書込処理を終了する。
なお、終了ステップＳ２１１に入るとプログラマブルコ
ントローラ本体１０１の動作は、図５においてステップ
Ｓ０５０１からステップＳ６０６に進む。上述のように
して、補助メモリ１１３に格納されたデータによりデバ
イスメモリ１２の内容を一定周期毎に強制変更すること
ができる。

【００５９】なお、ｎカウンタおよびｍカウンタはシス
テムプログラムメモリ１０６に格納されたシステムプロ
グラムおよびＣＰＵ３により具現される。また図３、図
４の動作も同様である。また、補助メモリ１１３は通常
のＲＡＭに限らず、例えばＩＣメモリカードであっても
よい。ＩＣメモリカードの場合には、他の汎用のパソコ
ンで予め書き込んでおき、プログラマブルコントローラ
本体１０１に装着するようにしてもよい。

【００６０】また、周辺機器にＩＣメモリカードの書込
みを可能にする機能を付加し、周辺機器によりＩＣメモ
リカードの書込みを行うようにしてもよい。プログラ
マブルコントローラの従来技術としてサンプリングトレ
ースと呼ばれる機能がある。このサンプリングトレース
は、所定周期毎に指定デバイスの状態を順次所定のメモ
リ領域に格納するとともに、周辺機器からの操作者の指
示によりそのメモリ領域を読出し表示する機能である。
この機能により当該デバイスについて過去の状態の履歴
を知ることができる。このサンプリングトレースにより
図２に示されるデータを作成し、これを補助メモリ１１
３に書込むようにしてもよい。また、サンプリングトレ
ースにより図２に示されるデータを作成し、これをもと
に編集したものを補助メモリ１１３に書込むようにして
もよい。

【００６１】実施例２．次に、本発明の他の実施例であ
る実施例２について説明する。図６は、この実施例２を
示すプログラマブルコントローラのブロック構成図であ
る。図において、２〜５、７〜１２、４ａは図２１に示
されたものと同様のものである。６０１はプログラマブ
ルコントローラ本体、６０６はシステプログラムメモ
リ、６１３は第２記憶手段、例えば、補助メモリであ
る。なお、システムプログラムメモリ６０６および補助
メモリ６１３は、記憶されている内容が異なる他は、そ
れぞれ図１におけるシステムプログラムメモリ１０６お
よび補助メモリ１１３と同様のものである。

【００６２】また、プログラマブルコントローラ本体６
０１としては、図１におけるプログラマブルコントロー
ラ本体１０１と異なり計時手段を有し、現在時刻を読み
出し可能に構成されている。なお、ＣＰＵ３およびシス
テムプログラムメモリ６０６より計時手段および変更手
段が構成される。なお、この実施例２は、予め設定した
変更時刻において補助メモリ１１３の記憶内容にもとづ
きデバイスメモリ１２の内容を強制変更するようにした
ものである。

【００６３】図７は本発明の実施例２において、補助メ
モリ６１３の記憶内容を示す図である。図において、１
６は図２に示すものと同様の領域である。また、２０は
判別フラグを格納する領域である。２１は、指定メモ
リ、指定アドレス、および、指定変更データを１組みの
データとするｎ組みのデータ、変更時刻指定、および、
１回の変更データ数ｎからなるデータを１つのブロック
として、このブロックがｍ個格納できる領域である。な
お、１回の変更データ数ｎは、１回の変更時に内容を変
更するアドレスの数である。また、変更時刻指定は各ブ
ロックにおいて先頭に格納され、１回の変更データ数ｎ
は変更時刻指定の次ぎに格納されている。

【００６４】図２と同様に、変更回数を格納する領域１
６には変更を行う回数ｍ、すなわち、上述のブロック数
が格納される。また、判別フラグを格納する領域２０に
は、この実施例２によるデバイスメモリ１２の内容の変
更動作を行うか否かを示す情報が格納される。変更時刻
指定は当該ブロックのデータによりデバイスメモリ１２
の内容を変更する時刻を示している。なお、１回の変更
データ数、指定メモリ、指定アドレス、指定変換データ
は実施例１の場合と同様の情報である。

【００６５】次に、この実施例２におけるメモリ書込開
始処理の動作について、図８のフロー図により説明す
る。この図８のフロー図に示す動作は、図９のステップ
Ｓ９０１において実行される。この図９はステップＳ６
０５とステップＳ６０６との間にステップＳ９０１が挿
入されている他は従来例を示す図２２と同様である。前
述のように、プログラマブルコントローラはシーケンス
プログラムを繰り返し実行するので、この図８に示す動
作は実施例１の場合と同様に定期的に実行される。ま
ず、判別フラグを格納する領域２０には予めメモリ書込
処理を実行することを意味する１が書込まれているもの
とする。

【００６６】プログラマブルコントローラ本体６０１が
ステップＳ９０１の実行段階に入ると、図８においてス
テップＳ３００からステップＳ３０１に進む。ステップ
Ｓ３０１では判別フラグが１でなければ終了ステップＳ
３１０に進み、判別フラグが１であればステップＳ３０
２に進む。ステップＳ３０２ではｍカウンタの内容を初
期値１にしてステップＳ３０３に進む。ステップＳ３０
３では、データポインタをｍカウンタの内容により指示
されるブロック、すなわち、領域２１において次に読出
すブロックの先頭アドレスにし、ｍカウンタの内容を＋
１するとともにｎカウンタの内容を初期値１にし、ステ
ップＳ３０４に進む。

【００６７】ステップＳ３０４では当該ブロックの変更
時刻指定の内容と現時刻とを比較し、一致していなけれ
ばステップＳ３０９に進み、一致していればステップＳ
３０５に進む。なお、この一致判定は、繰り返し実行す
る比較処理の時間間隔程度を最小時間単位とする程度の
荒さでの比較によるようにする。ステップＳ３０５〜ス
テップＳ３０７の動作は、ステップＳ３０７からステッ
プＳ３０８に進む外は、実施例１を示す図４におけるス
テップＳ２０７〜ステップＳ２０９の動作と同様であ
る。

【００６８】ステップＳ３０８では書込データ数分の書
込が終了したか、すなわち、ｎカウンタの内容がｎ＋１
に等しいか否かを判別し、終了していなければステップ
Ｓ３０５に戻りステップＳ３０５からステップＳ３０８
までの動作を再び実行する。ステップＳ３０８で書込が
すべて終了したものと判断した場合はステップＳ３０９
に進む。

【００６９】ステップＳ３０９では、変更回数ｍにより
示されるｍ回の変更が終了しているか否かについてｍカ
ウンタの内容とｍに１を加えた値と比較することにより
判定し、終了していれば終了ステップＳ３１０に進みメ
モリ書込処理を終了する。また、終了していないと判定
された場合はステップＳ３０３に戻り再びステップＳ３
０３を実行する。また、終了ステップＳ３１０に入ると
図９においてステップＳ９０１からステップＳ６０６に
進む。上述のようにして補助メモリ１１３に格納された
データによりデバイスメモリ１２の内容を指定時刻に強
制変更することができる。なお、ｍが複数の場合につい
て説明したが、言うまでもなくｍは１であってもよい。

【００７０】実施例３．次に、本発明の他の実施例であ
る実施例３について説明する。図１０は、この実施例３
を示すプログラマブルコントローラのブロック構成図で
ある。図において、２〜５、７〜１２、４ａは図２１と
同様のものである。１００１はプログラマブルコントロ
ーラ本体、１００６はシステプログラムメモリ、１０１
３は第２記憶手段、例えば、補助メモリである。なお、
システムプログラムメモリ１００６および補助メモリ１
０１３は、記憶されている内容が異なる他は、それぞれ
図１におけるシステムプログラムメモリ１０６および補
助メモリ１１３と同様のものである。また、ＣＰＵ３お
よびシステムプログラムメモリ１００６より変更手段が
構成される。なお、この実施例３はプログラマブルコン
トローラ本体１００１の電源投入時等の運転開始時にお
いて、補助メモリ１０１３の記憶内容にもとづきデバイ
スメモリ１２の初期設定を行うようにしたものである。

【００７１】図１１は本発明の実施例３における、補助
メモリ１０１３の記憶内容を示す図である。図におい
て、２０は図７の場合と同様の判別フラグを格納する領
域、２４は変更データ数ｎ、指定メモリ、指定アドレ
ス、および、ｎ個の指定変更データを格納する領域であ
る。なお、１回の変更データ数ｎは、１回の変更時に内
容を変更するアドレスの数である。判別フラグは、この
実施例３によるデバイスメモリ１２の内容の変更動作を
行うか否かを示す情報である。また、指定メモリ、指定
アドレス、指定変更データは実施例１の場合と同様の情
報である。なお、図１１においては指定変更データ毎に
指定メモリおよび指定アドレスが記憶されているのでは
なく、ｎ個の指定変更データに対して１組みの指定メモ
リおよび指定アドレスが記憶されている。

【００７２】次に、この実施例３の動作について図１２
のメモリ書込処理フロー図により説明する。この図１２
のフロー図に示す動作は、図１３のステップＳ１３０１
において実行される。この図１３はステップＳ６０３が
省略され、開始ステップＳ６０１に続いてステップＳ１
３０１が実行されるとともに、このステップＳ１３０１
の次ぎにステップＳ６０２が実行され、ステップＳ６０
７で終了判定されない場合ステップＳ６０２に戻るよう
になっている他は従来例を示す図２２と同様である。通
常電源の投入時等において、プログラマブルコントロー
ラ本体１００１の運転開始とともに開始ステップＳ６０
０からステップＳ１３０１へ進む。

【００７３】判別フラグを格納する領域２０には予めメ
モリ書込処理の実行を意味する情報、すなわち、１が書
込まれているものとする。プログラマブルコントローラ
本体１００１がステップＳ１３０１の実行段階に入る
と、図１２において開始ステップＳ４００からステップ
Ｓ４０１に進む。ステップＳ４０１では判別フラグを格
納する領域２０に１が格納されているか否かを判別し、
１が格納されていなければ終了ステップＳ４０６に進み
メモリ書込処理を終了する。また、１が格納されていれ
ばステップＳ４０２に進む。ステップＳ４０２では変更
データ数が０であるか否かを判別し、０であれば終了ス
テップＳ４０６に進みメモリ書込処理を終了する。ま
た、１であればステップＳ４０３に進む。ステップＳ４
０３では、指定メモリの内容と指定アドレスの内容とか
らデバイスメモリ１２のアドレスを算出するとともに、
ｎカウンタの内容を初期値１にしステップＳ４０４に進
む。

【００７４】ステップＳ４０４では、この算出されたア
ドレスにｎカウンタの内容により指定される指定変更デ
ータをデバイスメモリ１２に書込みステップＳ４０５に
進む。なお、入力デバイス用メモリ８の内容を強制変更
したい場合は、従来例における疑似運転の説明において
述べたように、指定変更データを周辺機器入力デバイス
用メモリ１１に書込む。ステップＳ４０５では、デバイ
スメモリ１２への書込が変更データ数ｎ分すべて終了し
たか否かについてｎカウンタの内容がｎ＋１に等しいか
否かにより判別し、すべて書込が終了していれば終了ス
テップＳ４０６に進み、メモリ書込処理を終了する。ま
た、終了していなければステップＳ４０４に戻る。な
お、終了ステップＳ４０６に入るとプログラマブルコン
トローラ本体１００１の動作は図１３においてステップ
Ｓ１３０１からステップＳ６０３に進む。

【００７５】図１４は補助メモリ１０１３に設定された
内容の一例を示す説明図である。図１４はオフセットア
ドレスより、それぞれ、判別フラグ、変更データ数、指
定メモリ、指定アドレス、指定変更データ（１番〜７
番）を示す１、７、６８、０、１００、１０１、１０
２、１０３、１０４、１０５、１０６が格納されてい
る。補助メモリ１０１３の内容を図１４に示されるよう
に予め設定しておけば、デバイスメモリ１２は従来例を
示す図２３ので説明したシーケンスプログラムを実行し
た場合と同じ状態に設定される。また、従来例を示す図
２２において、ステップＳ６０３は初期設定を実際に行
うか否かに関係せずに実行されるためシーケンスプログ
ラムの実行周期の短縮が阻害されていたが、この実施例
３によれば、このような動作を行わないためシーケンス
プログラムの実行周期が短縮される。

【００７６】実施例４．次に、この発明のさらに他の実
施例である実施例４について説明する。図１５は、この
実施例４を示すプログラマブルコントローラのブロック
構成図である。図において、２〜５、７〜１２、４ａは
図２１と同様のものである。１５０１はプログラマブル
コントローラ本体、１５０６はシステプログラムメモ
リ、１５１３は第２記憶手段、例えば、補助メモリであ
る。システムプログラムメモリ１５０６および補助メモ
リ１５１３は記憶されている内容が異なる他は図１にお
けるシステムプログラムメモリ１０６および補助メモリ
１１３とそれぞれ同様のものである。また、ＣＰＵ３お
よびシステムプログラムメモリ１５０６より変更手段が
構成される。

【００７７】図１６は本発明の実施例４における、補助
メモリ１５１３の記憶内容を示す図である。図におい
て、２８はデバイス種別指定、デバイス番号指定、およ
び、条件データが格納される領域である。また、２０お
よび２４は、それぞれ実施例３を示す図１１に示された
ものと同様の領域である。この実施例４は、デバイス
種別指定およびデバイス番号指定により指定されるアド
レスにおけるデバイスメモリ１２の内容と条件データの
値とが一致したときにデバイスメモリ１２の内容の変更
が行われるようにしたものである。なお、指定メモリお
よび指定アドレスによりデバイスメモリ１２のアドレス
が指定されるように、デバイス種別指定およびデバイス
番号指定によりデバイスメモリ１２のアドレスが指定さ
れる。

【００７８】デバイス種別指定およびデバイス番号指定
により指定されたアドレスの内容、すなわち、指定デバ
イス、がビット単位であれば、条件データは１ビットの
情報（１または０のいずれか）であり、指定デバイスが
ワード単位のデバイスであれば数値である。次に、この
実施例４の動作について図１７により説明する。図１７
は条件データと指定デバイスの内容との一致を検出する
動作フロー図ある。この処理は、プログラマブルコント
ローラ本体１５０１の動作中に一定周期毎に発生する割
込動作により実行される。すなわち、図１７に示す動作
はプログラマブルコントローラ本体１５０１の動作中に
一定周期毎に実行される。なお、この一定周期は、通常
シーケンスプログラムの実行周期より短い周期に設定さ
れる。

【００７９】割込動作が開始されると図１７の開始ステ
ップＳ５００からステップＳ５０１に進む。ステップＳ
５０１では、デバイス種別指定とデバイス番号指定から
デバイスメモリ１２のアドレスを算出しステップＳ５０
２に進む。ステップＳ５０２では該当アドレスの内容、
すなわち、当該デバイスの状態を読みステップＳ５０３
に進む。ステップＳ５０３では当該デバイスの状態が条
件データと一致しているか否かを判別し、一致していな
ければ終了ステップＳ５０５に進み、状態一致検出処理
を終了し割込みを終了する。また、ステップＳ５０３で
一致していればメモリ書込開始処理ステップＳ５０４に
進みメモリ書込開始処理を行う。メモリ書込開始処理の
動作フロー図は実施例３を示す図１２と同様である。

【００８０】上述の場合は、当該デバイスの内容と指定
データとの一致を検出する図１７に示す処理を、一定周
期ごとに発生する割込動作により実行するようにした
が、図１８におけるステップＳ１８０１において実行す
るようにしてもよい。なお、図１８は従来例を示す図２
２においてステップＳ６０５とステップＳ６０６の間に
ステップＳ１８０１を挿入したものである。また、補助
メモリ１５１３の内容を図１６に示されるように設定せ
ずに、図１９に示されるように設定し、実施例２におけ
る図８に示される動作と類似する動作を行うことにより
連続しないアドレスについて複数回の変更が可能にな
る。すなわち、図８において、ステップＳ３０４が変更
時刻指定と現時刻との一致判定ではなく、条件データと
当該デバイスの状態との一致判定に変更された動作を行
うようにすればよい。なお、図１９は、実施例２を示す
図７における変更時刻指定を、デバイス種別指定、デバ
イス番号指定および条件データからなる情報に置き換え
たものである。

【００８１】同様に、実施例３において、図１１の領域
２４を実施例１における図２の領域１７のように構成す
ることも可能である。また、実施例１において、図２の
領域１７を実施例３または実施例４における領域２４の
ように構成することも可能である。また、実施例２にお
いて、図７の領域２１において、各ブロック毎に変更時
刻指定を除く部分を実施例３または実施例４における領
域２４と同様に構成することも可能である。また、実施
例２における補助メモリ６１３、実施例３における補助
メモリ１０１３、および、実施例４における補助メモリ
１５１３は、実施例１における補助メモリ１１３の場合
と同様にＩＣメモリカードであってもよい。

【００８２】また、実施例１、実施例２、および、実施
例３は重複して実施することもできる。図２０は実施例
１、実施例２、および、実施例３を同時に実施した場合
におけるプログラマブルコントローラの動作フローを示
す図である。図２０は従来例を示す図２２において、ス
テップＳ６０１およびステップＳ６０２を省略し、ステ
ップＳ６００に続いてステップＳ１３０１を実行した
後、ステップＳ６０３に進むようにするとともに、ステ
ップＳ６０５とステップＳ６０６との間にステップＳ０
５０１およびステップＳ９０１を挿入し、ステップＳ６
０７において終了判定されない場合ステップＳ６０３に
戻るようにしたものである。なお、ステップＳ１３０
１、ステップＳ０５０１、および、ステップＳ９０１に
おける動作は、それぞれ図１３、図５、および、図９の
場合と同様である。また、実施例１〜４においては、デ
バイスメモリ１２の変更内容を補助メモリ１１３、補助
メモリ６１３、補助メモリ１０１３、または、補助メモ
リ１５１３に格納するようにするのでので、変更データ
数はこれらの補助メモリに格納可能範囲内であればよ
く、データの再利用も可能である。

【００８３】

【発明の効果】以上に説明したように、入出力信号の状
態を示す情報、出力信号の状態を示す情報、または、所
定の内部情報が記憶される第１記憶手段の記憶内容を参
照し動作するプログラマブルコントローラにおいて、先
頭アドレスを示すアドレス情報およびこの先頭アドレス
を先頭とする所定数のアドレスに書込む書込データ、ま
たは、アドレス情報およびこのアドレス情報が示すアド
レスに書込む書込データを１組みとする所定数組の情
報、が順次記憶されている第２記憶手段の記憶内容にも
とづき、運転開始時に第１記憶手段の記憶内容を変更す
るので、運転開始時における第１記憶手段の初期設定を
逐次行うシーケンスプログラムが不要になりシーケンス
プログラムの作成に要する時間を短縮できる効果があ
る。

【００８４】また、現時刻を出力する計時手段を有し、
変更手段は、計時手段の計時出力と予め設定された所定
の時刻との一致により第２記憶手段の記憶内容にもとづ
き第１記憶手段の記憶内容を変更するので、疑似運転等
において、第１記憶手段の内容を強制変更するためのシ
ーケンスプログラムを用いずに、容易に指定された時刻
において第１記憶手段の内容を強制変更することができ
るとともに強制変更させる時点以前に予め変更指示でき
る効果がある。

【００８５】また、第１記憶手段に記憶された所定のア
ドレスの内容と予め設定した値との一致により第２記憶
手段の記憶内容にもとづき第１記憶手段の記憶内容を変
更するので、疑似運転等において、第１記憶手段の内容
を強制変更するためのシーケンスプログラムを用いず
に、容易に第１記憶手段の所定アドレスの内容と予め設
定した値との一致を条件に第１記憶手段の内容を強制変
更することができる効果がある。

【００８６】また、入出力信号の状態を示す情報、出力
信号の状態を示す情報、または、所定の内部情報が記憶
される第１記憶手段の記憶内容を参照し動作するプログ
ラマブルコントローラにおいて、第１記憶手段の内容の
変更のための１ブロックの情報が予め所定数ブロック記
憶されている第２記憶手段を有し、この第２記憶手段の
記憶内容を１ブロックづつ所定の周期で読出すととも
に、この読出内容にもとづき順次上記第１記憶手段の記
憶内容を変更するので、第１記憶手段の内容を複数回に
わたり強制変更して動作させる疑似運転等において、操
作を簡略化できるとともに、強制変更のタイミングを取
ること、デバイスメモリの内容を複数同時に変更するこ
と、または、短い間隔（例えば、０．１秒以下の短い間
隔）の入力を再現すること、などが容易にできる効果が
ある。

【００８７】また、現時刻を出力する計時手段を有し、
この計時手段の計時出力と予め設定された複数の時刻の
いずれかとの一致により第２記憶手段の記憶内容のうち
のいずれか１ブロックの情報を選択的に読出すととも
に、この読出内容にもとづき第１記憶手段の記憶内容を
変更するので、第１記憶手段の内容を複数回にわたり強
制変更して動作させる疑似運転等において、操作を簡略
化できるとともに、強制変更のタイミングを取ること、
デバイスメモリの内容を複数同時に変更すること、また
は、短い間隔（例えば、０．１秒以下の短い間隔）の入
力を再現すること、などが容易にできる効果がある。

【００８８】また、第１記憶手段の所定のアドレスの記
憶内容と所定の複数の値のいづれかとの一致ににより第
２記憶手段の記憶内容のうちのいずれか１ブロックの情
報を選択的に読出すとともに、この読出内容にもとづき
第１記憶手段の記憶内容を変更するので、第１記憶手段
の内容を複数回にわたり強制変更して動作させる疑似運
転等において、操作を簡略化できるとともに、強制変更
のタイミングを取ること、デバイスメモリの内容を複数
同時に変更すること、などが容易にできる効果がある。

【図面の簡単な説明】

【図１】この発明の実施例１によるプログラマブルコン
トローラのブロック構成図である。

【図２】図１における補助メモリに格納されるデータの
一例を示す説明図である。

【図３】この発明の実施例１によるメモリ書込開始処理
のフロー図である。

【図４】この発明の実施例１によるメモリ書込処理のフ
ロー図である。

【図５】この発明の実施例１が適用されたプログラマブ
ルコントローラの動作フロー図である。

【図６】この発明の実施例２によるプログラマブルコン
トローラのブロック構成図である。

【図７】図６における補助メモリに格納されるデータの
一例を示す説明図である。

【図８】この発明の実施例２によるメモリ書込処理のフ
ロー図である。

【図９】この発明の実施例２が適用されたプログラマブ
ルコントローラの動作フロー図である。

【図１０】この発明の実施例２によるプログラマブルコ
ントローラのブロック構成図である。

【図１１】図１０における補助メモリに格納されるデー
タの一例を示す説明図である。

【図１２】この発明の実施例３によるメモリ書込開始処
理のフロー図である。

【図１３】この発明の実施例３が適用されたプログラマ
ブルコントローラの動作フロー図である。

【図１４】図１０における補助メモリに格納されるデー
タの一例を示す説明図である。

【図１５】この発明の実施例４によるプログラマブルコ
ントローラのブロック構成図である。

【図１６】図１５における補助メモリに格納されるデー
タの一例を示す説明図である。

【図１７】この発明の実施例４によるデバイスの状態が
条件データと一致したか否かを検出する処理のフロー図
である。

【図１８】この発明の実施例４が適用されたプログラマ
ブルコントローラの動作を示す一例のフロー図である。

【図１９】図１７における補助メモリに格納されるデー
タの一例を示す説明図である。

【図２０】この発明の実施例１、実施例２、および、実
施例３が適用されたプログラマブルコントローラの動作
フロー図である。

【図２１】従来のプログラマブルコントローラのブロッ
ク構成図である。

【図２２】従来のプログラマブルコントローラの動作フ
ロー図である。

【図２３】従来のプログラマブルコントローラのシケン
スプログラムにおいて、デバイスメモリの初期設定を行
う部分のラダー図である。

【符号の説明】

１プログラマブルコントローラ本体２周辺機器３ＣＰＵ４周辺機器用インタフェース５入出力ポート６システムプログラムメモリ７シーケンスプログラムメモリ８入力デバイス用メモリ９出力デバイス用メモリ１０内部デバイス用メモリ１１周辺用入力デバイス用メモリ１２デバイスメモリ１３補助メモリ１５変更周期指定を格納する領域１６変更回数を格納する領域１７指定メモリ、指定アドレス、および、指定変更デ
ータを１組のデータとするｎ組のデータと、１回の変更
データ数と、からなる１回の変更データがｍ個分格納さ
れる領域２０判別フラグを格納する領域２１指定メモリ、指定アドレス、および、指定変更デ
ータを１組のデータとするｎ組のデータと、数変更時刻
指定と、１回の変更データ数と、からなる１回の変更デ
ータがｍ個分格納される領域２４変更データ数、指定メモリ、指定アドレス、およ
び、ｎ個の指定変更データからなるデータが格納される
領域２８デバイス種別指定、デバイス番号指定、および、
条件データが格納される領域である。

Claims

【特許請求の範囲】

【請求項１】入出力信号の状態を示す情報、出力信号
の状態を示す情報、または、所定の内部情報が記憶され
る第１記憶手段の記憶内容を参照し動作するプログラマ
ブルコントローラにおいて、先頭アドレスを示すアドレ
ス情報およびこの先頭アドレスを先頭とする所定数のア
ドレスに書込む書込データ、が順次記憶されている第２
記憶手段と、運転開始時に上記第２記憶手段の記憶内容
にもとづき上記第１記憶手段の記憶内容を変更する変更
手段と、を備えたプログラマブルコントローラ。
【請求項２】第２記憶手段は、アドレス情報およびこ
のアドレス情報が示すアドレスに書込む書込データを１
組みとする所定数組の情報が順次記憶されていることを
特徴とする請求項１記載のプログラマブルコントロー
ラ。
【請求項３】現時刻を出力する計時手段を有し、変更
手段は、上記計時手段の計時出力と予め設定された所定
の時刻との一致により第２記憶手段の記憶内容にもとづ
き第１記憶手段の記憶内容を変更することを特徴とする
請求項１または請求項２記載のプログラマブルコントロ
ーラ。
【請求項４】変更手段は、第１記憶手段の所定のアド
レスに記憶された内容と予め設定された値との一致によ
り、第２記憶手段の記憶内容にもとづき上記第１記憶手
段の記憶内容を変更することを特徴とする請求項１また
は請求項２記載のプログラマブルコントローラ。
【請求項５】入出力信号の状態を示す情報、出力信号
の状態を示す情報、または、所定の内部情報が記憶され
る第１記憶手段の記憶内容を参照し動作するプログラマ
ブルコントローラにおいて、先頭アドレスを示すアドレ
ス情報およびこの先頭アドレスを先頭とする所定数のア
ドレスに書込む書込データを１ブロックとする所定数ブ
ロックのデータが順次記憶されている第２記憶手段と、
上記第２記憶手段の記憶内容を１ブロックづつ所定の周
期で読出すとともに、この読出内容にもとづき順次上記
第１記憶手段の記憶内容を変更する変更手段と、を備え
たプログラマブルコントローラ。
【請求項６】第２記憶手段は、アドレス情報およびこ
のアドレス情報が示すアドレスに書込む書込データを１
組とする所定数組の情報を１ブロックとする所定数ブロ
ックのデータが順次記憶されていることを特徴とする請
求項５記載のプログラマブルコントローラ。
【請求項７】現時刻を出力する計時手段を有し、変更
手段は、上記計時手段の計時出力と予め設定された複数
の時刻のいずれかとの一致により、第２記憶手段の記憶
内容を１ブロックづつ読出すとともに、この読出内容に
もとづき第１記憶手段の記憶内容を変更することを特徴
とする請求項５または請求項６記載のプログラマブルコ
ントローラ。
【請求項８】変更手段は、第１記憶手段の所定のアド
レスに記憶された内容と予め設定した複数の値のいづれ
かとの一致により、第２記憶手段の記憶内容を１ブロッ
クづつ読出すとともに、この読出内容にもとづき上記第
１記憶手段の記憶内容を変更することを特徴とする請求
項５または請求項６記載のプログラマブルコントロー
ラ。
【請求項９】入出力信号の状態を示す情報、出力信号
の状態を示す情報、または、所定の内部情報が記憶され
る第１記憶手段の記憶内容を参照し動作するプログラマ
ブルコントローラの運転方法において、先頭アドレスを
示すアドレス情報およびこの先頭アドレスを先頭とする
所定数のアドレスに書込む書込データ、を順次入力する
第１段階と、運転開始時に上記第１段階で入力された情
報にもとづき上記第１記憶手段の記憶内容を変更する第
２段階と、を有することを特徴とするプログラマブルコ
ントローラの運転方法。
【請求項１０】第１段階は、アドレス情報およびこの
アドレス情報が示すアドレスに書込む書込データを１組
とする所定数組の情報を順次入力することを特徴とする
請求項９記載のプログラマブルコントローラ。
【請求項１１】第２段階は、現時刻と所定時刻との一
致判定により上記第１段階で入力された情報にもとづき
第１記憶手段の記憶内容を変更することを特徴とする請
求項９または請求項１０記載のプログラマブルコントロ
ーラの運転方法。
【請求項１２】第２段階は、第１記憶手段の所定アド
レスの記憶内容と所定値との一致判定により第１段階で
入力された情報にもとづき第１記憶手段の記憶内容を変
更することを特徴とする請求項９または請求項１０記載
のプログラマブルコントローラの運転方法。
【請求項１３】入出力信号の状態を示す情報、出力信
号の状態を示す情報、または、所定の内部情報が記憶さ
れる第１記憶手段の記憶内容を参照し動作するプログラ
マブルコントローラの運転方法において、先頭アドレス
を示すアドレス情報およびこの先頭アドレスを先頭とす
る所定数のアドレスに書込む書込データを１ブロックと
する複数ブロックのデータを入力手段を介して順次入力
する第１段階と、上記第１段階で入力された情報を１ブ
ロックづつ所定の周期で読出すとともに、この読出内容
にもとづき順次上記第１記憶手段の記憶内容を変更する
第２段階と、を有することを特徴とするプログラマブル
コントローラの運転方法。
【請求項１４】第１段階は、アドレス情報およびこの
アドレス情報が示すアドレスに書込む書込データを１組
とする所定数組の情報を１ブロックとする複数ブロック
のデータを順次入力することを特徴とする請求項１３記
載のプログラマブルコントローラの運転方法。
【請求項１５】第２段階は、所定の複数時刻のうちの
いずれかと現時刻との一致判定にもとづき第１段階で入
力された情報のうちのいずれか１ブロックを選択的に読
出すとともに、この読出内容にもとづき第１記憶手段の
記憶内容を変更することを特徴とする請求項１３または
請求項１４記載のプログラマブルコントローラの運転方
法。
【請求項１６】第２段階は、所定の複数の値のうちの
いづれかと第１記憶手段の所定のアドレスの記憶内容と
の一致判定にもとづき第１段階で入力された情報のうち
のいずれか１ブロックを選択的に読出すとともに、この
読出内容にもとづき第１記憶手段の記憶内容を変更する
ことを特徴とする請求項１３または請求項１４記載のプ
ログラマブルコントローラの運転方法。