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JPH0618012B2 - Constant voltage circuit - Google Patents

Constant voltage circuit

Info

Publication number
JPH0618012B2
JPH0618012B2 JP58010315A JP1031583A JPH0618012B2 JP H0618012 B2 JPH0618012 B2 JP H0618012B2 JP 58010315 A JP58010315 A JP 58010315A JP 1031583 A JP1031583 A JP 1031583A JP H0618012 B2 JPH0618012 B2 JP H0618012B2
Authority
JP
Japan
Prior art keywords
circuit
output
reference voltage
constant voltage
operational amplifier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP58010315A
Other languages
Japanese (ja)
Other versions
JPS59135520A (en
Inventor
正美 橋本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP58010315A priority Critical patent/JPH0618012B2/en
Publication of JPS59135520A publication Critical patent/JPS59135520A/en
Publication of JPH0618012B2 publication Critical patent/JPH0618012B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

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    • GPHYSICS
    • G05CONTROLLING; REGULATING
    • G05FSYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02Regulating voltage or current
    • G05F3/08Regulating voltage or current wherein the variable is dc
    • G05F3/10Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G05F3/245Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature

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Description

【発明の詳細な説明】 本発明は、基準電圧源を用いた定電圧回路に関する。The present invention relates to a constant voltage circuit using a reference voltage source.

まず従来の定電圧回路から説明する。First, a conventional constant voltage circuit will be described.

従来の定電圧回路の例として、第1図や第2図の回路が
ある。第1図は定電圧回路として最も基本的な回路例で
ある。第1図において、1はオペアンプ、2はツエナー
ダイオード、3は抵抗であり、ツエナーダイオード2と
抵抗3を直列に接続した回路により基準電圧源4を構成
し、ツエナー電圧Vzを取り出し、オペアンプ1の非反
転入力端子に基準電圧として用いることにより、端子5
に取り出される定電圧回路電圧Vregを Vreg=Vz ………(201) と制御する回路方式である。
As an example of a conventional constant voltage circuit, there are circuits shown in FIGS. 1 and 2. FIG. 1 shows the most basic circuit example of a constant voltage circuit. In FIG. 1, reference numeral 1 is an operational amplifier, 2 is a zener diode, and 3 is a resistor. The reference voltage source 4 is constituted by a circuit in which the zener diode 2 and the resistor 3 are connected in series. By using the non-inverting input terminal as a reference voltage, the terminal 5
This is a circuit system for controlling the constant voltage circuit voltage Vreg taken out to Vreg = Vz (201).

第2図は、MOS集積回路に基準電圧回路として基準電
圧源を設け、定電圧回路を構成した例である。第2図に
おいて、6はオペアンプ、7,8,11はPチヤネルM
OSFET、9はNチヤネルMOSFET、12は負荷
である。MOSFET7,8,9をそれぞれ直列に接続
し、MOSFET7と8の接続点をMOSFET7のゲ
ートに接続し、MOSFET8と9の接続点をMOSF
ET8と9のゲートに接続することによつて、基準電圧
回路10を構成している。ここで、PチヤネルMOSF
ET7,8、NチヤネルMOSFET9のβをそれぞれ
βp0,βp1,βN1とし、またスレツシュホールド
電圧ヲそれぞれVTP,VTP,VTNとする。またM
OSFET7と8の接続点の電位をV,MOSFET
8と9の接続点の電位をVとし、また−VSSを0電
位の基準にとり、+VDDと−VSSの電位差をVDD
とすると、MOSFET7,8,9に流れる電流は等し
いから の関係式が成りたち、解くと 但し、 が得られる。
FIG. 2 shows an example in which a constant voltage circuit is configured by providing a reference voltage source as a reference voltage circuit in a MOS integrated circuit. In FIG. 2, 6 is an operational amplifier, and 7, 8 and 11 are P channels M.
OSFET, 9 is an N-channel MOSFET, and 12 is a load. MOSFETs 7, 8 and 9 are respectively connected in series, the connection point between MOSFETs 7 and 8 is connected to the gate of MOSFET 7, and the connection point between MOSFETs 8 and 9 is MOSF.
The reference voltage circuit 10 is formed by connecting to the gates of ET8 and ET9. Where P channel MOSF
The βs of the ETs 7 and 8 and the N-channel MOSFET 9 are set to β p0 , β p1 , and β N1 , respectively, and the threshold voltages are set to V TP , V TP , and V TN , respectively. Also M
The potential at the connection point between the OSFETs 7 and 8 is V 0 , and the MOSFET is
The potential at the connection point of 8 and 9 is V 1, and −V SS is a reference of 0 potential, and the potential difference between + V DD and −V SS is V DD
If so, the currents flowing through the MOSFETs 7, 8 and 9 are equal. The relational expression of However, Is obtained.

βp0<<βp1 βp0<<βN1 と設計すれば、(203)式は V≒VTP+VTN ………(204) となる。(204)式を見ると、Vには電源電圧V
DDの項がないので、基準電圧として使えることがわか
る。
By designing β p0 << β p1 β p0 << β N1 , the equation (203) becomes V 0 ≈V TP + V TN (204). Looking at the equation (204), V 0 is the power supply voltage V
Since there is no DD term, it can be used as a reference voltage.

以上によつて構成した基準電圧回路10の出力Vをオ
ペアンプ6の反転入力端子に入力し、また定電圧回路の
出力電圧をオペアンプ6の非反転入力端子に入力し、前
記基準電圧回路10の基準電圧と比較してPチヤネルM
OSFET11のゲート電位を制御し、等価抵抗を調整
することによつて定電圧回路出力端子13の電位V
regを Vreg≒VTP+VTN ………(205) に制御している。
The output V 0 of the reference voltage circuit 10 configured as described above is input to the inverting input terminal of the operational amplifier 6, and the output voltage of the constant voltage circuit is input to the non-inverting input terminal of the operational amplifier 6, so that the reference voltage circuit 10 P channel M compared with the reference voltage
The potential V of the constant voltage circuit output terminal 13 is controlled by controlling the gate potential of the OSFET 11 and adjusting the equivalent resistance.
Reg is controlled to V reg ≉V TP + V TN (205).

以上、第1図,第2図の従来の定電圧回路例の動作を簡
単に説明したが、その得失を述べる前に負荷側の一例と
して、第3図の回路を説明する。
The operation of the conventional constant voltage circuit shown in FIGS. 1 and 2 has been briefly described above. Before describing the advantages and disadvantages, the circuit shown in FIG. 3 will be described as an example of the load side.

第3図の回路は、発振回路の一部を構成するCMOSイ
ンバータによる増幅回路である。第3図において、14
はPチヤネルMOSFET、15はNチヤネルMOSF
ET、16は増幅回路の負荷としてのコンデンサ、17
は直流バイアス調整用の帰還抵抗である。PチヤネルM
OSFET14とNチヤネルMOSFET15のゲート
は共通に接続され、またドレインも共通に接続されてい
る。MOSFET14と15のβをそれぞれβPC,β
NCとし、またスレツシュホールド電圧を、それぞれV
TP,VTNとする。電源電圧をVDDとし、コンデン
サ16の静電容量をCとし、入力信号を角周波数ωの正
弦波とすると、入力端子18から入つた信号が出力端子
19に出力される信号の振幅比で定義されるゲインG
は、入力振幅が小さいときは近似的に と表わされる。また第3図の回路が消費する電流Icは に比例する、もしくは強い相関がある。第3図の増幅回
路に要求される主な条件として、高いゲインGが得られ
ることと、消費電流Icが少ないことがあげられる。し
かしながら、(206)式と(207)式を見ればわか
るように、ゲインが増加すれば消費電流も増加し、消費
電流を減少させればゲインも低下してしまうという、相
反した要求であることががわかる。したがつて、必要最
小限のゲインを確保して、それに対応する消費電流しか
流さないという方法が考えられるが、その為に(20
6)式及び(207)式の中におけるVDDの値を(V
TP+VTN)の値に応じて制御する、つまりほぼ(V
TP+VTN)の値を出力する定電圧回路で動作させた
方が、第3図のより回路の負荷の場合には望ましいので
ある。
The circuit shown in FIG. 3 is an amplifier circuit using a CMOS inverter that constitutes a part of the oscillator circuit. In FIG. 3, 14
Is P-channel MOSFET, 15 is N-channel MOSF
ET, 16 are capacitors as loads of the amplifier circuit, 17
Is a feedback resistor for adjusting the DC bias. P Channel M
The gates of the OSFET 14 and the N-channel MOSFET 15 are commonly connected, and the drains thereof are also commonly connected. Β of MOSFETs 14 and 15 are respectively β PC and β
NC and the threshold voltage is V
Let TP and V TN . When the power supply voltage is V DD , the electrostatic capacity of the capacitor 16 is C, and the input signal is a sine wave with an angular frequency ω, the signal input from the input terminal 18 is defined by the amplitude ratio of the signal output to the output terminal 19. Gain G
Is approximately when the input amplitude is small Is represented. The current Ic consumed by the circuit of FIG. 3 is Is proportional to, or has a strong correlation with. The main conditions required for the amplifier circuit of FIG. 3 are that a high gain G is obtained and that the current consumption Ic is small. However, as can be seen from the equations (206) and (207), it is a conflicting requirement that the current consumption increases as the gain increases and the gain decreases as the current consumption decreases. I understand. Therefore, it is conceivable to secure the minimum required gain and to let only the corresponding consumption current flow.
The value of V DD in the equations (6) and (207) is changed to (V
Control according to the value of TP + V TN , that is, approximately (V
It is preferable to operate with a constant voltage circuit that outputs the value of ( TP + V TN ), in the case of the load of the circuit as shown in FIG.

さて、第1図の定電圧回路はなるべく一定電圧に保つと
いう思想のもとの回路で、その条件を要求する負荷には
望ましい回路であり、また一般に広く用いられている。
ただし前述したように、第3図に示したような回路の負
荷にとつては、スレッシュホールド電圧の和(VTP
TN)が製造上の要因によってバラツキが生じた場合
には、それに応じて定電圧回路の出力電圧も変化した方
が好ましいので、第2図に示すような定電圧回路の方が
望ましいことがわかる。したがつて負荷に無関係に、い
つも一定電圧に保つことが必ずしも良いとか云えないこ
とがわかつた。また定電圧回路の出力電圧の温度特性に
ついて考えてみる。
The constant voltage circuit shown in FIG. 1 is a circuit based on the idea of maintaining a constant voltage as much as possible, and is a desirable circuit for a load that requires the condition, and is generally widely used.
However, as described above, for the load of the circuit shown in FIG. 3, the sum of the threshold voltages (V TP +
When V TN ) varies due to manufacturing factors, it is preferable that the output voltage of the constant voltage circuit also be changed accordingly. Therefore, the constant voltage circuit as shown in FIG. 2 is preferable. Recognize. Therefore, it has been found that it is not always good to keep a constant voltage regardless of the load. Also consider the temperature characteristics of the output voltage of the constant voltage circuit.

第1図の回路において、ツエナーダイオード2のツエナ
ー電圧は、ある程度の温度特性を持つが、それを打ち消
す温度特性を持つ抵抗素子を抵抗3に用いれば、定電圧
回路の温度特性を殆ど消すことも出来る。しかし第3図
の増幅回路のゲインは(206)式で表わされるので、
ゲインと密接な関係にある発振回路としての発振停止電
圧VOSCはβやスレッシュホールド電圧が温度特性を持
つので、やはり温度特性を持つ。
In the circuit of FIG. 1, the Zener voltage of the Zener diode 2 has a certain temperature characteristic, but if a resistance element having a temperature characteristic that cancels it is used for the resistor 3, the temperature characteristic of the constant voltage circuit can be almost eliminated. I can. However, since the gain of the amplifier circuit of FIG. 3 is expressed by the equation (206),
The oscillation stop voltage VOSC as an oscillation circuit having a close relationship with the gain also has temperature characteristics because β and the threshold voltage have temperature characteristics.

第4図において、20は発振停止電圧の温度特性の例を
示すものであり、21は第1図の定電圧回路の出力電圧
の温度特性の例を示すものである。MOSFETのβは
温度上昇に対し低下し、スレッシュホールド電圧も低下
するが、スレッシュホールド電圧の温度特性の方が(2
06)式においては影響力が大きいので、発振停止電圧
は温度上昇とともに低下する。逆に低温時に発振停止電
圧は高くなる。一方、定電圧回路の出力電圧は殆ど温度
特性を持たないとすると、第4図の特性に示すように2
0と21はある温度で逆転する。この場合には、低温時
において発振が停止してしまうことを意味する。つまり
定電圧回路の出力電圧が温度特性を持たないことが、必
ずしも良いことばかりではないことがわかる。
In FIG. 4, 20 shows an example of the temperature characteristic of the oscillation stop voltage, and 21 shows an example of the temperature characteristic of the output voltage of the constant voltage circuit of FIG. The β of the MOSFET decreases as the temperature rises, and the threshold voltage also decreases, but the temperature characteristic of the threshold voltage is (2
Since the influence is large in the expression (06), the oscillation stop voltage decreases as the temperature rises. On the contrary, the oscillation stop voltage becomes high when the temperature is low. On the other hand, assuming that the output voltage of the constant voltage circuit has almost no temperature characteristic, as shown in the characteristic of FIG.
0 and 21 reverse at a certain temperature. In this case, it means that the oscillation stops at a low temperature. In other words, it is not always good that the output voltage of the constant voltage circuit does not have temperature characteristics.

第5図において、第2図に示す定電圧回路の出力電圧の
温度特性を示す。第2図の定電圧回路の出力電圧は(2
05)式で表わされるように、ほぼスレッシュホールド
電圧の和となつているので、やはりスレッシュホールド
電圧の和の関係する発振停止電圧の温度特性20と比較
的近い温度特性を持つが、発振停止電圧に関係するβの
温度特性に無関係な分だけ、第2図の定電圧回路の出力
電圧の温度特性22は、発振停止電圧の温度特性20と
異なつている。したがつて第5図の場合には、高温で発
振が停止してしまうことを意味している。第2図の定電
圧回路は、第3図の回路の負荷としての要求に比較的あ
わせて設計した回路であるが、温度特性の微妙な特性ま
で合わせることは、なかなか難しいことを示唆してい
る。
FIG. 5 shows the temperature characteristics of the output voltage of the constant voltage circuit shown in FIG. The output voltage of the constant voltage circuit in FIG.
As expressed by the equation (05), since it is almost the sum of the threshold voltages, it also has a temperature characteristic relatively close to the temperature characteristic 20 of the oscillation stop voltage related to the sum of the threshold voltages. The temperature characteristic 22 of the output voltage of the constant voltage circuit shown in FIG. 2 is different from the temperature characteristic 20 of the oscillation stop voltage by an amount irrelevant to the temperature characteristic of β related to. Therefore, in the case of FIG. 5, it means that the oscillation stops at high temperature. The constant voltage circuit shown in FIG. 2 is a circuit designed to meet the requirements of the circuit shown in FIG. 3 as a load, but suggests that it is difficult to match even the subtle characteristics of the temperature characteristics. .

以上、従来の定電圧回路は、定電圧に保つという思想の
もとに構成された回路が主であるが、負荷側の特性が製
造上のバラツキを生じたり、温度特性を持つ場合には定
電圧を保ち続けることは、却つて悪い結果を招く。また
温度特性が結果的に入つているが、設計思想が不充分な
為、負荷側にとつて望ましい特性には必ずしもなつてい
ない回路が多かつた。また、従来の定電圧回路は、基準
電圧源の温度補償をするという補助的な素子や回路は用
いられていたが、原則的に1個の基準電圧源のみによつ
て構成されていたので、回路としての設計の自由度は制
限され、必ずしも満足な特性の回路が得られるとは限ら
なかつた。
As described above, the conventional constant voltage circuit is mainly a circuit configured based on the idea of maintaining a constant voltage.However, when the characteristics on the load side cause manufacturing variations or have temperature characteristics, the Continuing to maintain the voltage can have bad consequences. In addition, although the temperature characteristic is included as a result, there are many circuits that do not necessarily have the desired characteristic on the load side because the design concept is insufficient. Further, in the conventional constant voltage circuit, an auxiliary element or circuit for temperature compensating the reference voltage source is used, but since it is basically constituted by only one reference voltage source, The degree of freedom in designing the circuit is limited, and it is not always possible to obtain a circuit with satisfactory characteristics.

本発明は、従来の「定電圧回路は定電圧に保つ」という
思想から脱却し、負荷側にとつて最も望ましい特性を、
定電圧回路に積極的に与える回路、及び回路の設計方式
を提供するものである。
The present invention breaks away from the conventional idea of “keeping a constant voltage circuit at a constant voltage” and provides the most desirable characteristics for the load side.
The present invention provides a circuit that is positively applied to a constant voltage circuit and a circuit design method.

本発明の本質は、異なる特性を持つた複数個の基準電圧
源の各特性を合成することにより、任意の特性を持つた
定電圧回路を得ることにある。
The essence of the present invention is to obtain a constant voltage circuit having arbitrary characteristics by combining the characteristics of a plurality of reference voltage sources having different characteristics.

以下、本発明を実施例に基づき詳しく説明する。なお、
以下の説明において、前述した「負荷側にとつて最も望
ましい特性」の「特性」とは、何でも良い訳であるが、
わかり易さのため温度特性を例にあげて説明する。また
回路動作が本質的に同じであれば、どの様な回路でも良
いが、以下の説明ではMOS集積回路の例で説明する。
Hereinafter, the present invention will be described in detail based on examples. In addition,
In the following description, the "characteristic" of the "most desirable characteristic for the load side" described above may be anything,
For the sake of clarity, the temperature characteristics will be described as an example. Further, any circuit may be used as long as the circuit operation is essentially the same, but in the following description, an example of a MOS integrated circuit will be described.

第6図は、本発明を説明するための定電圧回路の第1の
実施例である。
FIG. 6 is a first embodiment of a constant voltage circuit for explaining the present invention.

第6図において、破線10で示す中の回路は、第2図に
おいて説明したPチヤネルMOSFET7,8とNチヤ
ネルMOSFET9によつてスレツシュホールド電圧の
和の電圧を出力する基準電圧回路10と同じ回路であ
る。したがつて第6図における第1の基準電圧回路10
は、基準電圧として(204)式に示す電圧がMOSF
ET8と7の接続点より得られる。破線27で示す中の
回路は、第2の基準電圧回路である。第2の基準電圧回
路27において、23,24はPチヤネルMOSFET
であり、25,26はNチヤネルMOSFETである。
PチヤネルMOSFET23及び24のソースは+V
DDに接続され、NチヤネルMOSFET25及び26
のソースは−VSSに接続されている。PチヤネルMO
SFET23のドレインとNチヤネルMOSFET25
のドレインは接続されている。PチヤネルMOSFET
24のドレインとNチヤネルMOSFET26のドレイ
ンは接続されている。PチヤネルMOSFET23のゲ
ートはPチヤネルMOSFET23のドレインに接続さ
れている。PチヤネルMOSFET24のゲートは−V
SSに接続されている。NチヤネルMOSFET25と
26のゲートは、共にNチヤネルMOSFET26のド
レインに接続されている。ここで、PチヤネルMOSF
ET23と24のβをβp2とし、スレツシユホールド
電圧をそれぞれVTPL,VTPHとする。Nチヤネル
MOSFET25と26のβを共にβN2としし、スレ
ツシユホールド電圧を共にVTNとする。また、−V
SSを0電位にとり、+VDDと−VSSの電位差をV
DDとし、MOSFET23と25の接続点の電位をV
とし、MOSFET24と26の接続点の電位をV
とする。このとき、MOSFET23,24,25,2
6がすべての飽和領域で動作したとすると、MOSFE
T23と25に流れる電流は等しいから の関係式が得られる。またMOSFET24と26に流
れる電流は等しいから の関係式が得られる。(208),(209)式を解く
ことにより V=VTPH−VTPL ………(210) となる。したがつて第2の基準電圧回路27は、MOS
FET23と25の接続点より(210)式で表わされ
る基準電圧が取り出される。28,29は非常にゲイン
の高いオペアンプである。30,31はPチヤネルMO
SFETであり、それぞれ抵抗値制御回路の役目をして
いる。32は負荷である。PチヤネルMOSFET30
と31は、並列に接続された回路となつて負荷32と直
列に接続され、電源間に接続されている。PチヤネルM
OSFET30と31の並列回路と負荷32の接続点が
定電圧回路の出力端子33となつている。オペアンプ2
8の反転入力端子には、第1の基準電圧回路10の出力
が接続され、オペアンプ29の反転入力端子には、第2
の基準電圧回路27の出力が接続されている。オペアン
プ28と29の非反転入力端子には、共に定電圧回路の
出力端子33が入力している。オペアンプ28の出力
は、PチヤネルMOSFET30のゲートに接続され、
オペアンプ29の出力は、PチヤネルMOSFET31
のゲートに接続されている。
In FIG. 6, the circuit indicated by the broken line 10 is the same circuit as the reference voltage circuit 10 for outputting the sum of the threshold voltages by the P-channel MOSFETs 7 and 8 and the N-channel MOSFET 9 described in FIG. Is. Therefore, the first reference voltage circuit 10 in FIG.
Is the voltage shown in equation (204) as the reference voltage.
Obtained from the connection point of ET8 and ET7. The circuit indicated by the broken line 27 is the second reference voltage circuit. In the second reference voltage circuit 27, 23 and 24 are P channel MOSFETs.
And 25 and 26 are N-channel MOSFETs.
The sources of the P-channel MOSFETs 23 and 24 are + V
N channel MOSFETs 25 and 26 connected to DD
Source is connected to -V SS . P Channel MO
Drain of SFET23 and N channel MOSFET25
The drains of are connected. P-channel MOSFET
The drain of 24 and the drain of the N-channel MOSFET 26 are connected. The gate of the P-channel MOSFET 23 is connected to the drain of the P-channel MOSFET 23. The gate of the P-channel MOSFET 24 is -V
It is connected to SS . The gates of the N-channel MOSFETs 25 and 26 are both connected to the drain of the N-channel MOSFET 26. Where P channel MOSF
Let β of ET23 and 24 be β p2, and threshold voltages be V TPL and V TPH , respectively. Both β of the N-channel MOSFETs 25 and 26 are set to β N2, and both threshold voltages are set to V TN . Also, -V
SS is set to 0 potential, and the potential difference between + V DD and −V SS is V
Let DD be the potential at the connection point of MOSFETs 23 and 25 as V
2 and the potential at the connection point of MOSFETs 24 and 26 is V 3
And At this time, the MOSFETs 23, 24, 25, 2
If 6 works in all saturation regions, the MOSFE
Since the currents flowing through T23 and 25 are equal The relational expression of is obtained. Also, because the currents flowing through MOSFETs 24 and 26 are equal The relational expression of is obtained. (208), and (209) V 2 = V TPH -V TPL ......... by solving the equation (210). Therefore, the second reference voltage circuit 27 is
The reference voltage represented by the equation (210) is taken out from the connection point of the FETs 23 and 25. 28 and 29 are operational amplifiers having a very high gain. 30 and 31 are P channel MO
These are SFETs, each of which serves as a resistance control circuit. 32 is a load. P-channel MOSFET 30
And 31 are connected in series with the load 32 as a circuit connected in parallel, and are connected between the power supplies. P Channel M
The connection point between the parallel circuit of the OSFETs 30 and 31 and the load 32 serves as the output terminal 33 of the constant voltage circuit. Operational amplifier 2
The output of the first reference voltage circuit 10 is connected to the inverting input terminal of the second reference signal 8, and the second input terminal of the operational amplifier 29 is connected to the second input.
The output of the reference voltage circuit 27 is connected. The output terminals 33 of the constant voltage circuit are both input to the non-inverting input terminals of the operational amplifiers 28 and 29. The output of the operational amplifier 28 is connected to the gate of the P-channel MOSFET 30,
The output of the operational amplifier 29 is the P channel MOSFET 31.
Is connected to the gate.

さて、以上の回路構成において、第1の基準電圧回路1
0とオペアンプ28とゲート電位によつて等価抵抗が制
限されるPチヤネルMOSFET30からなる回路系列
は、原則的に定電圧回路の出力端子33の電位を(20
4)式で表わされるスレツシユホールド電圧の和の電圧
を保つように作用し、また第2の基準電圧回路27とオ
ペアンプ29とPチヤネルMOSFET31からなる回
路系列は、原則的に定電圧回路の出力端子33の電位を
(210)式で表わされるスレツシユホールド電圧の差
の電圧に保つように作用する。ところでスレツシユホー
ルド電圧は負の温度特性を持つ、つまり温度の上昇にと
もないスレツシユホールド電圧は低下する。したがつて
(204)式で表わされるようなスレツシユホールド電
圧の和の電圧を出力する第1の基準電圧回路10の出力
は、第7図における特性線23で示すような特性と
なる。また(210)式で表わされるようなスレツシユ
ホールド電圧の差の電圧を出力する第2の基準電圧回路
27の出力Vは、温度特性が打ち消されて第7図にお
ける特性線34で示すような特性となる。
Now, in the above circuit configuration, the first reference voltage circuit 1
0, an operational amplifier 28 and a P-channel MOSFET 30 whose equivalent resistance is limited by the gate potential, the potential of the output terminal 33 of the constant voltage circuit is (20
The circuit series composed of the second reference voltage circuit 27, the operational amplifier 29, and the P-channel MOSFET 31 operates in principle so as to maintain the output of the constant voltage circuit. It acts so as to keep the potential of the terminal 33 at a voltage equal to the difference between the threshold voltages represented by the equation (210). By the way, the threshold voltage has a negative temperature characteristic, that is, the threshold voltage decreases as the temperature rises. Therefore, the output V 0 of the first reference voltage circuit 10 that outputs the sum of the threshold voltages as expressed by the equation (204) has the characteristic shown by the characteristic line 23 in FIG. 7. . Further, the output V 2 of the second reference voltage circuit 27 which outputs the voltage of the difference between the threshold voltages as expressed by the equation (210) has the temperature characteristic canceled and is indicated by the characteristic line 34 in FIG. 7. It becomes a characteristic.

第7図において、特性線23と特性線34はある温度で
交差し、低温においてはV>V,高温においてはV
>Vとなる。さて第6図の回路の動作を考える。ま
ずV>Vを満たす低温領域において、定電圧回路出
力端子33の電位Vregとの間に (i) Vreg<V<V の関係にあるときは、オペアンプ28と29は共に反転
入力端子の電位が非反転入力端子の電位より高く、かつ
オペアンプ28と29のゲインは非常に高いので、オペ
アンプ28,29の出力は共にほぼ−VSS(0電位)
に近くなり、PチヤネルMOSFET30,31の等価
抵抗は共に小さくなつて、定電圧回路出力端子33の電
位は高くなるように修正される。
In FIG. 7, the characteristic line 23 and the characteristic line 34 intersect at a certain temperature, V 0 > V 2 at low temperature, and V 0 at high temperature.
2 > V 0 . Now consider the operation of the circuit of FIG. First, in the low temperature region satisfying V 0 > V 2 , when the relation of (i) V reg <V 2 <V 0 is established between the potential V reg of the constant voltage circuit output terminal 33 and the potential V reg , both the operational amplifiers 28 and 29 are Since the potential of the inverting input terminal is higher than the potential of the non-inverting input terminal and the gains of the operational amplifiers 28 and 29 are very high, the outputs of the operational amplifiers 28 and 29 are almost -V SS (0 potential).
And the equivalent resistances of the P-channel MOSFETs 30 and 31 are both reduced, and the potential of the constant voltage circuit output terminal 33 is corrected to be higher.

(ii) Vreg=V<V の関係にあるときは、PチヤネルMOSFET31の等
価抵抗は、Vreg=Vを保つように変らないが、オ
ペアンプ28の反転入力端子の電Vは非反転入力端子
の電位Vregより高いので、オペアンプ28の出力は
ほぼ−VSSに近くなり、PチヤネルMOSFET30
の等価抵抗は小さくなり、定電圧回路出力端子33の電
位Vregを高くするように作用する。ここでPチヤネ
ルMOSFET31の等価抵抗はVreg=Vを保つ
値であり、PチヤネルMOSFET30の等価抵抗はV
reg>Vとするような値となるが、PチヤネルMO
SFET30と31は並列に接続されているので、Pチ
ヤネルMOSFET30が優先して作用し、定電圧回路
出力VregはVより高くなる。
(ii) When V reg = V 2 <V 0 , the equivalent resistance of the P-channel MOSFET 31 does not change so as to maintain V reg = V 2 , but the voltage V 0 at the inverting input terminal of the operational amplifier 28 is Since it is higher than the potential V reg of the non-inverting input terminal, the output of the operational amplifier 28 is almost close to −V SS , and the P channel MOSFET 30.
Has a smaller equivalent resistance, and acts to increase the potential V reg of the constant voltage circuit output terminal 33. Here, the equivalent resistance of the P-channel MOSFET 31 is a value that maintains V reg = V 2 , and the equivalent resistance of the P-channel MOSFET 30 is V
The value is such that reg > V 2 , but P channel MO
Since the SFETs 30 and 31 are connected in parallel, the P-channel MOSFET 30 operates with priority, and the constant voltage circuit output V reg becomes higher than V 2 .

(iii) V<Vreg<V の関係にあるときは、オペアンプ28では反転入力端子
の電位Vが非反転入力端子の電位Vregより高いの
で、オペアンプ28の出力は−VSSに近くなり、Pチ
ヤネルMOSFET30の等価抵抗は小さくなる。一
方、オペアンプ29では、反転入力端子の電位Vが非
反転入力端子の電位Vregより低いので、オペアンプ
29の出力は+VDDに近くなり、PチヤネルMOSF
ET31の等価抵抗は大きくなる。つまりPチヤネルM
OSFET30と31は逆の方向に作用するが、Pチヤ
ネルMOSFET30と31は並列回路になつているの
で、並列回路におけるONとOFFの優先関係と同様
に、等価抵抗が小さくなるPチヤネルMOSFET30
の作用が優先してVregは高い方向へ修正される。
(iii) In the relationship of V 2 <V reg <V 0 , the potential V 0 of the inverting input terminal is higher than the potential V reg of the non-inverting input terminal in the operational amplifier 28, so the output of the operational amplifier 28 becomes −V SS . It becomes closer, and the equivalent resistance of the P-channel MOSFET 30 becomes smaller. On the other hand, in the operational amplifier 29, the potential V 2 of the inverting input terminal is lower than the potential V reg of the non-inverting input terminal, so the output of the operational amplifier 29 becomes close to + V DD , and the P channel MOSF
The equivalent resistance of ET31 becomes large. That is, P channel M
Although the OSFETs 30 and 31 act in the opposite directions, since the P-channel MOSFETs 30 and 31 are in a parallel circuit, the P-channel MOSFET 30 has a reduced equivalent resistance, similar to the ON / OFF priority relationship in the parallel circuit.
Is preferentially corrected, and V reg is corrected in the higher direction.

(iv) V<Vreg=V の関係にあるときは、オペアンプ28では反転入力端子
の電位Vと非反転入力端子の電位Vregは等しいの
で、PチヤネルMOSFET30の等価抵抗はVreg
=Vを保つように作用する。またオペアンプ29で
は、反転入力端子の電位Vは非反転入力端子の電位V
regより小さいので、オペアンプ29の出力は+V
DDに近くなり、PチヤネルMOSFET31の等価抵
抗は非常に大きく、事実上OFFしてしまつている。し
たがつてVreg=Vで安定する。
(iv) When V 2 <V reg = V 0 , the potential V 0 of the inverting input terminal is equal to the potential V reg of the non-inverting input terminal in the operational amplifier 28, so that the equivalent resistance of the P-channel MOSFET 30 is V reg.
Acts to keep = V 0 . In the operational amplifier 29, the potential V 2 of the inverting input terminal is the potential V 2 of the non-inverting input terminal.
Since it is smaller than reg , the output of the operational amplifier 29 is + V.
It becomes close to DD , and the equivalent resistance of the P-channel MOSFET 31 is very large, and it is practically turned off. Therefore, it stabilizes at V reg = V 0 .

(v) V<V<Vreg の関係にあるときは、オペアンプ28と29は共に反転
入力端子の電位が非反転入力端子の電位より低いので、
オペアンプ28と29の出力は共にVDDに近くなり、
PチヤネルMOSFET30と31の等価抵抗は共に大
きくなつて、定電圧回路出力電位Vregは低くなるよ
うに修正される。
(v) When V 2 <V 0 <V reg , the operational amplifiers 28 and 29 have lower inverting input terminal potentials than non-inverting input terminal potentials.
The outputs of operational amplifiers 28 and 29 are both close to V DD ,
The equivalent resistances of the P-channel MOSFETs 30 and 31 are both increased, and the constant voltage circuit output potential V reg is modified to be low.

以上、(i)〜(v)までの場合を総合すると、V>V
場合には、Vreg=Vで安定する。つまり、高い方
の基準電圧で定電圧回路の出力は安定することがわか
る。したがつて第7図に見るように、高温でV>V
となると、この領域では定電圧回路の出力Vregは高
い方の基準電圧Vで安定しVreg=Vとなる。し
たがつて第6図の回路の場合、定電圧回路出力Vreg
は第1の基準電圧回路10の出力電圧Vと第2の基準
電圧回路27の出力電圧Vの高い方の電圧となるの
で、第8図に示す太い実線35の特性を持つことにな
る。第7図と第8図における特性線20は、前述した第
3図の回路を含む発振回路の発振停止電圧の温度特性を
示すものであり、温度係数は特性線23と34の温度係
数の中間の値を持つている。したがつて、特性線23を
持つ基準電圧源による定電圧回路で第3図の回路を動作
させた場合、高温で発振が停止し、また特性線34を持
つ基準電圧源による定電圧回路で第3図の回路を動作さ
せた場合、低温で発振が停止するので、特性線23もし
くは34のどちらかひとつを持つ基準電圧源の定電圧回
路では、どちらの場合でも第3図の回路の動作を温度の
広い領域にわたつて満足させられることは出来ないが、
特性線23と34を合成する第6図の定電圧回路は、第
8図の太い実線35の特性線を持つことになるので、低
温でも高温でも発振停止電圧の特性線20を常に上まわ
ることになり、第3図の回路の動作を温度の広い範囲で
満足する定電圧回路となることがわかる。なお、第8図
における破線は、第7図における特性線23及び34の
一部である。
As described above, when the cases of (i) to (v) are summed up, when V 0 > V 2 , it stabilizes at V reg = V 0 . That is, it can be seen that the output of the constant voltage circuit is stable at the higher reference voltage. Therefore, as shown in FIG. 7, V 2 > V 0 at high temperature.
Then, in this region, the output V reg of the constant voltage circuit stabilizes at the higher reference voltage V 2 and V reg = V 2 . Therefore, in the case of the circuit of FIG. 6, the constant voltage circuit output V reg
Since the higher voltage of the output voltage V 2 of the output voltage V 0 and the second reference voltage circuit 27 of the first reference voltage circuit 10, will have the characteristics of thick solid line 35 shown in FIG. 8 . The characteristic line 20 in FIGS. 7 and 8 shows the temperature characteristic of the oscillation stop voltage of the oscillation circuit including the circuit of FIG. 3 described above, and the temperature coefficient is between the temperature coefficients of the characteristic lines 23 and 34. Has a value of. Therefore, when the circuit of FIG. 3 is operated by the constant voltage circuit with the reference voltage source having the characteristic line 23, the oscillation stops at high temperature, and the constant voltage circuit with the reference voltage source having the characteristic line 34 When the circuit of FIG. 3 is operated, oscillation stops at a low temperature. Therefore, in the constant voltage circuit of the reference voltage source having one of the characteristic lines 23 or 34, the operation of the circuit of FIG. You cannot be satisfied over a wide temperature range,
Since the constant voltage circuit of FIG. 6 that synthesizes the characteristic lines 23 and 34 has the characteristic line of the thick solid line 35 of FIG. 8, the characteristic line 20 of the oscillation stop voltage should always be exceeded at both low and high temperatures. It can be seen that the constant voltage circuit satisfies the operation of the circuit of FIG. 3 in a wide temperature range. The broken line in FIG. 8 is a part of the characteristic lines 23 and 34 in FIG.

第9図は、本発明を説明するための定電圧回路の第2の
実施例である。第6図は2個の基準電圧源を用い、2個
の抵抗値制御回路を並列に接続した場合であつたが、第
9図は更に拡張して3個の基準電圧源を用い、3個の抵
抗値制御回路を並列にした場合の回路である。第9図に
おいて、39は第1の基準電圧源、40は第2の基準電
圧源、41は第3の基準電圧源である。36,37,3
8はゲインの非常に高いオペアンプである。42,4
3,44はPチヤネルMOSFETであり、それぞれ抵
抗値制御回路の役目をする。45は負荷である。Pチヤ
ネルMOSFET42と43と44は、並列に接続され
た回路となつて負荷45と直列に接続され、電源間に接
続されている。PチヤネルMOSFET42,43,4
4の並列回路と負荷45の接続点が、定電圧回路の出力
端子46となつている。オペアンプ36の反転入力端子
には、第1の基準電圧源39の出力が接続され、オペア
ンプ37の反転入力端子には第2の基準電圧源40の出
力が接続され、オペアンプ38の反転入力端子には、第
3の基準電圧源41の出力が接続されている。オペアン
プ36,37,38の非反転入力端子には、共に定電圧
回路の出力端子46が入力している。オペアンプ36の
出力は、PチヤネルMOSFET42のゲートに接続さ
れ、オペアンプ37の出力はPチヤネルMOSFET4
3のゲートに接続され、オペアンプ38の出力はPチヤ
ネルMOSFET44のゲートに接続されている。
FIG. 9 is a second embodiment of the constant voltage circuit for explaining the present invention. FIG. 6 shows the case where two reference voltage sources are used and two resistance value control circuits are connected in parallel, but FIG. 9 is further expanded to use three reference voltage sources and three reference voltage sources. It is a circuit when the resistance value control circuits of are connected in parallel. In FIG. 9, 39 is a first reference voltage source, 40 is a second reference voltage source, and 41 is a third reference voltage source. 36, 37, 3
8 is an operational amplifier with a very high gain. 42,4
Reference numerals 3 and 44 are P-channel MOSFETs, each of which functions as a resistance value control circuit. 45 is a load. The P-channel MOSFETs 42, 43 and 44 are connected in series with a load 45 as a circuit connected in parallel, and are connected between power sources. P-channel MOSFET 42, 43, 4
The connection point between the parallel circuit 4 and the load 45 serves as the output terminal 46 of the constant voltage circuit. The inverting input terminal of the operational amplifier 36 is connected to the output of the first reference voltage source 39, the inverting input terminal of the operational amplifier 37 is connected to the output of the second reference voltage source 40, and the inverting input terminal of the operational amplifier 38 is connected. Is connected to the output of the third reference voltage source 41. The output terminals 46 of the constant voltage circuits are input to the non-inverting input terminals of the operational amplifiers 36, 37 and 38, respectively. The output of the operational amplifier 36 is connected to the gate of the P-channel MOSFET 42, and the output of the operational amplifier 37 is the P-channel MOSFET 4
3 and the output of the operational amplifier 38 is connected to the gate of the P-channel MOSFET 44.

さて、以上の回路構成は、第6図の回路の原理を拡張し
ただけであり、並列回路においては、等価抵抗値の低い
方が優先して作用する原則は、3個の場合でも変らない
ので、第9図の定電圧回路の出力電圧Vregは、第
1,第2,第3の基準電圧源39,40,41の出力電
圧の中で最も高い電圧に制御される。したがつて第10
図において、特性線47を第1の基準電圧源39の出力
電圧特性、特性線48を第2の基準電圧源40の出力電
圧特性、特性線49を第3の基準電圧源41の出力電圧
特性とすると、第9図の定電圧回路の出力電圧Vreg
の特性は、第11図に示す太い実線50のように合成さ
れた特性となる。なお第11図における破線は、第10
図における特性線47,48,49の一部である。
By the way, the above circuit configuration is merely an extension of the principle of the circuit of FIG. 6, and in the parallel circuit, the principle that the lower equivalent resistance value preferentially operates does not change even in the case of three circuits. The output voltage V reg of the constant voltage circuit of FIG. 9 is controlled to be the highest voltage among the output voltages of the first, second and third reference voltage sources 39, 40 and 41. Therefore, the tenth
In the figure, a characteristic line 47 is an output voltage characteristic of the first reference voltage source 39, a characteristic line 48 is an output voltage characteristic of the second reference voltage source 40, and a characteristic line 49 is an output voltage characteristic of the third reference voltage source 41. Then, the output voltage V reg of the constant voltage circuit of FIG.
The characteristic of is a characteristic synthesized as shown by a thick solid line 50 in FIG. The broken line in FIG.
It is a part of the characteristic lines 47, 48 and 49 in the figure.

以上、第6図においては、2個の基準電圧源の場合、第
9図においては3個の基準電圧源の場合について述べた
が、一般に基準電圧源がいくつの場合であつても、抵抗
値制御回路が並列に接続されていると、定電圧回路の出
力電圧は複数個の基準電圧源の最も高い値が合成された
特性となる。
As described above, in the case of two reference voltage sources in FIG. 6 and the case of three reference voltage sources in FIG. 9, the resistance value is not limited to the number of reference voltage sources. When the control circuits are connected in parallel, the output voltage of the constant voltage circuit has a characteristic obtained by combining the highest values of the plurality of reference voltage sources.

第12図は、本発明を説明するための定電圧回路の第3
の実施例である。前述した第6図と第9図の回路におい
ては、基準電圧源も定電圧回路出力も−VDD(0電
位)を基準にしたものであるが、第12図においては基
準電圧源も定電圧回路出力も+VDDを基準にするもの
である。第12図において、54は+VDDを基準とす
る第1の基準電圧源、55も同様の第2の基準電圧源、
56も同様の第3の基準電圧源である。51,52,5
3は、非常にゲインの高いオペアンプである。57,5
8,59はNチヤネルMOSFETであり、それぞれ抵
抗値制御回路の役目をする。60は負荷である。Nチヤ
ネルMOSFET57と58と59は、並列に接続され
た回路となつて負荷60と直列に接続され、電源間に接
続されている。NチヤネルMOSFET57,58,5
9の並列回路と負荷60の接続点が、定電圧回路の出力
端子61となつている。オペアンプ51の反転入力端子
には、第1の基準電圧源54の出力が接続され、オペア
ンプ52の反転入力端子には第2の基準電圧源55の出
力が接続され、オペアンプ53の反転入力端子には第3
の基準電圧源56の出力が接続されている。オペアンプ
51,52,53の非反転入力端子には、ともに定電圧
回路の出力端子61が入力している。オペアンプ51の
出力は、NチヤネルMOSFET57のゲートに接続さ
れ、オペアンプ52の出力は、NチヤネルMOSFET
58のゲートに接続され、オペアンプ53の出力は、N
チヤネルMOSFET59のゲートに接続されている。
FIG. 12 is a third constant voltage circuit for explaining the present invention.
It is an example of. In the circuits of FIGS. 6 and 9 described above, both the reference voltage source and the output of the constant voltage circuit are based on −V DD (0 potential), but in FIG. The circuit output is also based on + V DD . In FIG. 12, 54 is a first reference voltage source based on + V DD , 55 is a similar second reference voltage source,
Reference numeral 56 is a similar third reference voltage source. 51, 52, 5
3 is an operational amplifier with a very high gain. 57,5
Reference numerals 8 and 59 are N-channel MOSFETs, each of which functions as a resistance control circuit. 60 is a load. The N-channel MOSFETs 57, 58, and 59 are connected in series with a load 60 as a circuit connected in parallel, and are connected between power sources. N-channel MOSFET 57, 58, 5
The connection point between the parallel circuit 9 and the load 60 serves as the output terminal 61 of the constant voltage circuit. The output of the first reference voltage source 54 is connected to the inverting input terminal of the operational amplifier 51, the output of the second reference voltage source 55 is connected to the inverting input terminal of the operational amplifier 52, and the inverting input terminal of the operational amplifier 53 is connected. Is the third
The output of the reference voltage source 56 is connected. The output terminals 61 of the constant voltage circuits are input to the non-inverting input terminals of the operational amplifiers 51, 52 and 53, respectively. The output of the operational amplifier 51 is connected to the gate of the N-channel MOSFET 57, and the output of the operational amplifier 52 is the N-channel MOSFET 57.
58, the output of the operational amplifier 53 is N
It is connected to the gate of the channel MOSFET 59.

以上の回路は、第9図の回路を−VSS基準から+V
DD基準に入れ替えただけであるので、定電圧回路出力
端子61には+VDD側から第1,第2,第3の基準電
圧源の電位差の絶対値の最も大きい電圧が合成された特
性となつて出力される。なお第12図においては、基準
電圧源が3個の場合を示したが、このような+VDD
準の定電圧回路の場合でも、基準電圧源はいくつであつ
ても、同じ原理で構成できる。
The circuit described above, the circuit of Figure 9 from -V SS reference + V
Since only the DD reference is replaced, the constant voltage circuit output terminal 61 has a characteristic that a voltage having the largest absolute value of the potential difference between the first, second, and third reference voltage sources is combined from the + V DD side. Is output. Although FIG. 12 shows the case where there are three reference voltage sources, even in the case of such a + V DD reference constant voltage circuit, the same principle can be used regardless of the number of reference voltage sources.

第13図及び第14図に、第12図の回路の中に用いら
れた+VDDを基準とする基準電圧源の回路例を示す。
第13図は、第6図の回路の中に用いられた−VSS
基準にした基準電圧源10を+VDD基準に置き換えた
ものである。第13図において、62はPチヤネルMO
SFET、63,64はNチヤネルMOSFETであ
る。MOSFET62,63,64をそれぞれ直列に接
続し電源間に接続するとともに、MOSFET62と6
3の接続点をMOSFET62と63のゲートに接続
し、MOSFET63と64の接続点をMOSFET6
4のゲートに接続している。PチヤネルMOSFET6
2,NチヤネルMOSFET63,64のβをそれぞれ
βp4,βN4,βN5とし、スレツシユホールド電圧
をそれぞれVTP,VTN,VTNとする。また、MO
SFET62と63の接続点の電位をV、MOSFE
T63と64の接続点の電位をVとし、また−VSS
を0電位、+VDDと−VSSの電位差をVDDとする
と、MOSFET62,63,64に流れる電流は等し
いから が成り立ち、これらを解くと 但し となる。したがってβN5<<βp4βN5//βN4と設
計すれば(212)式は V≒VDD−VTP−VTN………(213) となる。(213)式を見れば、第13図の回路は端子
65より+VDD基準としてスレツシユホールド電圧の
和の電圧を取り出す基準電圧回路となつていることがわ
かる。
FIGS. 13 and 14 show an example of the circuit of the reference voltage source based on + V DD used in the circuit of FIG.
FIG. 13 is a diagram in which the reference voltage source 10 based on −V SS used in the circuit of FIG. 6 is replaced with a + V DD reference. In FIG. 13, 62 is a P channel MO
The SFETs 63 and 64 are N-channel MOSFETs. The MOSFETs 62, 63 and 64 are connected in series to connect between the power supplies, and the MOSFETs 62 and 6 are connected.
The connection point of 3 is connected to the gates of MOSFETs 62 and 63, and the connection point of MOSFETs 63 and 64 is connected to MOSFET 6
It is connected to the gate of 4. P-channel MOSFET 6
The β of the 2, N channel MOSFETs 63 and 64 is β p4 , β N4 and β N5 , respectively, and the threshold voltages are V TP , V TN and V TN , respectively. Also, MO
The potential at the connection point between the SFETs 62 and 63 is set to V 4 , MOSFE
The potential of the connection point of T63 and 64 is set to V 5, and -V SS
Is 0 potential, and the potential difference between + V DD and −V SS is V DD , the currents flowing through the MOSFETs 62, 63, 64 are equal. And these are solved, However Becomes Therefore, by designing β N5 << β p4 β N5 // β N4 , the equation (212) becomes V 5 ≈V DD −V TP −V TN (...) (213). From the equation (213), it can be seen that the circuit of FIG. 13 serves as a reference voltage circuit for extracting the sum of the threshold voltages as the + V DD reference from the terminal 65.

また第14図は、第6図の回路の中に用いられた−V
SSを基準にした基準電圧源27を+VDD基準に置き
換えたものである。第14図において、66,67はP
チヤネルMOSFET、68,69はNチヤネルMOS
FETである。PチヤネルMOSFET66及び67の
ソースは+VDDに接続され、NチヤネルMOSFET
68及び69のソースは−VSSに接続されている。P
チヤネルMOSFET66のドレインとNチヤネルMO
SFET68のドレインは接続されている。Pチヤネル
MOSFET67のドレインとNチヤネルMOSFET
69のドレインは接続されている。NチヤネルMOSF
ET69のゲートは、NチヤネルMOSFET69のド
レインに接続されている。NチヤネルMOSFET68
のゲートは+VDDに接続されている。PチヤネルMO
SFET66と67のゲートは、共にPチヤネルMOS
FET66のドレインに続続されている。またNチヤネ
ルMOSFET68と69のβを共にβN6,スレツシ
ユホールド電圧をそれぞれVTNH,VTNLとする。
PチヤネルMOSFET66と67のβを共にβp6
スレツシユホールド電圧を共にVTPとする。また−V
SSを0電位にとり、+VDDと−VDDとし、MOS
FET66と68の接続点の電位をV、MOSFET
67と69の接続点の電位をVとする。このときMO
SFET66と68に流れる電流は等しいから が成り立つ。またMOSFET67と69に流れる電流
は等しいから の関係式が得られ、(214),(215)式を解くこ
とにより V=VDD−(VTNH−VTNL) ……(2
16) となる。(216)式を見ると、第14図の回路は端子
70より+VDD基準としてスレツシユホールド電圧の
差の電圧を取り出す基準電圧回路となつていることがわ
かる。
Also, FIG. 14 shows the -V used in the circuit of FIG.
The reference voltage source 27 based on SS is replaced with a + V DD reference. In FIG. 14, 66 and 67 are P
Channel MOSFET, 68 and 69 are N channel MOS
It is a FET. The sources of the P-channel MOSFETs 66 and 67 are connected to + V DD , and the N-channel MOSFETs are connected.
The sources of 68 and 69 are connected to -V SS . P
Drain of channel MOSFET 66 and N channel MO
The drain of SFET 68 is connected. The drain of the P-channel MOSFET 67 and the N-channel MOSFET
The drains of 69 are connected. N channel MOSF
The gate of ET69 is connected to the drain of N-channel MOSFET 69. N-channel MOSFET 68
Has its gate connected to + V DD . P Channel MO
The gates of SFETs 66 and 67 are both P channel MOS.
It continues to the drain of the FET 66. Further, β of the N-channel MOSFETs 68 and 69 are both β N6 , and threshold voltages are V TNH and V TNL , respectively.
Β of the P-channel MOSFETs 66 and 67 are both β p6 ,
Both the threshold voltage is V TP . Also -V
SS is set to 0 potential, + V DD and −V DD are set, and MOS is
The potential at the connection point of the FETs 66 and 68 is V 6 , MOSFET
The electric potential at the connection point between 67 and 69 is V 7 . At this time MO
Since the currents flowing through SFETs 66 and 68 are equal Holds. Also, since the currents flowing through the MOSFETs 67 and 69 are equal, Is obtained, and by solving the equations (214) and (215), V 7 = V DD − (V TNH −V TNL ) ... (2
16). From the equation (216), it can be seen that the circuit shown in FIG. 14 serves as a reference voltage circuit for extracting the voltage of the difference between the threshold voltages from the terminal 70 as the + V DD reference.

第15図は、本発明を説明するための定電圧回路の第4
の実施例である。第6図や第9図の回路においては、抵
抗値制御回路は互いに並列に接続されていたが、第15
図の回路は、抵抗値制御回路を直列に接続したものであ
る。第15図において、73は第1の基準電圧源、74
は第2の基準電圧源である。71,72は、ゲインの非
常に高いオペアンプである。75,76はPチヤネルM
OSFETであり、それぞれ抵抗値制御回路としての役
目をしている。77は負荷である。PチヤネルMOSF
ET75と76は直列に接続された回路となつて、更に
負荷77と直列に接続され、電源間に接続されている。
PチヤネルMOSFET75と76の直列回路と負荷7
7の接続点が、定電圧回路の出力端子78となつてい
る。オペアンプ71の反転入力端子には、第1の基準電
圧源73の出力が接続され、オペアンプ72の反転入力
端子には第2の基準電圧源74の出力が接続されてい
る。オペアンプ71と72の非反転入力端子には、共に
定電圧回路の出力端子78が入力している。オペアンプ
71の出力は、PチヤネルMOSFET75のゲートに
接続され、オペアンプ72の出力はPチヤネルMOSF
ET76のゲートに接続されている。また、−VSS
0電位の基準とし、第1の基準電圧源73の出力電圧を
とし、第2の基準電圧源74の出力電圧をV
し、VとVは、第16図におけるそれぞれ特性線8
0と特性線79の温度特性を持つとする。
FIG. 15 is a fourth constant voltage circuit for explaining the present invention.
It is an example of. In the circuits of FIG. 6 and FIG. 9, the resistance value control circuits were connected in parallel with each other.
The circuit shown in the figure has resistance value control circuits connected in series. In FIG. 15, 73 is a first reference voltage source, and 74
Is a second reference voltage source. Reference numerals 71 and 72 are operational amplifiers having a very high gain. 75 and 76 are P channels M
These are OSFETs, each of which serves as a resistance value control circuit. Reference numeral 77 is a load. P channel MOSF
The ETs 75 and 76 are connected in series as a circuit, and are further connected in series with a load 77 and are connected between power sources.
P-channel MOSFET 75 and 76 series circuit and load 7
The connection point of 7 serves as the output terminal 78 of the constant voltage circuit. The output of the first reference voltage source 73 is connected to the inverting input terminal of the operational amplifier 71, and the output of the second reference voltage source 74 is connected to the inverting input terminal of the operational amplifier 72. The non-inverting input terminals of the operational amplifiers 71 and 72 are both input to the output terminal 78 of the constant voltage circuit. The output of the operational amplifier 71 is connected to the gate of the P-channel MOSFET 75, and the output of the operational amplifier 72 is the P-channel MOSF.
It is connected to the gate of ET76. Further, with −V SS as a reference of 0 potential, the output voltage of the first reference voltage source 73 is V 8 , the output voltage of the second reference voltage source 74 is V 9, and V 8 and V 9 are Characteristic line 8 in Fig. 16
It is assumed that there is a temperature characteristic of 0 and the characteristic line 79.

以上の回路において、低温時においては、第16図に見
られる通り、V<Vであつて、端子78の電圧V
regとの関係において (a) Vreg<V<V の関係にあるときは、オペアンプ71と72の反転入力
端子の電位は、共に非反転入力端子より高くなり、かつ
オペアンプ71と72のゲインは非常に高いので、オペ
アンプ71と72の出力はほぼ−VSSに近い値とな
り、PチヤネルMOSFET75と76の等価抵抗値は
小さくなつて、定電圧回路出力端子78の電位Vreg
は高くなるように修正される。
In the above circuit, at low temperature, as shown in FIG. 16, V 8 <V 9 and the voltage V at the terminal 78 is V
In the relationship with reg (a) when V reg <V 8 <V 9 , the potentials of the inverting input terminals of the operational amplifiers 71 and 72 are both higher than that of the non-inverting input terminal, and the operational amplifiers 71 and 72 have the same potential. Since the gain is very high, the outputs of the operational amplifiers 71 and 72 are close to -V SS , the equivalent resistance value of the P-channel MOSFETs 75 and 76 is small, and the potential V reg of the constant voltage circuit output terminal 78 is small.
Is modified to be high.

(b) Vreg=V<V の関係にあるときは、オペアンプ71の反転入力端子と
非反転入力端子の電位は等しいので、PチヤネルMOS
FET75はVreg=Vを保つ値で安定する。また
オペアンプ72の反転入力端子の電位は非反転入力端子
の電位より高いので、オペアンプ72の出力は−VSS
に飽和して、PチヤネルMOSFET76は最も低い等
価抵抗値で飽和し安定する。したがつてVreg=V
で安定する。
(b) When V reg = V 8 <V 9 , the potentials of the inverting input terminal and the non-inverting input terminal of the operational amplifier 71 are equal, so that the P channel MOS
The FET 75 stabilizes at a value that keeps V reg = V 8 . Since the potential of the inverting input terminal of the operational amplifier 72 is higher than the potential of the non-inverting input terminal, the output of the operational amplifier 72 is -V SS.
When saturated, the P-channel MOSFET 76 saturates and stabilizes at the lowest equivalent resistance value. Therefore, V reg = V 8
Stabilizes at.

(c) V<Vreg<V の関係にあるときは、オペアンプ71の反転入力端子の
電位は非反転入力端子の電位より低いので、オペアンプ
71の出力はほぼ+VDDに近い値となり、Pチヤネル
MOSFET75の等価抵抗値は非常に大きくなつて定
電圧回路出力端子78の電位Vregを低くする方向に
作用する。オペアンプ72の反転入力端子の電位は、非
反転入力端子の電位より高いので、オペアンプ72の出
力はほぼ−VSSに近い値となり、PチヤネルMOSF
ET76の等価抵抗値は最小限の値にまでなる。したが
つてPチヤネルMOSFET75はOFFする方向へ、
PチヤネルMOSFET76はONし、等価抵抗値が下
がるが、MOSFET75と76は直列の接続の関係に
あるので、OFFの方の働きが優先し、定電圧回路出力
端子78の電位Vregは低くなるように修正される。
(c) In the relationship of V 8 <V reg <V 9 , the potential of the inverting input terminal of the operational amplifier 71 is lower than the potential of the non-inverting input terminal, so the output of the operational amplifier 71 becomes a value close to + V DD , The equivalent resistance value of the P-channel MOSFET 75 becomes so large that it acts to lower the potential V reg of the constant voltage circuit output terminal 78. Since the potential of the inverting input terminal of the operational amplifier 72 is higher than the potential of the non-inverting input terminal, the output of the operational amplifier 72 has a value close to −V SS , and the P channel MOSF
The equivalent resistance value of ET76 reaches the minimum value. Therefore, the P channel MOSFET 75 is turned off,
Although the P-channel MOSFET 76 is turned on and the equivalent resistance value is lowered, since the MOSFETs 75 and 76 are connected in series, the function of the OFF side has priority and the potential V reg of the constant voltage circuit output terminal 78 becomes low. Will be corrected to.

(d) V<Vreg=V の関係にあるとき、オペアンプ71の反転入力端子の電
位は非反転入力端子の電位より低いので、オペアンプ7
1の出力はほぼ+VDDに近い値となり、PチヤネルM
OSFET75の等価抵抗値は非常に大きくなつて、定
電圧回路出力Vregを下げる方向に作用する。またオ
ペアンプ72の反転入力端子の電位と非反転入力端子の
電位は等しいので、PチヤネルMOSFET76の等価
抵抗値はVreg=Vを保つような値をとるが、MO
SFET75と76は直列の接続の関係にあるので、O
FFの方の作用が優先し、定電圧回路出力端子78の電
位Vregは低くなるように修正される。
(d) When V 8 <V reg = V 9 , the potential of the inverting input terminal of the operational amplifier 71 is lower than the potential of the non-inverting input terminal of the operational amplifier 71.
The output of 1 becomes a value close to + V DD , and P channel M
The equivalent resistance value of the OSFET 75 becomes so large that it acts to lower the constant voltage circuit output V reg . Further, since the potential of the inverting input terminal of the operational amplifier 72 and the potential of the non-inverting input terminal are equal, the equivalent resistance value of the P channel MOSFET 76 has a value such that V reg = V 9 is maintained.
Since the SFETs 75 and 76 are connected in series,
The action of the FF is prioritized, and the potential V reg of the constant voltage circuit output terminal 78 is corrected to be low.

(e) V<V<Vreg の関係にあるときは、オペアンプ71と72は共に、反
転入力端子の電位が非反転入力端子の電位より低いの
で、オペアンプ71と72の出力はともに+VDDに近
くなり、PチヤネルMOSFET75と76の等価抵抗
値は非常に大きくなつて、定電圧回路出力電圧Vreg
は低くなるように修正される。
(e) When V 8 <V 9 <V reg , the operational amplifiers 71 and 72 both have an inverting input terminal potential lower than the non-inverting input terminal potential, and therefore the operational amplifiers 71 and 72 both output + V. It becomes close to DD , and the equivalent resistance value of the P-channel MOSFETs 75 and 76 becomes very large, and the constant voltage circuit output voltage V reg is increased.
Is modified to be lower.

以上、(a)〜(e)までの場合を総合すると、V<V
場合にはVreg=Vで安定する。つまり、抵抗値制
御回路が直列に接続された場合には、低い方の基準電圧
で定電圧回路の出力は安定することがわかる。したがつ
て第16図に示すように、高温において逆にV<V
となつた場合は、低い方の基準電圧Vで安定し、V
reg=Vとなる。したがつて第15図の回路の場
合、定電圧回路の出力Vregは、第1の基準電圧回路
73の出力電圧Vと第2の基準電圧回路74の出力電
圧Vの低い方の電圧となるので、第17図に示す太い
実線81の特性を持つことになる。なお第17図におけ
る破線は、第16図における特性線79と80の一部で
ある。
As described above, when the cases (a) to (e) are summed up, when V 8 <V 9 , V reg = V 8 is stable. That is, it is understood that when the resistance value control circuits are connected in series, the output of the constant voltage circuit is stable at the lower reference voltage. Therefore, as shown in FIG. 16, conversely at high temperature, V 9 <V 8
In this case, the lower reference voltage V 9 stabilizes and V
reg = V 9 . If the although the circuit of the connexion FIG. 15, the output V reg of the constant voltage circuit, lower voltage of the output voltage V 9 of the output voltage V 8 and the second reference voltage circuit 74 of the first reference voltage circuit 73 Therefore, the characteristic of the thick solid line 81 shown in FIG. 17 is obtained. The broken line in FIG. 17 is a part of the characteristic lines 79 and 80 in FIG.

第18図は、本発明を説明するための定電圧回路の第5
の実施例である。第15図は、2個の基準電圧源を用
い、2個の抵抗値制御回路を直列に接続した場合であつ
たが、第18図は、更に拡張して3個の基準電圧源を用
い、3個の抵抗値制御回路を直列にした場合の回路であ
る。第18図において、85は第1の基準電圧源、86
は第2の基準電圧源、87は第1の基準電圧源である。
82,83,84は、ゲインの非常に高いオペアンプで
ある。88,89,90はPチヤネルMOSFETであ
り、それぞれ抵抗値制御回路の役目をする。91は負荷
である。PチヤネルMOSFET88と89と90は、
直列に接続された回路となつて負荷91に直列に接続さ
れ、電源間に接続されている。PチヤネルMOSFET
88と89と90の直列回路と負荷91の接続点が、定
電圧回路の出力端子92となつている。オペアンプ82
の反転入力端子には、第1の基準電圧源85の出力が接
続され、オペアンプ83の反転入力端子には、第2の基
準電圧源86の出力が接続され、オペアンプ84の反転
入力端子には、第3の基準電圧源87の出力が接続され
ている。オペアンプ82,83,84の非反転入力端子
には、共に定電圧回路出力端子92が入力している。オ
ペアンプ82の出力は、PチヤネルMOSFET88の
ゲートに接続され、オペアンプ83の出力はPチヤネル
MOSFET89のゲートに接続され、オペアンプ84
の出力はPチヤネルMOSFET90のゲートに接続さ
れている。
FIG. 18 is a fifth constant voltage circuit for explaining the present invention.
It is an example of. FIG. 15 shows the case where two reference voltage sources are used and two resistance value control circuits are connected in series, but FIG. 18 is further expanded to use three reference voltage sources. This is a circuit when three resistance value control circuits are connected in series. In FIG. 18, 85 is a first reference voltage source and 86
Is a second reference voltage source, and 87 is a first reference voltage source.
Reference numerals 82, 83 and 84 are operational amplifiers having a very high gain. Reference numerals 88, 89 and 90 denote P-channel MOSFETs, each of which serves as a resistance control circuit. 91 is a load. The P-channel MOSFETs 88, 89 and 90 are
The circuit connected in series is connected in series to the load 91 and is connected between the power supplies. P-channel MOSFET
A connection point between the series circuit of 88, 89 and 90 and the load 91 serves as an output terminal 92 of the constant voltage circuit. Operational amplifier 82
Is connected to the output of the first reference voltage source 85, the inverting input terminal of the operational amplifier 83 is connected to the output of the second reference voltage source 86, and the inverting input terminal of the operational amplifier 84 is connected to , The output of the third reference voltage source 87 is connected. The constant voltage circuit output terminal 92 is input to the non-inverting input terminals of the operational amplifiers 82, 83, 84. The output of the operational amplifier 82 is connected to the gate of the P-channel MOSFET 88, the output of the operational amplifier 83 is connected to the gate of the P-channel MOSFET 89, and the operational amplifier 84.
Is connected to the gate of the P-channel MOSFET 90.

さて、以上の回路構成は、第15図の回路の原理を拡張
しただけであり、直列回路においては、等価抵抗値の高
い方が優先して作用する原理は、3個の場合でも変らな
いので、第18図の定電圧回路の出力電圧Vregは、
第1,第2,第3の基準電圧源85,86,87の出力
電圧の最も低い電圧に制御される。したがつて第19図
において特性線93を第1の基準電圧源85の出力電圧
特性、特性線94を第2の基準電圧源86の出力電圧特
性、特性線95を第3の基準電圧源87の出力電圧特性
とすると、第18図の定電圧回路の出力電圧Vreg
第20図に示す太い実線96のように合成された特性と
なる。なお、第20図における破線は、第19図におけ
る特性線93,94,95の一部である。
Now, the above circuit configuration is merely an extension of the principle of the circuit of FIG. 15, and in the series circuit, the principle that the higher equivalent resistance value is preferentially operated does not change even in the case of three circuits. The output voltage V reg of the constant voltage circuit of FIG.
The output voltage of the first, second, and third reference voltage sources 85, 86, 87 is controlled to the lowest voltage. Therefore, in FIG. 19, the characteristic line 93 is the output voltage characteristic of the first reference voltage source 85, the characteristic line 94 is the output voltage characteristic of the second reference voltage source 86, and the characteristic line 95 is the third reference voltage source 87. The output voltage V reg of the constant voltage circuit of FIG. 18 has a combined characteristic as shown by the thick solid line 96 in FIG. The broken line in FIG. 20 is a part of the characteristic lines 93, 94 and 95 in FIG.

以上、第15図においては2個の基準電源の場合、第1
8図においては3個の基準電圧源の場合について述べた
が、一般に基準電圧源がいくつの場合であつても、抵抗
値制御回路を直列に接続すると、定電圧回路の出力電圧
は複数個の基準電圧源の最も低い値が合成された特性と
なる。
As described above, in FIG. 15, in the case of two reference power sources, the first
Although FIG. 8 describes the case of three reference voltage sources, in general, no matter how many reference voltage sources are used, if the resistance value control circuit is connected in series, the output voltage of the constant voltage circuit becomes plural. The lowest value of the reference voltage source is the combined characteristic.

第21図は、本発明を説明するための定電圧回路の第6
の実施例である。前述した第15図と第18図の回路に
おいては、基準電圧源も定電圧回路出力も−VSS(0
電位)を基準にしたものであるが、第21図において
は、基準電圧源も定電圧回路も+VDDを基準にするも
のである。第21図において、100は+VDDを基準
とする第1の基準電圧源、101も同様の第2の基準電
圧源、102も同様の第3の基準電圧源である。97,
98,99は、ゲインの非常に高いオペアンプである。
103,104,105はNチヤネルMOSFETであ
り、それぞれ抵抗値制御回路の役目をしている。106
は負荷である。NチヤネルMOSFET103と104
と105は、直列に接続された回路となつて負荷106
と直列に接続され、電源間に接続されている。Nチヤネ
ルMOSFET103,104,105の直列回路と負
荷106の接続点が定電圧回路の出力端子107となつ
ている。オペアンプ97の反転入力端子には、第1の基
準電圧源100の出力が接続され、オペアンプ98の反
転入力端子には第2の基準電圧源101の出力が接続さ
れ、オペアンプ99の反転入力端子には第3の基準電圧
源102の出力が接続されている。オペアンプ97,9
8,99の非反転入力端子には、共に定電圧回路の出力
端子107が入力している。オペアンプ97の出力は、
NチヤネルMOSFET103のゲートに接続され、オ
ペアンプ98の出力はNチヤネルMOSFET104の
ゲートに接続され、オペアンプ99の出力はNチヤネル
MOSFET105のゲートに接続されている。
FIG. 21 is a sixth constant voltage circuit for explaining the present invention.
It is an example of. In the circuits of FIGS. 15 and 18 described above, both the reference voltage source and the constant voltage circuit output are -V SS (0
The reference voltage source and the constant voltage circuit are based on + V DD in FIG. 21. In FIG. 21, 100 is a first reference voltage source based on + V DD , 101 is a similar second reference voltage source, and 102 is a similar third reference voltage source. 97,
Reference numerals 98 and 99 are operational amplifiers having a very high gain.
Reference numerals 103, 104, and 105 denote N-channel MOSFETs, each of which functions as a resistance value control circuit. 106
Is the load. N-channel MOSFETs 103 and 104
And 105 are connected in series to form a load 106.
Is connected in series and is connected between the power supplies. The connection point between the series circuit of the N-channel MOSFETs 103, 104 and 105 and the load 106 serves as the output terminal 107 of the constant voltage circuit. The output of the first reference voltage source 100 is connected to the inverting input terminal of the operational amplifier 97, the output of the second reference voltage source 101 is connected to the inverting input terminal of the operational amplifier 98, and the inverting input terminal of the operational amplifier 99 is connected. Is connected to the output of the third reference voltage source 102. Operational amplifier 97, 9
The output terminals 107 of the constant voltage circuit are both input to the non-inverting input terminals of 8, 99. The output of the operational amplifier 97 is
The output of the operational amplifier 98 is connected to the gate of the N-channel MOSFET 103, the output of the operational amplifier 98 is connected to the gate of the N-channel MOSFET 104, and the output of the operational amplifier 99 is connected to the gate of the N-channel MOSFET 105.

以上の回路は、第18図の回路を−VSS基準に変換し
ただけであるので、定電圧回路出力端子107には+V
DD側から、第1,第2,第3の基準電圧源の電圧差の
絶対値の最も小さい電圧が合成された特性となつて出力
される。なお、第21図においては基準電圧源が3個の
場合を示したが、このような+VDD基準の定電圧回路
の場合でも、基準電圧源はいくつの場合であつても、同
じ原理で構成できることは云うまでもない。
The circuit described above is merely the circuit of FIG. 18 converted to the −V SS reference, so that the constant voltage circuit output terminal 107 has + V.
From the DD side, the voltage having the smallest absolute value of the voltage difference between the first, second, and third reference voltage sources is output as a combined characteristic. Note that FIG. 21 shows the case where there are three reference voltage sources, but even in the case of such a + V DD reference constant voltage circuit, the reference voltage source is constructed by the same principle no matter how many cases. It goes without saying that you can do it.

第22図は、本発明の回路の第1の実施例である。3個
の基準電圧源を用いた場合であつて、抵抗値制御回路を
すべて並列に接続したのが、第9図の回路であり、すべ
て直列に接続したのが、第18図の回路であつたが、第
22図は、2個の抵抗値制御回路を直列に接続した回路
を、残りの1個の抵抗値制御回路と並列に接続した回路
である。第22図において、39は第1の基準電圧源、
40は第2の基準電圧源、41は第3の基準電圧源であ
る。108,109,110は、ゲインの非常に高いオ
ペアンプである。111,112,113は、Pチヤネ
ルMOSFETであり、それぞれ抵抗値制御回路の役目
をしている。114は負荷である。PチヤネルMOSF
ET111と112は、直列に接続された回路となつて
PチヤネルMOSFET113と並列に接続されてい
る。前記PチヤネルMOSFET111,112,11
3によつて構成された回路と負荷114は直列に接続さ
れ、電源間に接続されている。PチヤネルMOSFET
111,112,113によつて構成された回路と負荷
114の接続点が、定電圧回路の出力端子115となつ
ている。オペアンプ108の反転入力端子には、第1の
基準電圧源39の出力が接続され、オペアンプ109の
反転入力端子には第2の基準電圧源40の出力が接続さ
れ、オペアンプ110の反転入力端子には第3の基準電
圧源41の出力が接続されている。オペアンプ108,
109,110の非反転入力端子には、共に定電圧回路
出力端子115が入力している。オペアンプ108の出
力は、PチヤネルMOSFET111のゲートに接続さ
れ、オペアンプ109の出力はPチヤネルMOSFET
112のゲートに接続され、オペアンプ110の出力は
PチヤネルMOSFET113のゲートに接続されてい
る。
FIG. 22 shows a first embodiment of the circuit of the present invention. When three reference voltage sources are used, the resistance value control circuits are all connected in parallel in the circuit of FIG. 9, and all of them are connected in series in the circuit of FIG. However, FIG. 22 is a circuit in which a circuit in which two resistance value control circuits are connected in series is connected in parallel with the remaining one resistance value control circuit. In FIG. 22, 39 is a first reference voltage source,
40 is a second reference voltage source and 41 is a third reference voltage source. Reference numerals 108, 109, and 110 are operational amplifiers having a very high gain. Reference numerals 111, 112 and 113 are P-channel MOSFETs, each of which serves as a resistance control circuit. 114 is a load. P channel MOSF
The ETs 111 and 112 are connected in parallel with the P-channel MOSFET 113 in a circuit connected in series. The P channel MOSFETs 111, 112, 11
The circuit constituted by 3 and the load 114 are connected in series and are connected between the power sources. P-channel MOSFET
The connection point between the circuit constituted by 111, 112 and 113 and the load 114 serves as the output terminal 115 of the constant voltage circuit. The inverting input terminal of the operational amplifier 108 is connected to the output of the first reference voltage source 39, the inverting input terminal of the operational amplifier 109 is connected to the output of the second reference voltage source 40, and the inverting input terminal of the operational amplifier 110 is connected. Is connected to the output of the third reference voltage source 41. Operational amplifier 108,
The constant voltage circuit output terminal 115 is input to both non-inverting input terminals of 109 and 110. The output of the operational amplifier 108 is connected to the gate of the P-channel MOSFET 111, and the output of the operational amplifier 109 is the P-channel MOSFET.
The output of the operational amplifier 110 is connected to the gate of the P-channel MOSFET 113.

さて、以上の回路において、第22図の第1,第2,第
3の基準電圧源が、第9図における第1,第2,第3の
基準電圧源の特性にそれぞれ等しいものとし、第1,第
2,第3の基準電圧源の特性が、第10図における特性
線47,48,49にそれぞれ対応するとすれば、いま
までの説明により抵抗値制御回路が並列の場合には高い
方の基準電圧、直列の場合には低い方の基準電圧が支配
的になるので、第22図の出力電圧の特性は、第23図
の太い実線116の特性のようになる。なお第23図に
おいて、破線は第10図における特性線47,48,4
9の一部を示している。
Now, in the above circuit, it is assumed that the first, second and third reference voltage sources in FIG. 22 are equal to the characteristics of the first, second and third reference voltage sources in FIG. Assuming that the characteristics of the first, second, and third reference voltage sources correspond to the characteristic lines 47, 48, and 49 in FIG. 10, respectively, the higher one is obtained when the resistance value control circuits are in parallel according to the above description. 22. Since the lower reference voltage becomes dominant in the case of series, the output voltage characteristic of FIG. 22 becomes like the characteristic of the thick solid line 116 of FIG. Note that in FIG. 23, the broken lines are the characteristic lines 47, 48, 4 in FIG.
9 shows a part of 9.

第24図は、本発明の回路の第2の実施例である。第2
4図は、回路としては第22図と同じ構成であるが、第
22図において、第10図における特性線47の特性を
持つ第1の基準電圧源39は、直列構成となつている抵
抗値制御回路111を制御する基準として、また特性線
49の特性を持つ第3の基準電圧源41は、並列構成と
なつている抵抗値制御回路113を制御する基準として
作用していたが、第24図においては、特性線47の特
性を持つ第1の基準電圧源39は、並列構成となつてい
る抵抗値制御回路120を制御する基準として、また特
性線49の特性を持つ第3の基準電圧源41は、直列構
成となつている抵抗値制御回路122を制御する基準と
して作用するように構成されている。つまり、第22図
と第24図の回路は本質的に同じであるが、例として用
いている基準電圧源を第22図と第24図で入れ替えた
ものである。第24図において、基準電圧源39,4
0,41は、それぞれ第10図における特性線47,4
8,49の出力特性を持つとすると、抵抗値制御回路が
並列の場合には高い方の基準電圧が、直列の場合には低
い方の基準電圧が支配するという原理により、第24図
の定電圧回路出力は第25図の太い実線125の特性と
なる。なお第25図において、破線は第10図における
特性線47,48,49の一部を示すものである。
FIG. 24 shows a second embodiment of the circuit of the present invention. Second
4 has the same configuration as that of FIG. 22 as a circuit, but in FIG. 22, the first reference voltage source 39 having the characteristic of the characteristic line 47 in FIG. 10 has a resistance value of a serial configuration. The third reference voltage source 41 having the characteristic of the characteristic line 49 acts as a reference for controlling the control circuit 111 and as a reference for controlling the resistance value control circuit 113 having the parallel configuration. In the figure, the first reference voltage source 39 having the characteristic of the characteristic line 47 is used as a reference for controlling the resistance value control circuit 120 in the parallel configuration, and the third reference voltage source having the characteristic of the characteristic line 49 is used. Source 41 is configured to act as a reference for controlling resistance control circuit 122 in a series configuration. That is, the circuits of FIGS. 22 and 24 are essentially the same, but the reference voltage source used as an example is replaced with that of FIGS. 22 and 24. In FIG. 24, reference voltage sources 39, 4
0 and 41 are characteristic lines 47 and 4 in FIG. 10, respectively.
With the output characteristics of 8, 49, the higher reference voltage is dominant when the resistance value control circuit is in parallel, and the lower reference voltage is dominant when the resistance value control circuit is in series. The voltage circuit output has the characteristic indicated by the thick solid line 125 in FIG. Note that in FIG. 25, the broken line shows a part of the characteristic lines 47, 48, 49 in FIG.

第26図は、本発明の回路の第3の実施例である。3個
の基準電圧源を用いた場合であつて、抵抗値制御回路を
直列や並列や、またそれを組み合わせた場合の例を第9
図,第18図,第22図で示したが、第26図は、2個
の抵抗値制御回路を並列に接続した回路を、残りの1個
の抵抗値制御回路と直列に接続した場合の回路である。
第26図において、39は第1の基準電圧源、40は第
2の基準電圧源、41は第3の基準電圧源である。12
6,127,128は、ゲインの非常に高いオペアンプ
である。129,130,131はPチヤネルMOSF
ETであり、それぞれ抵抗値制御回路の役目をしてい
る。132は負荷である。PチヤネルMOSFET12
9と131は、並列に接続された回路となつてPチヤネ
ルMOSFET130と直列に接続されている。前記P
チヤネルMOSFET129と131によつて構成され
た回路と負荷132は直列に接続され、電源間に接続さ
れている。PチヤネルMOSFET129と130と1
31によつて構成された回路と、負荷132の接続点が
定電圧回路の出力端子133となつている。オペアンプ
126の反転入力端子には第1の基準電圧源39の出力
が接続され、オペアンプ127の反転入力端子には第2
の基準電圧源40の出力が接続され、オペアンプ128
の反転入力端子には第3の基準電圧源41の出力が接続
されている。オペアンプ126,127,128の非反
転入力端子には、共に定電圧回路出力端子133が入力
している。オペアンプ126の出力は、PチヤネルMO
SFET129のゲートに接続され、オペアンプ127
の出力は、PチヤネルMOSFET130のゲートに接
続され、オペアンプ128の出力はPチヤネルMOSF
ET131のゲートに接続されている。
FIG. 26 shows a third embodiment of the circuit of the present invention. In the case where three reference voltage sources are used, the resistance value control circuit is connected in series or in parallel, or a combination thereof is used.
As shown in FIGS. 18, 18 and 22, FIG. 26 shows a case where a circuit in which two resistance value control circuits are connected in parallel is connected in series with the remaining one resistance value control circuit. Circuit.
In FIG. 26, 39 is a first reference voltage source, 40 is a second reference voltage source, and 41 is a third reference voltage source. 12
Reference numerals 6, 127 and 128 are operational amplifiers having a very high gain. 129, 130, 131 are P-channel MOSF
ET, each of which serves as a resistance control circuit. 132 is a load. P-channel MOSFET 12
9 and 131 are connected in series with the P-channel MOSFET 130 as a circuit connected in parallel. The P
The circuit constituted by the channel MOSFETs 129 and 131 and the load 132 are connected in series and connected between the power supplies. P-channel MOSFETs 129, 130 and 1
The connection point of the circuit constituted by 31 and the load 132 serves as the output terminal 133 of the constant voltage circuit. The output of the first reference voltage source 39 is connected to the inverting input terminal of the operational amplifier 126, and the second input is connected to the inverting input terminal of the operational amplifier 127.
The output of the reference voltage source 40 of
The output of the third reference voltage source 41 is connected to the inverting input terminal of. The constant voltage circuit output terminal 133 is input to the non-inverting input terminals of the operational amplifiers 126, 127, and 128. The output of the operational amplifier 126 is the P channel MO.
Connected to the gate of SFET129, operational amplifier 127
Is connected to the gate of the P-channel MOSFET 130, and the output of the operational amplifier 128 is the P-channel MOSF.
It is connected to the gate of ET131.

さて以上の回路において、第26図における第1,第
2,第3の基準電圧源の特性が、第10図における特性
線47,48,49にそれぞれ対応するとすれば、抵抗
値制御回路が並列の場合には高い方の基準電圧源が支配
し、直列の場合には低い方の基準電圧が支配するという
原理により、第26図の定電圧回路出力は第27図の太
い実線134の特性となる。なお第27図において、破
線は第10図における特性線47,48,49の一部を
示すものである。
In the above circuit, assuming that the characteristics of the first, second, and third reference voltage sources in FIG. 26 correspond to the characteristic lines 47, 48, 49 in FIG. 10, respectively, the resistance value control circuits are in parallel. In the case of, the higher reference voltage source dominates, and in the case of a series, the lower reference voltage dominates, and the constant voltage circuit output of FIG. 26 has the characteristics of the thick solid line 134 of FIG. Become. Note that in FIG. 27, the broken line shows a part of the characteristic lines 47, 48, 49 in FIG.

さて、第9図,第22図,第24図,第26図の回路に
おいては、第10図に示す3つの特性線をそれぞれ持つ
3個の基準電圧源を同じように用いながら、それによつ
てそれぞれ制御される抵抗値制御回路の直並列の組み合
わせを変えることにより、第11図,第23図,第25
図,第27図に示すように、定電圧回路出力特性を様々
に変えられることがわかる。したがつて一般に、1個の
基準電圧源によつて目的の特性を定電圧回路を得られな
いときには、目的の特性の一部もしくは近い特性をそれ
ぞれ持つ異なつた複数個の基準電圧源を用い、それぞれ
によつて制御される抵抗値制御回路の直並列を様々に組
み合わせることによつて、自在に特性を合成し、目的の
特性を持つ定電圧回路を得ることができる。
Now, in the circuits of FIGS. 9, 22, 24, and 26, three reference voltage sources each having three characteristic lines shown in FIG. By changing the series-parallel combination of the resistance value control circuits to be controlled respectively, FIG. 11, FIG. 23, and FIG.
As shown in FIG. 27 and FIG. 27, it can be seen that the output characteristics of the constant voltage circuit can be variously changed. Therefore, in general, when it is not possible to obtain a constant voltage circuit with a target characteristic by one reference voltage source, a plurality of different reference voltage sources each having a part of or close to the target characteristic are used, By variously combining the series and parallel of the resistance value control circuits controlled by each, the characteristics can be freely combined to obtain the constant voltage circuit having the desired characteristics.

さて、以上の回路においては、基準電圧源の出力電圧と
定電圧回路の出力電圧が等しい場合の回路について述べ
て来たが、第28図は、基準電圧源の出力電圧と定電圧
回路の出力電圧が、必ずしも等しくない場合の回路であ
る。第28図の回路において、135,137はPチヤ
ネルMOSFETであり、、136,138はNチヤネ
ルMOSFETであり、MOSFET135,136,
137,138によつて基準電圧回路139が構成され
ている。140は、ゲインの非常に高いオペアンプであ
る。141はPチヤネルMOSFETであり、抵抗値制
御回路の役目をしている。142は負荷である。Pチヤ
ネルMOSFET135とNチヤネルMOSFET13
6は直列に接続され、電源間に接続されている。Pチヤ
ネルMOSFET135とNチヤネルMOSFET13
6のゲートは、共にPチヤネルMOSFET135とN
チヤネルMOSFET136の接続点に接続されてい
る。PチヤネルMOSFET141とPチヤネルMOS
FET137とNチヤネルMOSFET138は直列に
接続され、電源間に接続されている。MOSFET13
7と138のゲートは、共にMOSFET137と13
8の接続点に接続されている。オペアンプ140の反転
入力端子は、MOSFET135と136の接続点に接
続され、非反転入力端子はMOSFET137と138
の接続点に接続されている。オペアンプ140の出力
は、PチヤネルMOSFET141のゲートに接続され
ている。PチヤネルMOSFET141と137の接続
点が定電圧回路出力端子143となり、定電圧回路出力
端子143と−VSSの間に負荷142が接続されてい
る。ここでMOSFET135,136,137,13
8のβをそれぞれβP10,βN10,βP11,β
N11とし、スレツシユホールド電圧をそれぞれ
TP,VTN,VTP,VTNとする。MOSFET
135と136の接続点の電位をV10とし、MOSF
ET137と138の接続点の電位をV11とする。ま
た−VSSを0電位とし、+VDDと−VSSの電位差
をVDDとし、定電圧回路出力端子143の電位をV
regとする。このときMOSFET135と136に
流れる電流は等しいから の関係があり、解くと 但し となる。ここでβP10<<βN10と設計すれば(21
8)式は V10≒VTN………(219) となる。またMOSFET137と138に流れる電流
は等しいから の関係があり、解くと となる。さてオペアンプ140のゲインは非常に高いの
で、安定点においては V10=V11 ………(222) となる。したがつて(219),(221),(22
2)式により Vreg=VTP+VTN ………(223) となる。したがつて、第28図の回路においては、基準
電圧源139において出力された電圧V10,V11
電圧は、共にほぼVTNであるのに対し、定電圧回路出
力は(VTP+VTN)と異なつており、このような回
路もあることがわかる。
In the circuit described above, the circuit in the case where the output voltage of the reference voltage source and the output voltage of the constant voltage circuit are the same has been described. FIG. 28 shows the output voltage of the reference voltage source and the output of the constant voltage circuit. This is a circuit when the voltages are not necessarily equal. In the circuit of FIG. 28, 135 and 137 are P-channel MOSFETs, 136 and 138 are N-channel MOSFETs, and MOSFETs 135, 136 and 136.
A reference voltage circuit 139 is configured by 137 and 138. 140 is an operational amplifier with a very high gain. Reference numeral 141 denotes a P-channel MOSFET, which serves as a resistance value control circuit. 142 is a load. P-channel MOSFET 135 and N-channel MOSFET 13
6 is connected in series and is connected between power supplies. P-channel MOSFET 135 and N-channel MOSFET 13
The gates of 6 are both P-channel MOSFET 135 and N.
It is connected to the connection point of the channel MOSFET 136. P-channel MOSFET 141 and P-channel MOS
The FET 137 and the N-channel MOSFET 138 are connected in series and connected between the power supplies. MOSFET 13
The gates of 7 and 138 are both MOSFETs 137 and 13
8 connection points. The inverting input terminal of the operational amplifier 140 is connected to the connection point of the MOSFETs 135 and 136, and the non-inverting input terminal thereof is the MOSFETs 137 and 138.
Is connected to the connection point of. The output of the operational amplifier 140 is connected to the gate of the P-channel MOSFET 141. The connection point between the P-channel MOSFETs 141 and 137 becomes the constant voltage circuit output terminal 143, and the load 142 is connected between the constant voltage circuit output terminal 143 and -V SS . Here, the MOSFETs 135, 136, 137, 13
8 β is β P10 , β N10 , β P11 , β
N11 and threshold voltages are V TP , V TN , V TP and V TN , respectively. MOSFET
The potential of the connection point of 135 and 136 is set to V 10 , and the MOSF
The potential at the connection point between ET137 and 138 is V 11 . Further, −V SS is 0 potential, the potential difference between + V DD and −V SS is V DD, and the potential of the constant voltage circuit output terminal 143 is V DD.
reg . At this time, the currents flowing through the MOSFETs 135 and 136 are equal, There is a relationship of However Becomes If we design β P10 << β N10 (21
The expression 8) is V 10 ≈V TN (...) (219). Also, since the currents flowing through the MOSFETs 137 and 138 are equal, There is a relationship of Becomes Since the gain of the operational amplifier 140 is very high, V 10 = V 11 (222) at the stable point. Therefore, (219), (221), (22
According to the formula 2), V reg = V TP + V TN (223) Therefore, in the circuit of FIG. 28, the voltages V 10 and V 11 output from the reference voltage source 139 are both approximately V TN , while the constant voltage circuit output is (V TP + V TN ) And that there is such a circuit.

さて第29図において第1の基準電圧源139とオペア
ンプ140と抵抗値制御回路としてのPチヤネルMOS
FET141は、第28図で説明した基準電圧源の出力
電圧と定電圧回路出力が必ずしも同じでない回路であ
る。また、第2の基準電圧源144とオペアンプ145
と抵抗値制御回路としてのPチヤネルMOSFET14
6は、第2図で説明し、第6図,第9図等であらわれた
基準電圧源の電圧と等しい定電圧回路出力を出す回路で
ある。なお第29図において、147は負荷であり、1
48は定電圧回路出力端子である。さて第2の基準電圧
源の出力電圧をV12とすると、抵抗値制御回路141
と146は並列に接続されているので、(VTP+V
TN)とV12の値の大きい方が単独もしくは合成され
て出力されることになる。つまり、複数個の基準電圧源
の特性の合成は、必ずしも基準電圧源の出力電圧と定電
圧回路出力電圧の等しい回路ばかりではなく、等しくな
い回路どうしの場合でも、また等しい回路と等しくない
回路の場合でも、特性の合成は出来るのである。
Now, referring to FIG. 29, a first reference voltage source 139, an operational amplifier 140, and a P channel MOS as a resistance value control circuit.
The FET 141 is a circuit in which the output voltage of the reference voltage source described in FIG. 28 and the constant voltage circuit output are not necessarily the same. In addition, the second reference voltage source 144 and the operational amplifier 145
And a P-channel MOSFET 14 as a resistance control circuit
Reference numeral 6 is a circuit which outputs a constant voltage circuit output which is the same as the voltage of the reference voltage source shown in FIGS. 6 and 9 described in FIG. In FIG. 29, 147 is a load,
Reference numeral 48 is a constant voltage circuit output terminal. Now, assuming that the output voltage of the second reference voltage source is V 12 , the resistance control circuit 141
And 146 are connected in parallel, so (V TP + V
The one with the larger value of TN ) and V 12 is output alone or as a composite. In other words, the combination of the characteristics of the plurality of reference voltage sources is not limited to the circuit in which the output voltage of the reference voltage source and the output voltage of the constant voltage circuit are equal to each other. In this case, the characteristics can be combined.

以上説明したように、本発明によれば、電源と定電圧出
力端子との間に複数のFETを接続し、これら複数のF
ETを対応する基準電圧源の温度特性に合わせて任意の
組み合わせで直列および並列に接続することにより、定
電圧出力端子から任意の温度特性をもつ定電圧を出力す
ることができるという効果がある。
As described above, according to the present invention, a plurality of FETs are connected between the power source and the constant voltage output terminal, and a plurality of these F
By connecting ET in series and in parallel in an arbitrary combination according to the temperature characteristics of the corresponding reference voltage source, there is an effect that a constant voltage having an arbitrary temperature characteristic can be output from the constant voltage output terminal.

特に本発明によれば、FETの接続を並列または直列の
いずれかに選択することにより、異なる温度特性をもつ
複数の基準電圧源の中から、高い方の基準電圧または低
い方の基準電圧を任意に選択して、所望の温度特性をも
つ定電圧を発生させることができる。
In particular, according to the present invention, by selecting the connection of the FETs in parallel or in series, a higher reference voltage or a lower reference voltage can be arbitrarily selected from a plurality of reference voltage sources having different temperature characteristics. Can be selected to generate a constant voltage having a desired temperature characteristic.

【図面の簡単な説明】[Brief description of drawings]

第1図,第2図は、従来の定電圧回路例を示す回路図、
第3図は負荷の一例を示す回路図、第4図,第5図は、
定電圧回路出力電圧と発振停止電圧の温度特性を示す
図、第6図は本発明を説明する定電圧回路の第1の実施
例を示す回路図、第7図は、第6図の回路で用いた基準
電圧源の温度特性と、第3図の回路の発振停止電圧の温
度特性を示す図、第8図は、第6図の定電圧回路の出力
電圧の温度特性と、第3図の回路の発振停止電圧の温度
特性を示す図、第9図は本発明を説明する定電圧回路の
第2の実施例を示す回路図、第10図は、第9図の回路
で用いた基準電圧源の温度特性を示す図、第11図は、
第9図の定電圧回路の出力電圧の温度特性を示す図、第
12図は本発明を説明する定電圧回路の第3の実施例を
示す回路図、第13図,第14図は、+VDDを基準と
した基準電圧源の例を示す回路図、第15図は本発明を
説明する定電圧回路の第4の実施例を示す回路図、第1
6図は第15図の回路で用いた基準電圧源の温度特性を
示す図、第17図は第15図の定電圧回路の出力電圧の
温度特性を示す図、第18図は本発明を説明する定電圧
回路の第5の実施例を示す回路図、第19図は第18図
の回路で用いた基準電圧源の温度特性を示す図、第20
図は第18図の定電圧回路の出力電圧の温度特性を示す
図、第21図は本発明を説明する定電圧回路の第6の実
施例を示す回路図、第22図は本発明の第1実施例を示
す回路図、第23図は第22図の定電圧回路の出力電圧
の温度特性を示す図、第24図は本発明の第2実施例を
示す図、第25図は第24図の定電圧回路の出力電圧の
温度特性を示す図、第26図は本発明の第3実施例を示
す回路図、第27図は第26図の定電圧回路の出力電圧
の温度特性を示す図、第28図は従来の定電圧回路の第
3例を示す回路図、第29図は本発明の第4の実施例を
示す回路図である。 1,6,28,29,36,37,38,51,52,
53,71,72,82,83,84,97,98,9
9,108,109,110,117,118,11
9,126,127,128,140,145……オペ
アンプ 2……ツエナーダイオード 3,17……抵 抗 4,10,27,39,40,41,54,55,5
6,73,74,85,86,87,100,101,
102,139,144……基準電圧源 5,13,18,19,33,46,61,65,7
0,78,92,107,115,124,133,1
43,148……端 子 7,8,14,23,24,62,66,67,13
5,137……PチヤネルMOSFET 9,15,25,26,63,64,68,69,13
6,138……NチヤネルMOSFET 11,30,31,42,43,44,75,76,8
8,89,90,111,112,113,120,1
21,122,129,130,131,141,14
6……抵抗値制御回路としてのPチヤネルMOSFET 57,58,59,103,104,105……抵抗値
制御回路としてのNチヤネルMOSFET 12,32,45,60,77,91,106,11
4,123,132,142,147……負 荷 16……コンデンサ
1 and 2 are circuit diagrams showing examples of conventional constant voltage circuits,
FIG. 3 is a circuit diagram showing an example of the load, and FIGS. 4 and 5 are
FIG. 6 is a circuit diagram showing temperature characteristics of a constant voltage circuit output voltage and oscillation stop voltage, FIG. 6 is a circuit diagram showing a first embodiment of a constant voltage circuit for explaining the present invention, and FIG. 7 is a circuit diagram of FIG. The temperature characteristic of the reference voltage source used and the temperature characteristic of the oscillation stop voltage of the circuit of FIG. 3 are shown. FIG. 8 is the temperature characteristic of the output voltage of the constant voltage circuit of FIG. FIG. 9 is a diagram showing a temperature characteristic of an oscillation stop voltage of the circuit, FIG. 9 is a circuit diagram showing a second embodiment of a constant voltage circuit for explaining the present invention, and FIG. 10 is a reference voltage used in the circuit of FIG. Figure 11 shows the temperature characteristics of the source,
FIG. 9 is a diagram showing the temperature characteristics of the output voltage of the constant voltage circuit of FIG. 9, FIG. 12 is a circuit diagram showing a third embodiment of the constant voltage circuit for explaining the present invention, and FIGS. 13 and 14 are + V. FIG. 15 is a circuit diagram showing an example of a reference voltage source based on DD , FIG. 15 is a circuit diagram showing a fourth embodiment of a constant voltage circuit for explaining the present invention, and FIG.
6 shows the temperature characteristics of the reference voltage source used in the circuit of FIG. 15, FIG. 17 shows the temperature characteristics of the output voltage of the constant voltage circuit of FIG. 15, and FIG. 18 explains the present invention. FIG. 19 is a circuit diagram showing a fifth embodiment of a constant voltage circuit for operating the circuit, FIG. 19 is a diagram showing temperature characteristics of a reference voltage source used in the circuit of FIG.
18 is a diagram showing the temperature characteristics of the output voltage of the constant voltage circuit shown in FIG. 18, FIG. 21 is a circuit diagram showing a sixth embodiment of the constant voltage circuit for explaining the present invention, and FIG. 22 is a diagram showing the present invention. FIG. 23 is a circuit diagram showing one embodiment, FIG. 23 is a diagram showing temperature characteristics of output voltage of the constant voltage circuit of FIG. 22, FIG. 24 is a diagram showing a second embodiment of the present invention, and FIG. The figure which shows the temperature characteristic of the output voltage of the constant voltage circuit of the figure, FIG. 26 is the circuit diagram which shows 3rd Example of this invention, FIG. 27 shows the temperature characteristic of the output voltage of the constant voltage circuit of FIG. FIG. 28 is a circuit diagram showing a third example of a conventional constant voltage circuit, and FIG. 29 is a circuit diagram showing a fourth example of the present invention. 1, 6, 28, 29, 36, 37, 38, 51, 52,
53, 71, 72, 82, 83, 84, 97, 98, 9
9, 108, 109, 110, 117, 118, 11
9, 126, 127, 128, 140, 145 ... Operational amplifier 2 ... Zener diode 3, 17 ... Resistor 4, 10, 27, 39, 40, 41, 54, 55, 5
6, 73, 74, 85, 86, 87, 100, 101,
102, 139, 144 ... Reference voltage source 5, 13, 18, 19, 33, 46, 61, 65, 7
0,78,92,107,115,124,133,1
43,148 ... Terminals 7,8,14,23,24,62,66,67,13
5,137 ... P channel MOSFET 9, 15, 25, 26, 63, 64, 68, 69, 13
6,138 ... N channel MOSFET 11, 30, 31, 42, 43, 44, 75, 76, 8
8, 89, 90, 111, 112, 113, 120, 1
21,122,129,130,131,141,14
6 ... P-channel MOSFET 57, 58, 59, 103, 104, 105 as resistance value control circuit ... N-channel MOSFET 12, 32, 45, 60, 77, 91, 106, 11 as resistance value control circuit
4,123,132,142,147 ... Load 16 ... Capacitor

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】温度特性の異なる少なくとも3個の基準電
圧源と、 対応する基準電圧源の出力する基準電圧が第1の入力端
子に入力され、定電圧出力端子の出力電圧又はこの出力
電圧と所定の関係にある電圧が第2の入力端子に入力さ
れる複数のオペアンプと、 電源と定電圧出力端子との間に接続され、対応するオペ
アンプの出力電圧により抵抗値が制御される複数のFE
Tと、 を含み、 前記複数のFETは、 対応する基準電圧源の温度特性に合わせて、任意の組み
合わせで直列及び並列接続され、前記定電圧出力端子か
ら任意の温度特性を持つ定電圧を出力させることを特徴
とする定電圧回路。
1. At least three reference voltage sources having different temperature characteristics, and a reference voltage output from the corresponding reference voltage source is input to a first input terminal, and the output voltage of the constant voltage output terminal or this output voltage A plurality of operational amplifiers, each of which has a voltage having a predetermined relationship input to the second input terminal, and a plurality of FEs, which are connected between the power supply and the constant voltage output terminal and whose resistance value is controlled by the output voltage of the corresponding operational amplifier.
T includes, and the plurality of FETs are connected in series and in parallel in any combination according to the temperature characteristics of the corresponding reference voltage source, and output a constant voltage having an arbitrary temperature characteristic from the constant voltage output terminal. A constant voltage circuit characterized by:
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