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JPH061605B2 - デイジタル信号記録伝送方法 - Google Patents

デイジタル信号記録伝送方法

Info

Publication number
JPH061605B2
JPH061605B2 JP60021651A JP2165185A JPH061605B2 JP H061605 B2 JPH061605 B2 JP H061605B2 JP 60021651 A JP60021651 A JP 60021651A JP 2165185 A JP2165185 A JP 2165185A JP H061605 B2 JPH061605 B2 JP H061605B2
Authority
JP
Japan
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data
code
recording
circuit
blocks
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Application number
JP60021651A
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JPS61182676A (ja
Inventor
雅博 伊藤
正治 小林
孝雄 荒井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP60021651A priority Critical patent/JPH061605B2/ja
Priority to DE8686101475T priority patent/DE3685127D1/de
Priority to EP86101475A priority patent/EP0191410B1/en
Priority to US06/827,606 priority patent/US4716567A/en
Publication of JPS61182676A publication Critical patent/JPS61182676A/ja
Publication of JPH061605B2 publication Critical patent/JPH061605B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/276—Interleaving address generation
    • H03M13/2764—Circuits therefore
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
    • G11B20/1806—Pulse code modulation systems for audio signals
    • G11B20/1809—Pulse code modulation systems for audio signals by interleaving
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/76—Television signal recording
    • H04N5/91—Television signal processing therefor
    • H04N5/92—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
    • H04N5/926—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback by pulse code modulation
    • H04N5/9265—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback by pulse code modulation with processing of the sound signal
    • H04N5/9267—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback by pulse code modulation with processing of the sound signal using time division multiplex of the PCM audio and PCM video signals

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Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はディジタル信号を記録再生する装置に係り、特
に誤り検出訂正符号を分散させる構成で生成および記録
するインターリーブ回路に用いて好適なディジタル信号
の記録伝送方法に関する。
〔発明の背景〕
従来のディジタル信号記録再生装置は特開昭５８−１８
７０３９号記載のように、入力される各データ間にブロ
ック単位の遅延によるインターリーブを施して記録再生
する方法がとられている。これはディジタルオーディオ
テープレコーダのような装置では高密度記録を行うた
め、その結果バースト性のエラーが増大するがこれをラ
ンダムエラーに変換し、誤り検出訂正符号の効果を高め
るとともに誤り訂正不能となった場合に対しても、その
前後のデータが同時に誤りとならないようにして、この
正しい両データの平均値データで近似補間することを目
的としている。このようにオーディオ信号やビデオ信号
の場合は誤りデータを平均値補間したとしても、Ｄ／Ａ
変換されて出力する信号では聴覚上あるいは視覚上それ
ほど支障はない。ところがフロッピーディスクのように
データレコーダとして使用されるようなディジタル信号
の記録再生装置では、データ１ビットの誤りがあっても
致命的な欠陥となるため、誤り検出もれや誤訂正は存在
してはならず、もちろん平均値補間などのデータを変換
してしまうような方法は使用できない。そこでデータレ
コーダなどでは絶対的に誤り発生回数を低減するため記
録密度を低くしてエラーレートを低減させる方法が一般
的である。
この様な従来技術の一例として特開昭５９−８４３０５
号に記載されるような静止画情報を専用のフロッピーデ
ィスクに記録する電子カメラ（スチルカメラまたはビデ
オフロッピー）システムを用いて画像の代わりにディジ
タルデータを記録する場合において述べる。
第２図は電子カメラのデータ記録のための記録フォーマ
ットである。図中（ａ）はフレーム構成を示し、１フレ
ームは１２８ブロックから構成されるとともに、２１は
ヘッド接触開始位置に相当し、マージンとしてバースト
信号等が記録される。またＩＤ部は入力される信号以外
の制御信号を付加する領域である。（ｂ）は１ブロック
の構成を示しており、Ｓｙｎｃは同期信号、ＢＡはブロ
ックアドレスおよびサブコード、ＣＲＣはＢＡ部の誤り
検出を行うパリティ符号である。ＰＣＭｄａｔａ領域は
入力されるデータを３２サンプル（１サンプルは８ビッ
トで全２５６ビット）に分割し、Ｃ1，Ｃ2はＰＣＭｄａ
ｔａの誤り検出および訂正を行うための第１および第２
の符号を記録する領域で、たとえばリードソロモン符号
等が生成されて記録される。２２はビデオフロッピーデ
ィスクとよばれる磁気シートであり、図中２３〜２６に
示すような４セクタに分割して記録する方法がとられ
る。
第３図は従来のインターリーブによるメモリマップであ
る。図中ＢＬＯＣＫは第２図に示した１ブロック構成と
対応しており、Ｓはサブコード等、所定の冗長符号を記
憶する領域、Ｄは入力されるＰＣＭデータの記録領域、
Ｃ1,Ｃ2は第１および第２の誤り検出訂正符号による冗
長パリティ符号を記録する領域である。従来のインター
リーブでは、入力される時系列順の各データにそれぞれ
同一の遅延を与えて同図矢印Ｂに示した位置に各々記憶
する。また矢印Ｂに位置するデータから第２の符号Ｃ2
を生成して上記同一の遅延による矢印Ｑの位置に記憶す
る。さらに第１の符号Ｃ1は矢印Ａに位置するＰＣＭデ
ータおよび符号Ｃ2から生成し、矢印Ｐで示した様に矢
印Ａと同一ブロック上に記憶する。ここで各ブロックの
同期信号から符号Ｃ1までを矢印Ａ，Ｐの順でかつブロ
ック番号の順に従って読みだし記録する。したがって入
力される時系列データおよび符号Ｃ2は矢印Ｂ，Ｑで示
したようなブロックごとに遅延されたインターリーブが
かかることになり、またＣ1は１ブロックで完結して生
成、記録されることになる。
上記従来の技術によるインターリーブを施した記録方法
では、２点の課題があげられる。第１は重ね書きによる
アフターレコーディングを行った際の消え残りによる誤
り誤検出、誤訂正が発生すること。第２は予め決められ
たメモリ領域内で一定遅延のインターリーブによる訂正
符号の生成を行うことによるメモリ容量との不整合ある
いは訂正能力の劣化である。以下この課題について詳細
に説明する。
第４図は上記第１の課題を説明する図で、図中ａ，ｂは
各フレーム信号中のブロックおよびそのブロック番号で
ある。ここで（ａ）は正常な状態で信号が記録される位
置関係を示しており、磁気シートの回転に応じて生じる
ＴＡＣ1パルスで挾まれた位置Ｔに記録される。また
（ａ）の様に記録されている上から重ね書きによってア
フターレコーディングを行った場合に、しかもＴＡＣ2
パルスが同図（ｂ）のように本来記録される位置Ｔから
ずれた場合を考える。この時アフターレコーディング後
の信号は同図（ｃ）のようになり、Ｅで示した部分はア
フターレコーディング信号（ｂ）の終了部にあたるた
め、古いブロックデータａ125，ａ126が誤りになったと
する。この時ａ127，ａ128は古いデータではあるがブロ
ック完結形で生成、記録されたＣ1符号によるチェック
を行った場合、誤りとはならない。また再生時において
は同図（ｃ）のパルスＲＰのように、本来記録される領
域Ｔより前後ともマージンをとったＲの領域でデータ検
出が行われるため、（ｂ）のようにアフターレコーディ
ングが行われると、データはＴ領域にあるｂ3，ｂ4，
…，ｂ128，ａ125，ａ126，ａ127，ａ128の１２８個が
新しく記録されたデータとして取り扱われることにな
る。この結果、ａ125，ａ126が誤りとなっている場合、
誤りと判断されていないｂ4〜ｂ128およびａ127，ａ128
の各データにより誤りデータａ125，ａ126の誤り訂正が
行われることになり誤訂正が発生してしまうことにな
る。したがって従来の装置では記録が終了した際に同図
（ｄ）の斜線部に示したようなアフターレコーディング
マージンとして一定の期間無信号を記録するための回路
および装置が必要であった。
次に第２の課題を説明する。ディジタル記録装置におい
ては前述したようなブロック単位で完結する誤り訂正符
号Ｃ1が付加されるが、さらに効果的な訂正能力を得る
ために、これらにクロスした斜光の系列で第２の誤り訂
正符号Ｃ2が付加されることが多い。この場合隣接する
データ間の遅延をより大きくすることでバースト性のエ
ラーに対する訂正能力を向上させる効果が得られる。し
かしながら遅延を大きくすればするほど必要となるメモ
リ容量も大きくなる。ここで一定ブロック数から構成さ
れるフレーム内でＣ2符号を完結させる場合等において
はメモリの容量が一定に決められるため、この領域内で
より大きな遅延を与えてやれば最大の効果が発揮できる
ことになる。ところが従来のように一定の遅延で隣接す
るデータの距離ｄを大きくする時、たとえば１フレーム
が１２８ブロックで構成され、Ｃ2符号が３６サンプル
から生成される場合は、１２８／３６以下の最大の整数
は３となり、隣接するデータの距離ｄは３ブロックとな
る。しかしながらｄを３で一定にすると３６×３＝１０
８ブロックとなって最大１２８ブロックの分散に対して
効率良く分散したことにはならず、それだけバーストエ
ラーに対する訂正能力が薄れることになってしまう。
〔発明の目的〕
本発明の目的は上記第２の課題を解決し、一定のメモリ
領域内で効率の良い分散（隣接するデータ間の遅延）を
与えてバーストエラーに対する訂正能力が向上するディ
ジタル信号の記録再生装置を提供することにある。
〔発明の概要〕
上記目的を実現するために、少なくとも２種類以上の異
なる距離ｄ1〜ｄｎ（遅延量）を備え、Ｃ2符号を構成す
る系列のそれぞれ隣接するデータ間に上記異なる遅延量
を組み合わせて与え、符号が完結する総遅延量が所定の
メモリ容量（あるいはブロック数）に最も近付けること
によって達成される。
上記手段はたとえばＣ2符号がフレームで完結し、１フ
レームが１２８ブロックで構成され、Ｃ2が３６サンプ
ルから生成される場合において、第１の距離ｄ1を３ブ
ロックとし、これと異なる第２の距離d2を４ブロックと
して隣接するデータ間でそれぞれ交互に与えて記録する
ことである。
これによって一定遅延量を与えた場合に換算して隣接す
るデータ間の遅延が（３＋４）／２＝３．５ブロックと
なり、一定遅延ｄ＝３ブロックとした場合に対してバー
ストエラーに対する訂正能力が向上する。またＣ2符号
が完結する総遅延量は３．５×３６＝１２６ブロックと
なり、データ格納のために既存する１２８ブロック相当
のメモリ容量を最大限有効に活用して実現できる。
〔発明の実施例〕
以下本発明の一実施例を第１図により説明する。第１図
（ａ）は誤り検出訂正符号生成あるいはインターリーブ
のためのメモリーマップで、（ｂ）はその一部の拡大図
であり、第２図（ｂ）のブロック構成と対応して示して
いる。ここで入力された時系列のディジタルデータは矢
印Ａ’で示した順でメモリーマップ上黒丸Ｗ1〜Ｗ32で
示した位置に順次記録されてゆくものとすると、同図中
白丸Ｄ1〜Ｄ3で示した位置のデータ３２個から矢印Ｂ’
の順でＣ2符号ｑ0〜ｑ3が生成され、図示した位置に記
憶される。ここでＣ2符号が生成されるデータＤ1〜Ｄ32
の記憶位置、および生成されたＣ2符号ｑ0〜ｑ3の記憶
位置は隣り合うデータ間の遅延ブロック距離ｄが交互に
ｄ＝３，ｄ＝４となるような非線形の形となっている。
またＣ1符号Ｐ0〜Ｐ3を生成するデータは図中黒丸Ｗ1〜
Ｗ32およびＣ2符号Ｑ0〜Ｑ3の３７個で、矢印Ａ’の順
により生成されるとともに（ｂ）に示したＰ0〜Ｐ3の位
置すなわちｄ’＝１の関係となるような遅延のかかった
位置に記憶される。このように記憶されたデータを磁気
シートに記憶するために読みだす順番を図中矢印Ａ’の
順とする。つまり第１図（ｂ）において第ｎ番目のブロ
ックに示したように、Ｓｙｎｃ，Ｗ0，Ｓ，Ｐ，Ｗ1〜Ｗ
32，Ｑ0〜Ｑ3，Ｐ0，Ｐ1’，Ｐ2’，Ｐ3’の順とする。
この結果はすなわち入力された時系列なデータはインタ
ーリーブをかけることなく、入力した順で読みだし記録
する。また、Ｃ2符号についてはｄ＝３，ｄ＝４の非線
形インターリーブを施し、４シンボルのＣ1符号Ｐ0〜Ｐ
3についてはＣ2符号生成のための遅延ブロック距離ｄの
最小値であるｄ＝３以下となるようにそれぞれ隣り合う
ブロック間距離ｄ’＝１となるスクランブルをかけた状
態で記録するもので、４ブロックでＣ1符号が完結する
ようになっている。
このような方法で記録する場合は、アフターレコーディ
ングマージンを設けることなく前述した問題点が解決で
きる。次にその様子を第５図により説明する。
第５図において第４図と同一符号は同一の意味を持った
同一内容を表すものである。ここでＴＡＣ2パルスがず
れた状態でアフターレコーディングを行い、消え残りブ
ロックａ125〜ａ126が生じた際、（ただしａ125，ａ126
は誤りブロックとする）ＴＡＣ2パルスがずれた分を検
出してＴ’の領域でＣ1符号チェックを行った場合、た
とえばｂ126ブロック中のデータＷ0〜Ｗ32，Ｑ0〜Ｑ3，
および同図（ｄ）のＰ4，Ｐ5，Ｐ6，Ｐ7のデータによる
Ｃ1チェックではすべてのデータに誤りがなければ正し
いデータとして判断される。しかしＴＡＣ2パルスのず
れ分を検出補正する回路および装置を設けていない場
合、ＴＡＣ2がずれていないものとしてＣ1チェックを行
うため、Ｔ”の領域のデータを用いてＣ1による誤り検
出を行うことになる。たとえばａ127ブロック中のデー
タＷ0〜Ｗ32とＱ0〜Ｑ3およびＰ8’，Ｐ9’，Ｐ10”，
Ｐ11”によるチェックではＷ0〜Ｗ32とＱ0〜Ｑ3および
Ｐ8′，Ｐ9’は消え残りの古いデータであり、Ｐ10”，
Ｐ11’はアフターレコーディングによって重ね書きされ
た新しいデータであるため、当然Ｃ1チェックでは誤り
が検出されることになる。同様にａ128ブロックについ
ても誤りと判断される。すなわちＥ2領域では全ての誤
りデータと判断されることにより誤りの誤検出、および
誤訂正は起こりえないだけでなく、連続的に誤りブロッ
クとなるＥ2領域を検出し、Ｔ領域からのずれ分を正し
く補正したＴ領域のデータを用いてチェックすることが
可能である。
第６図は本発明による他の一実施例である第６図におい
て第１図と同一符号は同一意味を持った同一内容を表す
ものである。ここでＣ2符号ｑ0〜ｑ3は遅延ブロック距
離ｄ＝８としたインターリーブとし、Ｃ2生成のための
Ｄ1〜Ｄ16のデータおよびＤ17〜Ｄ32についてもｄ＝３
とする非線形な生成順位である。また、隣り合うＣ2符
号ｑ0，ｑ1，ｑ2，ｑ3の遅延ブロック間距離はｄ＝８と
したことにより、４シンボルの隣りあうＣ1符号ｑ0，ｑ
1，ｑ2，ｑ3の各遅延ブロック間距離はｄ’＝２とでき
るものである。この実施例においてはＣ1符号が７ブロ
ックで完結するため、アフターレコーディングマージン
を６ブロック長とった回路構成の装置と同等の効果を有
することになる。
第７図は本発明による他の一実施例であり、第１図と同
一符号は同一意味を持った同一内容を表すものである。
ここで入力される時系列のディジタルデータは矢印Ａ’
で示した順でメモリーマップ上黒丸Ｗ1〜Ｗ32で示した
位置に順次記憶されてゆくものとすると、同図中黒丸Ｗ
1〜Ｗ32で示した位置のデータおよび仮定されたＣ2符号
データＱ0〜Ｑ3の３７個から矢印Ａ’の順によりＣ1符
号Ｐ0〜Ｐ3が生成され、黒丸で図示した位置に記憶され
る。またＣ2符号は図中白丸で図示した位置の矢印Ｂ’
の順、すなわちＤ1〜Ｄ16，Ｄ17〜Ｄ32およびＣ1符号Ｐ
0〜Ｐ3の３７個から新しくＣ2符号を生成し、図中白丸
ｑ0〜ｑ3の位置に記憶する。ここでＣ2符号を生成する
ためのデータＤ1〜Ｄ16およびＤ17〜Ｄ32は隣り合うデ
ータ間の遅延ブロック距離はｄ＝３で、またＰ0〜Ｐ3は
ｄ＝４とするとともに生成されたｑ0〜ｑ3のデータもｄ
＝４とするものである。さらにこのように記憶されたデ
ータにおいてＣ2符号Ｑ0〜Ｑ3およびＣ1符号Ｐ0〜Ｐ3に
ついては、同図（ｂ）のｑ0〜ｑ3およびｐ0〜ｐ3とよう
に遅延ブロック間距離ｄ’＝１でスクランブルをかけて
記憶し、磁気シートに記憶するために読みだす順番はた
とえば同図（ｂ）の第ｎ番目のブロックについて示す
と、Ｓｙｎｃ，Ｓ，Ｐ，Ｗ1〜Ｗ32，Ｑ0，Ｑ1，Ｑ2，Ｑ
3，Ｐ0，Ｐ1，Ｐ2，Ｐ3の順とする。この結果入力され
るＰＣＭデータについてはインターリーブをかけること
なく時系列で出力され、Ｃ1およびＣ2符号については非
線形インターリーブがかかることになる。
次に本発明を実現するディジタル信号記録再生装置のデ
ィジタル信号処理回路の一実施例を第８図および第９図
を用いて説明する。第８図は記録系を構成する回路のブ
ロック図で、１はＡ／Ｄ変換器、２はサブコードの入力
インターフェース、３はブロックアドレスおよびＩＤコ
ード生成回路、４はパリティ生成回路、５はメモリ、６
はメモリのアドレスコントロール回路、７はＣ2符号生
成回路、８はＣ1符号生成回路、９はタイミングクロッ
ク生成回路、１０は変調回路である。ここでアナログ信
号が入力端子Ａから、またサブ信号が入力端子Ｂから入
力されると、アナログ信号はＡ／Ｄ変換器１によりディ
ジタル信号に変換するとともに１ブロックを構成するデ
ータがそろうごとにブロックアドレスおよびＩＤコード
をブロックアドレス、ＩＤコード生成回路３により生成
する。さらに生成されたブロックアドレスおよびＩＤコ
ードからパリティたとえばＣＲＣ符号等をパリティ生成
回路４により生成する。またＡ／Ｄ変換器の出力である
ディジタル信号は時系列にメモリ５に記憶し、このメモ
リ内のデータを読みだしてＣ2符号およびＣ1符号をＣ2
符号生成回路７およびＣ1符号生成回路８により生成
し、メモリ５に記憶させる。このときＣ2符号およびＣ1
符号生成のためのデータ読みだし順序あるいは、生成し
た符号をメモリ５に記憶するときのアドレスは、たとえ
ば第１図、第６図、第７図の例で示したような順序とな
るようにアドレスコントロール回路６を制御してメモリ
５からデータを読みだし、変調回路１０により同期信号
を付加するとともにディジタル変調を施して出力端子Ｏ
から出力し、たとえば磁気フロッピーディスク等の記録
媒体に記録する。なお、タイミングクロック生成回路９
は各回路で必要とするタイミングクロックを発生する回
路である。
第９図は同装置の再生系を構成する回路のブロック図
で、１１はデータストローブ回路、１２は同期信号検出
保護回路、１３は復調回路、１４はパリティチェック回
路、１５はメモリ、１６はメモリのアドレスコントロー
ル回路、１７はＣ1符号復号回路、１８はＣ2符号復号回
路、１９はタイミングクロック発生回路、２０はＤ／Ａ
変換器である。同図において記録媒体に記録された信号
を再生した信号を入力端子ＩＮへ入力し、データストロ
ーブ回路１１により各信号の“１”あるいは“０”の判
別を行うとともにその間隔を判別してもとの矩形派の記
録変調波形に整形する。この矩形波パターンから同期信
号検出保護回路１２により同期信号パターンを検出し、
フレーム同期をかけてデータストローブ回路１１の出力
を復調回路１３によりディジタル復調を行ってもとのデ
ィジタル信号を得る。次にパリティーチェック回路１４
によりブロックアドレスおよびＩＤコードの符号誤りを
検出するとともに復調されたディジタルデータはジッタ
成分等を吸収して、メモリ１５に記憶させる。さらに、
このメモリ１５に記憶したデータを読みだしてＣ1符号
の復号をＣ1復号回路１７により行い、誤り検出をする
とともにＣ2復号回路１８でＣ2符号の復号をおこなっ
て、誤り検出および訂正をおこなってメモリ１５に記憶
されていた誤りデータを訂正し置換するとともに、Ｄ／
Ａ変換器２０によってもとのアナログ信号に変換して出
力端子ＯＵＴから出力する。なおタイミングクロック生
成回路は各回路で必要とするタイミングあるいはクロッ
クを生成し、供給するものである。
以下に第８図６で示した、本発明によるインターリーブ
を実現するメモリのアドレスコントロール回路の動作お
よび回路の一実施例を第１０図、第１１図に従い説明す
る。第１０図は本発明の一実施例を示した第１図の方法
に対応したメモリマップであり、第１１図はこのメモリ
アドレスを生成するアドレスコントロール回路である。
第１０図の枠内の数字は各データを記憶するためのアド
レスを示しており、本実施例はいったんメモリに記憶さ
せたＰＣＭデータ、ＩＤ、サブコード、Ｃ1、Ｃ2をフロ
ッピーディスクへの記憶のためにメモリからデータを読
みだす際のアドレスを０から１ビットずつカウントアッ
プにより生成できるように設計した例である。ここで入
力されるＰＣＭデータは１フレーム（３２バイト×１２
８ブロック）単位となる様制御されており、記憶するア
ドレスは第１０図でアドレスが３，４，５，…，３４，
４６，４７，…，７７，８９，…，１２０，…，５４９
５のように、ＰＣＭｄａｔａ領域を順次埋めてゆくよう
に第１１図のＰＣＭデータ書き込みアドレス生成用ＲＯ
Ｍ６７，６８で上記アドレスを生成する。ここでＡＤ
Ｒ，ＲＯＭ２は３，４，５，…，３４の３２個のアドレ
スデータを出力し、ＯＦＦＳＥＴ．ＲＯＭ２はブロック
が変わるごとにそのオフセット量として０，４３，８
６，１２９，…なるデータを出力して加算器７５で加算
することによりＰＣＭｄａｔａ領域に示したアドレスを
生成するものである。なおＲＯＭのアドレスを指定して
いるカウンタ６４、６２は３２分周および１２８分周カ
ウンタでデータ数とブロック番号をそれぞれカウントす
るカウンタである。ＰＣＭｄａｔａ領域に１フレーム分
のデータがすべて記憶された後、ＩＤを生成し、アドレ
スの０，１，２，４３，４４，４５，８６，…，５４６
１，５４６２，５４６３に順次記憶する。この動作を第
１１図の３分周カウンタ６３によりＩＤ，ｐａｒｉｔｙ
書き込みアドレス生成用ＲＯＭ６８から０，１，２，４
３，４，４５，…を読みだし、ブロック数カウンタＣＮ
Ｔ128によりＩＤ，ｐａｒｉｔｙ書き込みアドレス生成
用オフセットＲＯＭ６７から０，４３，８６，１２９，
…を読みだして加算することにより実現する。
次にＣ2符号生成のために第１図矢印Ｂ’で示した順す
なわち第１０図でアドレス３，１３４，３０７，…の順
で３２個のメモリアドレスをＣ2生成用データ読みだし
アドレスおよびＣ2データ書き込みアドレス生成用ＲＯ
Ｍ７２およびＣ2生成用データ読みだしアドレスおよび
Ｃ2データ書き込みアドレス生成用オフセットＲＯＭ７
１により各アドレスを生成してデータを読みだし、４個
のＣ2符号Ｑ0，Ｑ1，Ｑ2，Ｑ3を生成した後さらにＲＯ
Ｍ７１，７２により第１図で示した所定のアドレスを生
成して記憶する。最後に上記手順で記憶したブロックア
ドレス、ＰＣＭデータ、Ｃ2符号を用いてＣ1符号を生成
する。すなわち、４１分周カウンタ６６とブロック数カ
ウンタ６２で、Ｃ1生成用データ読みだしアドレスおよ
びＣ1データ書き込みアドレス生成用ＲＯＭ７３，７４
を駆動し、両ＲＯＭを加算器７５で加算することにより
所定のアドレス０，３，４，５，…，３７，３８を生成
して各データを読みだし、４個のＣ1符号Ｐ0，Ｐ1，
Ｐ2，Ｐ3を生成してさらにＲＯＭ７３，７４および加算
器６２によりアドレス３９，４０，４１，４２を生成
し、この位置に記憶する。以上で冗長符号を含む１フレ
ームデータ全てが埋め尽くされたことになり、この時５
５０４分周カウンタ６１により０，１，２，…，５５０
４までのカウント値をそのままアドレスとしてメモリか
らデータを読みだし、フロッピーディスクに記録すれば
第１図で示した本発明のインターリーブが実現できる。
なお第１１図でＭＰＸは上記各動作を行うタイミングで
指定したアドレスが出力される様にＳｅｌｅｃｔ信号で
切り替える５入力１出力のマルチプレクサであり、この
Ｓｅｌｅｃｔ信号および各動作を行うために必要なクロ
ックＳＣＫ0〜ＳＣＫ4は第８図で示したタイミングクロ
ック生成回路９により生成するものである。また第１１
図で実現するアドレス生成回路はたとえば大容量ＲＯＭ
１個で実現することもできる。第１２図はその回路図で
７７はカウンタ、７９は大容量ＲＯＭまたはＰＬＡ等の
デコーダ機能を有する回路、５はメモリである。ここで
ＲＯＭ７９は第１０図、第１１図で説明した動作および
アドレスデータを順次出力する様に設計されており、カ
ウンタ７７によりまずＰＣＭデータの記憶のためのアド
レス（１３ｂｉｔ×３２ｗｏｒｄ×１２８Ｂｌｏｃｋ＝
５３．２４８ｋｂｉｔ）、次にＩＤ記憶のためのアドレ
ス（１３ｂｉｔ×３ｗｏｒｄ×１２８Ｂｌｏｃｋ＝４．
９９２ｋｂｉｔ）、Ｃ2生成のための各読みだしおよび
生成したＣ2符号の記憶用のアドレス（１３ｂｉｔ×
（３２＋４）ｗｏｒｄ×１２８Ｂｌｏｃｋ＝６６．５６
ｋｂｉｔ）、Ｃ1生成のための各データ読みだしおよび
生成したＣ1符号の記憶ようのアドレス（１３ｂｉｔ×
（３７＋４）ｗｏｒｄ×１２８Ｂｌｏｃｋ＝６８．２２
４ｋｂｉｔ）を出力するため、以上２４．１２８ｋバイ
ト以下の容量であればよい。このＲＯＭ７により所定の
アドレスを生成してＰＣＭデータＩＤ，Ｃ2，Ｃ1符号を
メモリに記憶させ、冗長符号を含む１フレームデータす
べてを記憶した後にディスクに記憶するためのデータ読
みだし用のアドレスをカウンタ７８により出力してマル
チプレクサ８０で切換を行うことで本発明のインターリ
ーブを実現するメモリのアドレスコントロール回路を構
成するものである。
〔発明の効果〕
本発明によれば、少なくとも２種類以上の異なる距離ｄ
1〜ｄｎ（遅延量）を備え、Ｃ2符号を構成する系列のそ
れぞれ隣接するデータ間に上記異なる遅延量を組み合わ
せて与え、符号が完結する総遅延量が所定のメモリ容量
（あるいはブロック数）に最も近付けることができるの
で、一定のメモリ領域内で一定遅延量を与えた場合に対
して効率の良い分散ができ、隣接するデータ間の遅延が
大きくできるためバーストエラーに対する訂正能力が向
上する。
また特許請求の範囲第２項の効果はたとえばＣ2符号が
フレームで完結し、１フレームが１２８ブロックで構成
され、Ｃ2符号が３６サンプルから生成される場合にお
いて、第１の距離ｄ1を３ブロックとし、これと異なる
第２の距離ｄ2を４ブロックとして隣接するデータ間で
それぞれ交互に与えて記録するため、一定遅延量を与え
た場合に換算して隣接するデータ間の遅延が（３＋４）
／２＝３．５ブロックとなり、一定遅延ｄ＝３ブロック
とした場合に対してバーストエラーに対する訂正能力が
０．５ブロック長向上する。またＣ2符号が完結する総
遅延量は３．５×３６＝１２６ブロックとなり、データ
格納のために既存する１２８ブロック相当のメモリ容量
を最大限有効に活用できて整合性が良い。
【図面の簡単な説明】
第１図は本発明による記録方法の一実施例を示す各デー
タのメモリマップ図、第２図は電子カメラのデータ記録
方法を示す磁気シートフォーマット図、第３図は従来の
記録方法である各データのインターリーブを示すメモリ
マップ図、第４図は従来の記録方法で生じる問題点を示
す概念図、第５図は本発明による効果を示す概念図、第
６図は本発明による記録方法の他の一実施例を示すデー
タのメモリマップ図、第７図は本発明による記録方法の
他の一実施例を示すデータのメモリマップ図、第８図は
本発明による記録方法を実現する記録再生装置の記録系
回路のブロック図、第９図は本発明による記録方法を実
現する記録再生装置の再生系回路のブロック図、第１０
図は本発明による記録方法の他の一実施例を示すデータ
のメモリマップ図、第１１図は本発明による記録方法を
実現するメモリのアドレスコントロール回路の一実施例
を示すブロック図、第１２図は本発明による記録方法を
実現するメモリのアドレスコントロール回路の他の一実
施例を示すブロック図である。 Ｗ0〜Ｗ32…Ｃ1符号生成用ＰＣＭデータ、 Ｐ0〜Ｐ3…Ｃ1冗長符号 Ａ’…Ｃ1符号生成順序、 Ｄ1〜Ｄ32…Ｃ2符号生成用ＰＣＭデータ、 ｑ0〜ｑ3…Ｃ2冗長符号、 Ｂ’…Ｃ2符号生成順序、 ｄ…インターリーブによるブロック間遅延距離、 １…Ａ／Ｄ変換器、 ２…サブコードの入力インターフェース回路、 ３…ブロックアドレスおよびＩＤコード生成回路、 ４…パリティ生成回路、 ５…メモリ、 ６…メモリのアドレスコントロール回路、 ７…Ｃ2符号生成回路、 ８…Ｃ1符号生成回路、 ９…タイミングクロック生成回路、 １０…変調回路、 １１…データストローブ回路、 １２…同期信号検出保護回路、 １３…復調回路、 １４…パリティチェック回路、 １５…メモリ、 １６…メモリのアドレスコントロール回路、 １７…Ｃ1符号復号回路、 １８…Ｃ2符号復号回路、 １９…タイミングクロック生成回路、 ２０…Ｄ／Ａ変換器。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】ディジタルデータ群に第１および第２の冗
    長符号を付加して、第１および第２の誤り検出訂正符号
    を構成し、複数個の上記ディジタルデータと冗長符号と
    でブロックを構成し、前記ブロックを複数個単位で１フ
    レームを構成して記録再生するディジタル信号の記録再
    生装置において、前記第２の誤り検出訂正符号を、それ
    ぞれ異なるブロックに記録されるディジタルデータ群
    と、前記ディジタルデータ群から生成される複数個の第
    ２の冗長符号とで構成し、前記ディジタルデータ群およ
    び複数個の第２の冗長符号が分散して記録される隣接デ
    ータの任意のブロック間の距離を、少なくとも１箇所以
    上は異なるように配置して記録することを特徴とするデ
    ィジタル信号記録伝送方法。
  2. 【請求項２】特許請求の範囲第１項記載のディジタル信
    号記録伝送方法において、前記第２の誤り検出訂正符号
    を構成するディジタルデータ群および複数個の第２の冗
    長符号が分散して記録される第１の距離を３ブロックと
    し、第２の距離を４ブロックとして、該第１および第２
    の距離で交互に配置して記録することを特徴とするディ
    ジタル信号記録伝送方法。
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