JPH0614625B2 - ディジタル制御形適応ａｇｃ方式 - Google Patents
ディジタル制御形適応ａｇｃ方式Info
- Publication number
- JPH0614625B2 JPH0614625B2 JP4271484A JP4271484A JPH0614625B2 JP H0614625 B2 JPH0614625 B2 JP H0614625B2 JP 4271484 A JP4271484 A JP 4271484A JP 4271484 A JP4271484 A JP 4271484A JP H0614625 B2 JPH0614625 B2 JP H0614625B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- output
- output means
- output signal
- line equalizer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/02—Details
- H04B3/04—Control of transmission; Equalising
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】 (a)発明の技術分野 本発明は、送出側にて１，０の信号をＲＺ符号に変換し
た信号を受信するＰＣＭ中継伝送装置等の、離散的な等
化特性を有する線路等化器のディジタル制御形適応ＡＧ
Ｃ方式に係り等化出力信号に定常的な雑音が乗った場合
にも受信信号そのもののピーク値が所望の振巾となるデ
ィジタル制御形適応ＡＧＣ方式に関する。
た信号を受信するＰＣＭ中継伝送装置等の、離散的な等
化特性を有する線路等化器のディジタル制御形適応ＡＧ
Ｃ方式に係り等化出力信号に定常的な雑音が乗った場合
にも受信信号そのもののピーク値が所望の振巾となるデ
ィジタル制御形適応ＡＧＣ方式に関する。
(b)従来技術と問題点 従来のディジタル制御形適応ＡＧＣ方式においては、例
えば等化出力信号の“１”のピーク値が、所望の出力振
巾を越えるかどうかを判定し、越えた場合の回数を一定
時間毎に計数し、それが所定の回数を越えたら線路等化
器の利得を下げる方向に制御し、一度も越えなければ利
得を上げる方向に制御する方式をとっている。この方式
では放送波等の外来雑音、電源のスイッチング雑音等の
外乱雑音が定常的に乗った場合（直流的には０）には雑
音も含めた出力信号が、所望の出力振巾となるように制
御がかかるため、本来の信号振巾は小さくなり、アイの
劣化と見えることになり、識別予裕が小さくなる欠点が
ある。
えば等化出力信号の“１”のピーク値が、所望の出力振
巾を越えるかどうかを判定し、越えた場合の回数を一定
時間毎に計数し、それが所定の回数を越えたら線路等化
器の利得を下げる方向に制御し、一度も越えなければ利
得を上げる方向に制御する方式をとっている。この方式
では放送波等の外来雑音、電源のスイッチング雑音等の
外乱雑音が定常的に乗った場合（直流的には０）には雑
音も含めた出力信号が、所望の出力振巾となるように制
御がかかるため、本来の信号振巾は小さくなり、アイの
劣化と見えることになり、識別予裕が小さくなる欠点が
ある。
(c)発明の目的 本発明の目的は上記の欠点に鑑み、外乱雑音（直流分＝
０）が定常的に加わった場合にも等化出力信号そのもの
のピーク値が所望の振巾となるように制御出来るディジ
タル制御形適応ＡＧＣ方式の提供にある。
０）が定常的に加わった場合にも等化出力信号そのもの
のピーク値が所望の振巾となるように制御出来るディジ
タル制御形適応ＡＧＣ方式の提供にある。
(d)発明の構成 本発明は上記の目的を達成するために、外乱雑音は直流
分は０即ち平均値は０で受信信号とは非同期である点に
着目し、離散的な等化特性を有する線路等化器の出力信
号の出力振幅のピーク値が、所望の等化出力振幅より大
きい場合パルスを出力する第１のパルス出力手段と、 該線路等化器の出力信号の“１”“０”を判別し、
“１”の時はパルスを出力する第２のパルス出力手段
と、 カウント値を中心値に初期設定し、該第１，第２のパル
ス出力手段よりのパルスを入力し、該第２のパルス出力
手段よりのパルス入力時、該第１のパルス出力手段より
のパルスが入力していればアップカウントし、パルスが
入力していなければダウンカウントし、カウントした値
が、オーバフローした時は該線路等化器の利得を小さく
する方向に、アンダフローした時は該線路等化器の利得
を大きくする方向に制御する制御手段とを備えたことを
特徴とする。
分は０即ち平均値は０で受信信号とは非同期である点に
着目し、離散的な等化特性を有する線路等化器の出力信
号の出力振幅のピーク値が、所望の等化出力振幅より大
きい場合パルスを出力する第１のパルス出力手段と、 該線路等化器の出力信号の“１”“０”を判別し、
“１”の時はパルスを出力する第２のパルス出力手段
と、 カウント値を中心値に初期設定し、該第１，第２のパル
ス出力手段よりのパルスを入力し、該第２のパルス出力
手段よりのパルス入力時、該第１のパルス出力手段より
のパルスが入力していればアップカウントし、パルスが
入力していなければダウンカウントし、カウントした値
が、オーバフローした時は該線路等化器の利得を小さく
する方向に、アンダフローした時は該線路等化器の利得
を大きくする方向に制御する制御手段とを備えたことを
特徴とする。
(e)発明の実施例 以下本発明の一実施例を図に従って説明する。
第１図は本発明の実施例のディジタル制御形適応ＡＧＣ
回路のブロック図、第２図は第１図の各部の波形のタイ
ムチャートでVR1,VR2,a,P1,P2,CLK,P3,P4,P5,b,P6,P7,c
は夫々れ第１図の同一記号の点に対応している。
回路のブロック図、第２図は第１図の各部の波形のタイ
ムチャートでVR1,VR2,a,P1,P2,CLK,P3,P4,P5,b,P6,P7,c
は夫々れ第１図の同一記号の点に対応している。
図中１，２は比較器、３，８，１２はノット回路、４，
５はナンド回路、６はオア回路、７はＤ形フリップフロ
ップ（以下ＦＦと称す）、９はアンド回路、１０はアッ
プダウンカウンタ、１１はオーバフローアンダフロー検
出回路、１３は係数用アップダウンカウンタを示す。
５はナンド回路、６はオア回路、７はＤ形フリップフロ
ップ（以下ＦＦと称す）、９はアンド回路、１０はアッ
プダウンカウンタ、１１はオーバフローアンダフロー検
出回路、１３は係数用アップダウンカウンタを示す。
第１図の基準電圧VR1は所望の等化出力振巾に等しい電
圧で、基準電圧VR2は等化出力信号の識別レベルで通常
は基準電圧VR1の1/2の電圧である。この状態を第２図VR
1,VR2に示している。比較器１の出力Ｐ１は、第２図ａ
に示す等化出力信号を基準電圧VR1でスライスした信号
で、第２図Ｐ１に示す如く、等化出力信号ａが基準電圧
VR1より大きい時１レベル、小さい時０レベルとなる。
比較器２の出力Ｐ２は、第２図ａに示す等化出力信号を
基準電圧VR2でスライスした信号で、第２図Ｐ２に示す
如く等化出力信号ａが基準電圧VR2より大きい時１レベ
ル、小さい時０レベルとなる。オーバフローアンダフロ
ー検出回路１１の出力のＰ６は、第２図のＰ６に示す如
く、オーバフローアンダフロー検出回路１１がオーバフ
ロ（カウント値＝＋Ｎ）又はアンダフロー（カウント値
＝−Ｎ）になった時１レベルそれ以外の時０レベルであ
る信号であり、１レベルになるとアップダウンカウンタ
１０をリセットする。又オーバフローアンダフロー検出
回路１１の出力のＰ７は、第２図Ｐ７に示す如く、オー
バフローアンダフロー検出回路１がオーバフローした時
１レベル、アンダフローした時０レベルとなる。
圧で、基準電圧VR2は等化出力信号の識別レベルで通常
は基準電圧VR1の1/2の電圧である。この状態を第２図VR
1,VR2に示している。比較器１の出力Ｐ１は、第２図ａ
に示す等化出力信号を基準電圧VR1でスライスした信号
で、第２図Ｐ１に示す如く、等化出力信号ａが基準電圧
VR1より大きい時１レベル、小さい時０レベルとなる。
比較器２の出力Ｐ２は、第２図ａに示す等化出力信号を
基準電圧VR2でスライスした信号で、第２図Ｐ２に示す
如く等化出力信号ａが基準電圧VR2より大きい時１レベ
ル、小さい時０レベルとなる。オーバフローアンダフロ
ー検出回路１１の出力のＰ６は、第２図のＰ６に示す如
く、オーバフローアンダフロー検出回路１１がオーバフ
ロ（カウント値＝＋Ｎ）又はアンダフロー（カウント値
＝−Ｎ）になった時１レベルそれ以外の時０レベルであ
る信号であり、１レベルになるとアップダウンカウンタ
１０をリセットする。又オーバフローアンダフロー検出
回路１１の出力のＰ７は、第２図Ｐ７に示す如く、オー
バフローアンダフロー検出回路１がオーバフローした時
１レベル、アンダフローした時０レベルとなる。
以下動作を説明する。第２図ａに示す等化出力信号が基
準電圧VR1を越えた時、ナンド回路４の出力Ｐ３は、第
２図Ｐ３に示す如く、１レベルとなる。比較器２の出力
である受信データＰ２の１レベルを、ＦＦ７にて第２図
Ｐ４に示す如く検出し、その時のナンド回路４の出力Ｐ
３が０レベルか１レベルかを見る。即ちアンド回路９の
出力信号Ｐ５の立上りでＰ３＝０ならばアップダウンカ
ウンタ１０を１個ダウンカウントし、Ｐ３＝１ならば１
個カウントアップする。このカウント値の状態を第２図
ｂに示しており、このカウント値はオーバフローアンダ
フロー検出回路１１に送られている。このカウント値が
オーバフロー（カウント値＝＋Ｎ）した時は、等化出力
信号振巾が所望の振巾より大きいと判定し、オーバフロ
ーアンダフロー検出回路１１の出力P6,P7は、第２図P6,
P7に示如く、１レベルとなり、係数用アップダウンカウ
ンタ１３を１個ダウンカウントし線路等化器の利得を１
ステップ下げる。逆にカウント値がアンダフロー（カウ
ント値＝−Ｎ）した時は、等化出力信号振巾が所望の振
巾より下さいと判定し、オーバフローアンダフロー検出
回路１１の出力Ｐ６は１レベル、Ｐ７は０レベルとな
り、係数用アップダウンカウンタ１３を１個アップカウ
ントし、線路等化器の利得を１ステップ上げる。利得の
更新と同時に、出力信号Ｐ６により、アップダウンカウ
ンタ１０を０にリセットし、カウントを継続する。言い
換えれば、等化出力信号のピーク部分に雑音が重畳され
た場合、正の雑音の時はピーク値が大きくなり、負の雑
音の時はピーク値が小さくなる。
準電圧VR1を越えた時、ナンド回路４の出力Ｐ３は、第
２図Ｐ３に示す如く、１レベルとなる。比較器２の出力
である受信データＰ２の１レベルを、ＦＦ７にて第２図
Ｐ４に示す如く検出し、その時のナンド回路４の出力Ｐ
３が０レベルか１レベルかを見る。即ちアンド回路９の
出力信号Ｐ５の立上りでＰ３＝０ならばアップダウンカ
ウンタ１０を１個ダウンカウントし、Ｐ３＝１ならば１
個カウントアップする。このカウント値の状態を第２図
ｂに示しており、このカウント値はオーバフローアンダ
フロー検出回路１１に送られている。このカウント値が
オーバフロー（カウント値＝＋Ｎ）した時は、等化出力
信号振巾が所望の振巾より大きいと判定し、オーバフロ
ーアンダフロー検出回路１１の出力P6,P7は、第２図P6,
P7に示如く、１レベルとなり、係数用アップダウンカウ
ンタ１３を１個ダウンカウントし線路等化器の利得を１
ステップ下げる。逆にカウント値がアンダフロー（カウ
ント値＝−Ｎ）した時は、等化出力信号振巾が所望の振
巾より下さいと判定し、オーバフローアンダフロー検出
回路１１の出力Ｐ６は１レベル、Ｐ７は０レベルとな
り、係数用アップダウンカウンタ１３を１個アップカウ
ントし、線路等化器の利得を１ステップ上げる。利得の
更新と同時に、出力信号Ｐ６により、アップダウンカウ
ンタ１０を０にリセットし、カウントを継続する。言い
換えれば、等化出力信号のピーク部分に雑音が重畳され
た場合、正の雑音の時はピーク値が大きくなり、負の雑
音の時はピーク値が小さくなる。
一般的に雑音が正になる回数と負になる回数は等しいの
で、等化出力信号のピーク値が雑音により大きくなる回
数と小さくなる回数は略等しくなる。
で、等化出力信号のピーク値が雑音により大きくなる回
数と小さくなる回数は略等しくなる。
そこで、本願発明の場合は、等化出力信号のピーク値
が、所望の等化出力振幅に等しい電圧を越えた時はアッ
プダウンカウンタ１０の値をアップカウントし、越えな
い場合はダウンカウントするようにしており、時間的に
はカウント値はアップカウント，ダウンカウントの方向
に偏ることがあるが、アップダウンカウンタ１０がオー
バフロー，アンダフローする値をこの偏るのを無視出来
るよう大きくしておけば、雑音の影響でオーバフロー，
アンダフローは発生せず等化器の利得を変える制御は行
わなくなる。このようにすることにより平均値０である
外乱雑音の影響は打消され、等化出力信号そのもののピ
ーク値によって線路等化器の利得は更新され、アイの劣
化はなくなり、識別予裕も小さくならない。
が、所望の等化出力振幅に等しい電圧を越えた時はアッ
プダウンカウンタ１０の値をアップカウントし、越えな
い場合はダウンカウントするようにしており、時間的に
はカウント値はアップカウント，ダウンカウントの方向
に偏ることがあるが、アップダウンカウンタ１０がオー
バフロー，アンダフローする値をこの偏るのを無視出来
るよう大きくしておけば、雑音の影響でオーバフロー，
アンダフローは発生せず等化器の利得を変える制御は行
わなくなる。このようにすることにより平均値０である
外乱雑音の影響は打消され、等化出力信号そのもののピ
ーク値によって線路等化器の利得は更新され、アイの劣
化はなくなり、識別予裕も小さくならない。
(f)発明の効果 以上詳細に説明せる如く本発明によれば、受信信号に外
乱雑音が乗っても、外乱雑音の影響は打消され、受信信
号そのもののピーク値が所望の振巾になるよう制御され
るので、アイの劣化はなくなり、識別予裕も少さくなら
ない効果がある。
乱雑音が乗っても、外乱雑音の影響は打消され、受信信
号そのもののピーク値が所望の振巾になるよう制御され
るので、アイの劣化はなくなり、識別予裕も少さくなら
ない効果がある。
第１図は本発明の実施例のディジタル制御形適応ＡＧＣ
回路のブロック図、第２図は第１図の各部の波形のタイ
ムチャートである。 図中１，２は比較器、３，８，１２はノット回路、４，
５はナンド回路、６はオア回路、７はＤ形フリップフロ
ップ、９はアンド回路、１０はアップダウンカウンタ、
１１はオーバフローアンダフロー検出回路、１３は係数
用アップダウンカウンタを示す。
回路のブロック図、第２図は第１図の各部の波形のタイ
ムチャートである。 図中１，２は比較器、３，８，１２はノット回路、４，
５はナンド回路、６はオア回路、７はＤ形フリップフロ
ップ、９はアンド回路、１０はアップダウンカウンタ、
１１はオーバフローアンダフロー検出回路、１３は係数
用アップダウンカウンタを示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 津田 俊隆 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 山口 一雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 福田 節 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 高田 昭彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 木村 忠勝 神奈川県厚木市小野1839番地 日本電信電 話公社厚木電気通信研究所内 (72)発明者 石川 正幸 神奈川県厚木市小野1839番地 日本電信電 話公社厚木電気通信研究所内
Claims (1)
- 【請求項１】離散的な等化特性を有する線路等化器の出
力信号の出力振幅のピーク値が、所望の等化出力振幅よ
り大きい場合パルスを出力する第１のパルス出力手段
と、 該線路等化器の出力信号の“１”“０”を、所望の等化
出力振幅の1/2より大きいか小さいかで判別し、“１”
の時はパルスを出力する第２のパルス出力手段と、 カウント値を中心値に初期設定し、該第１，第２のパル
ス出力手段よりのパルスを入力し、該第２のパルス出力
手段よりのパルス入力時、該第１のパルス出力手段より
のパルスが入力していればアップカウントし、パルスが
入力していなければダウンカウントするカウンタと、 該カウンタのカウント値が、オーバフローした時は該線
路等化器の利得を小さくする方向に、アンダフローした
時は該線路等化器の利得を大きくする方向に制御する制
御手段とを備えたことを特徴とするディジタル制御形適
応ＡＧＣ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4271484A JPH0614625B2 (ja) | 1984-03-06 | 1984-03-06 | ディジタル制御形適応ａｇｃ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4271484A JPH0614625B2 (ja) | 1984-03-06 | 1984-03-06 | ディジタル制御形適応ａｇｃ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60187138A JPS60187138A (ja) | 1985-09-24 |
| JPH0614625B2 true JPH0614625B2 (ja) | 1994-02-23 |
Family
ID=12643734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4271484A Expired - Lifetime JPH0614625B2 (ja) | 1984-03-06 | 1984-03-06 | ディジタル制御形適応ａｇｃ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614625B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6354833A (ja) * | 1986-08-25 | 1988-03-09 | Nec Corp | デイジタル制御形利得制御回路 |
| KR900001507B1 (ko) * | 1987-03-02 | 1990-03-12 | 삼성반도체통신 주식회사 | 자동이득 조절시스템 |
| JP2723776B2 (ja) * | 1993-04-22 | 1998-03-09 | 日本電気株式会社 | 自動利得制御回路 |
| JPH0766649A (ja) * | 1993-08-20 | 1995-03-10 | Nec Corp | 自動出力レベル制御回路 |
| JP4719611B2 (ja) * | 2006-04-03 | 2011-07-06 | キヤノン株式会社 | シート給送装置及び画像形成装置 |
| WO2023037850A1 (ja) * | 2021-09-07 | 2023-03-16 | 株式会社村田製作所 | 高周波回路 |
-
1984
- 1984-03-06 JP JP4271484A patent/JPH0614625B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60187138A (ja) | 1985-09-24 |
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