JPH06131125A - ディスクアレイ装置 - Google Patents
ディスクアレイ装置Info
- Publication number
- JPH06131125A JPH06131125A JP28262492A JP28262492A JPH06131125A JP H06131125 A JPH06131125 A JP H06131125A JP 28262492 A JP28262492 A JP 28262492A JP 28262492 A JP28262492 A JP 28262492A JP H06131125 A JPH06131125 A JP H06131125A
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- Japan
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- control circuit
- data
- host
- interface control
- array
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Abstract
(57)【要約】
【目的】従来のディスクアレイ装置を構成する物理デバ
イスの数が増大すると、極端に信号線が増え、信頼性が
低下することを抑止する。 【構成】ホストインタフェース１はホストコンピュータ
とホストインタフェース制御回路２とを接続、ホストデ
ータバス３はホストインタフェース制御回路２とアレイ
データ制御回路４とデバイスインタフェース制御回路６
とを接続する。マイクロプロセッサ１２はホストインタ
フェース制御回路２を監視しつつアレイデータ制御回路
４とデバイスインタフェース回路６を制御する。磁気デ
ィスク等の物理デバイス１０を並列して構成される論理
デバイス１１は、双方向データバス７および命令信号線
８、ステータス信号線９でデバイスインタフェース制御
回路６と接続され、シリアルビットデータによるデータ
の授受を行なう。
イスの数が増大すると、極端に信号線が増え、信頼性が
低下することを抑止する。 【構成】ホストインタフェース１はホストコンピュータ
とホストインタフェース制御回路２とを接続、ホストデ
ータバス３はホストインタフェース制御回路２とアレイ
データ制御回路４とデバイスインタフェース制御回路６
とを接続する。マイクロプロセッサ１２はホストインタ
フェース制御回路２を監視しつつアレイデータ制御回路
４とデバイスインタフェース回路６を制御する。磁気デ
ィスク等の物理デバイス１０を並列して構成される論理
デバイス１１は、双方向データバス７および命令信号線
８、ステータス信号線９でデバイスインタフェース制御
回路６と接続され、シリアルビットデータによるデータ
の授受を行なう。
Description
【０００１】
【産業上の利用分野】本発明はディスクアレイ装置に関
し、特に小型で安価な複数の磁気ディスク装置（以下物
理デバイスという）を同期並列処理させることにより、
信頼性が高く、高性能な１台の磁気ディスク装置（以下
論理デバイスという）を実現するディスクアレイ装置に
関する。
し、特に小型で安価な複数の磁気ディスク装置（以下物
理デバイスという）を同期並列処理させることにより、
信頼性が高く、高性能な１台の磁気ディスク装置（以下
論理デバイスという）を実現するディスクアレイ装置に
関する。
【０００２】
【従来の技術】従来、この種のディスクアレイ装置の形
態については、“Ａ Ｃａｓｅ ｆｏｒ Ｒｅｄｕｎｄ
ａｎｔ Ａｒｒａｙｓ ｏｆ Ｉｎｅｘｐｅｎｓｉｖｅ
Ｄｉｓｋ（ＲＡＩＤ）”，（Ｔｅｃｈｎｉｃａｌ Ｒ
ｅｐｏｒｔ ＵＣＢ／ＣＳＤ８７／３９１，Ｄｅｃｅｍ
ｂｅｒ １９８７）でＲＡＩＤ１〜５が提案されてお
り、そのディスクアレイ装置内のデバイスインタフェー
ス制御回路と物理デバイスとを接続するデバイスインタ
フェースについては、通常ＳＣＳＩ，ＩＰＩ−２，Ｉ−
ＤＥ等のインタフェースが採用されている。
態については、“Ａ Ｃａｓｅ ｆｏｒ Ｒｅｄｕｎｄ
ａｎｔ Ａｒｒａｙｓ ｏｆ Ｉｎｅｘｐｅｎｓｉｖｅ
Ｄｉｓｋ（ＲＡＩＤ）”，（Ｔｅｃｈｎｉｃａｌ Ｒ
ｅｐｏｒｔ ＵＣＢ／ＣＳＤ８７／３９１，Ｄｅｃｅｍ
ｂｅｒ １９８７）でＲＡＩＤ１〜５が提案されてお
り、そのディスクアレイ装置内のデバイスインタフェー
ス制御回路と物理デバイスとを接続するデバイスインタ
フェースについては、通常ＳＣＳＩ，ＩＰＩ−２，Ｉ−
ＤＥ等のインタフェースが採用されている。
【０００３】
【発明が解決しようとする課題】上述した従来のデバイ
スインタフェースでは、接続される物理デバイスの数が
多ければ多い程、デバイスインタフェース制御回路が複
雑になるという欠点がある。
スインタフェースでは、接続される物理デバイスの数が
多ければ多い程、デバイスインタフェース制御回路が複
雑になるという欠点がある。
【０００４】さらに、デバイスインタフェース制御回路
と物理デバイスとを接続するデバイスインタフェースの
信号線本数およびコネクタの接点数が増え、電気的接触
不良等による信頼性の低下を招く確率が増大するという
欠点がある。
と物理デバイスとを接続するデバイスインタフェースの
信号線本数およびコネクタの接点数が増え、電気的接触
不良等による信頼性の低下を招く確率が増大するという
欠点がある。
【０００５】本発明の目的は上述した欠点を改善すべく
なされたもので、物理デバイスの数が増大してもデバイ
スインタフェース制御回路の複雑化を抑止し、かつ物理
デバイスとデバイスインタフェース制御回路との接続線
を大幅に圧縮して信頼性の低下を改善したディスクアレ
イ装置を提供することにある。
なされたもので、物理デバイスの数が増大してもデバイ
スインタフェース制御回路の複雑化を抑止し、かつ物理
デバイスとデバイスインタフェース制御回路との接続線
を大幅に圧縮して信頼性の低下を改善したディスクアレ
イ装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明のディスクアレイ
装置は、ホストコンピュータに接続されるホストインタ
フェースと、前記ホストインタフェースを制御するホス
トインタフェース制御回路と、前記ホストインタフェー
ス制御回路に接続されるホストデータバスと、前記ホス
トデータバスに接続されデータを処理するアレイデータ
制御回路と、前記アレイデータ制御回路に接続される複
数のＮ個のアレイデータバスと、前記Ｎ個のアレイデー
タバスのそれぞれに接続されるＮ個のデバイスインタフ
ェース制御回路と、前記Ｎ個のデバイスインタフェース
制御回路のそれぞれに接続されるＮ個のデバイスインタ
フェースと、前記Ｎ個のデバイスインタフェースに接続
されるＮ台の磁気ディスク装置と、前記ホストインタフ
ェース制御回路とアレイデータ制御回路とＮ個のデバイ
スインタフェース制御回路とを制御するマイクロプロセ
ッサとを備えたディスクアレイ装置において、前記Ｎ個
のデバイスインタフェースをそれぞれ、１本の双方向デ
ータバスと、１本の磁気ディスク装置への制御命令を送
るビットシリアルな命令信号線と、１本の前記デバイス
インタフェース制御回路への磁気ディスク装置状態を知
らせるビットシリアルなステータス信号線とにより形成
した構成を有する。
装置は、ホストコンピュータに接続されるホストインタ
フェースと、前記ホストインタフェースを制御するホス
トインタフェース制御回路と、前記ホストインタフェー
ス制御回路に接続されるホストデータバスと、前記ホス
トデータバスに接続されデータを処理するアレイデータ
制御回路と、前記アレイデータ制御回路に接続される複
数のＮ個のアレイデータバスと、前記Ｎ個のアレイデー
タバスのそれぞれに接続されるＮ個のデバイスインタフ
ェース制御回路と、前記Ｎ個のデバイスインタフェース
制御回路のそれぞれに接続されるＮ個のデバイスインタ
フェースと、前記Ｎ個のデバイスインタフェースに接続
されるＮ台の磁気ディスク装置と、前記ホストインタフ
ェース制御回路とアレイデータ制御回路とＮ個のデバイ
スインタフェース制御回路とを制御するマイクロプロセ
ッサとを備えたディスクアレイ装置において、前記Ｎ個
のデバイスインタフェースをそれぞれ、１本の双方向デ
ータバスと、１本の磁気ディスク装置への制御命令を送
るビットシリアルな命令信号線と、１本の前記デバイス
インタフェース制御回路への磁気ディスク装置状態を知
らせるビットシリアルなステータス信号線とにより形成
した構成を有する。
【０００７】また本発明の別なディスクアレイ装置は、
前記Ｎ個のデバイスインタフェースをそれぞれ、前記１
本の双方向データバスと、一本の双方向ビットシリアル
信号線とによって形成した構成を有する。
前記Ｎ個のデバイスインタフェースをそれぞれ、前記１
本の双方向データバスと、一本の双方向ビットシリアル
信号線とによって形成した構成を有する。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は、本発明の第１の実施例の構成を示
すブロック図である。
すブロック図である。
【００１０】図１に示す実施例は、ホストコンピュータ
に接続されるホストインタフェース１と、ホストインタ
フェース１に接続されるホストインタフェース制御回路
２と、ホストインタフェース制御回路２に接続されるホ
ストデータバス３と、ホストデータバス３に接続される
アレイデータ制御回路４と、アレイデータ制御回路４に
接続される複数Ｎ個，本実施例では５個のアレイデータ
バス５と、５個のデバイスインタフェース制御回路６
と、５個のデバイスインタフェース制御回路６にそれぞ
れ接続される５個の双方向データバス７と５個の命令信
号線８と、Ｎ個のステータス信号線９と、５個の双方向
データバス７と、５個の命令信号線８およびＮ個のステ
ータス信号線９にそれぞれ接続される５台の磁気ディス
クによる物理デバイス１０と、５台の物理デバイス１０
で構成される論理デバイス１１と、論理デバイス１１に
関するインタフェースの監視，判断および指示を行なう
マイクロプロセッサ１２とを備えた構成を有する。
に接続されるホストインタフェース１と、ホストインタ
フェース１に接続されるホストインタフェース制御回路
２と、ホストインタフェース制御回路２に接続されるホ
ストデータバス３と、ホストデータバス３に接続される
アレイデータ制御回路４と、アレイデータ制御回路４に
接続される複数Ｎ個，本実施例では５個のアレイデータ
バス５と、５個のデバイスインタフェース制御回路６
と、５個のデバイスインタフェース制御回路６にそれぞ
れ接続される５個の双方向データバス７と５個の命令信
号線８と、Ｎ個のステータス信号線９と、５個の双方向
データバス７と、５個の命令信号線８およびＮ個のステ
ータス信号線９にそれぞれ接続される５台の磁気ディス
クによる物理デバイス１０と、５台の物理デバイス１０
で構成される論理デバイス１１と、論理デバイス１１に
関するインタフェースの監視，判断および指示を行なう
マイクロプロセッサ１２とを備えた構成を有する。
【００１１】次に、図１に示す実施例の動作について、
先ずデータリード動作について説明する。
先ずデータリード動作について説明する。
【００１２】図示しないホストコンピュータがホストイ
ンタフェースを通じて、ディスクアレイ装置を利用する
物理デバイス１０に対してデータリード命令を発行す
る。
ンタフェースを通じて、ディスクアレイ装置を利用する
物理デバイス１０に対してデータリード命令を発行す
る。
【００１３】ホストインタフェース制御回路２を監視し
ているマイクロプロセッサ１２は、データリード命令が
ホストコンピュータから転送されてきたことを検出し、
アレイデータバス５とホストデータバス３との間のリー
ドデータパスを確立するようにアレイデータ制御回路へ
指令を送出する。
ているマイクロプロセッサ１２は、データリード命令が
ホストコンピュータから転送されてきたことを検出し、
アレイデータバス５とホストデータバス３との間のリー
ドデータパスを確立するようにアレイデータ制御回路へ
指令を送出する。
【００１４】次に、制御する必要のある物理デバイス１
０を制御するデバイスインタフェース制御回路へ起動信
号を送出する。
０を制御するデバイスインタフェース制御回路へ起動信
号を送出する。
【００１５】デバイスインタフェース制御回路は、起動
信号を受けると物理デバイス１０を動作させるのに必要
ないくつかの命令をシリアルビットデータに変換して送
出する。
信号を受けると物理デバイス１０を動作させるのに必要
ないくつかの命令をシリアルビットデータに変換して送
出する。
【００１６】常時、物理デバイス１０からのステータス
信号線９を監視しているデバイスインタフェース制御回
路６は、物理デバイス１０がアクセス可能であると判断
すると、命令信号線８を会して前述したシリアルビット
データを物理デバイス１０に供給する。
信号線９を監視しているデバイスインタフェース制御回
路６は、物理デバイス１０がアクセス可能であると判断
すると、命令信号線８を会して前述したシリアルビット
データを物理デバイス１０に供給する。
【００１７】物理デバイス１０は、提供されたシリアル
ビットデータによる命令の種類を解読しリード動作に入
る。
ビットデータによる命令の種類を解読しリード動作に入
る。
【００１８】この時、動作中の物理デバイス１０から
は、現在動作中にあるのでデバイスインタフェース回路
６からの命令は受け付けられない旨のステータス情報を
シリアルビットデータに変換し、リード動作が終了する
まで繰返しステータス信号線９を介して送出する。
は、現在動作中にあるのでデバイスインタフェース回路
６からの命令は受け付けられない旨のステータス情報を
シリアルビットデータに変換し、リード動作が終了する
まで繰返しステータス信号線９を介して送出する。
【００１９】物理デバイス１０からのリードデータは、
双方向データバス７を通り、最終的にはホストインタフ
ェース１を介してホストコンピュータへ提供される。
双方向データバス７を通り、最終的にはホストインタフ
ェース１を介してホストコンピュータへ提供される。
【００２０】物理デバイス１０がリード動作を終了する
と、ステータス信号線９を介してデバイスインタフェー
ス制御回路６に、アクセス可能を意味するシリアルビッ
トデータを送出する。
と、ステータス信号線９を介してデバイスインタフェー
ス制御回路６に、アクセス可能を意味するシリアルビッ
トデータを送出する。
【００２１】デバイスインタフェース制御回路６は、デ
ータ転送が終了したものと判断して、マイクロプロセッ
サ１２へ終了信号を送る。
ータ転送が終了したものと判断して、マイクロプロセッ
サ１２へ終了信号を送る。
【００２２】マイクロプロセッサ１２は、データリード
動作が終了したことをホストコンピュータに報告し、か
くして、一連のデータリード動作を終了する。
動作が終了したことをホストコンピュータに報告し、か
くして、一連のデータリード動作を終了する。
【００２３】次に、データライト動作について説明す
る。
る。
【００２４】データライト動作は、アレイデータバス５
とホストデータバス３との間のライトデータパスを確保
するようにアレイデータ制御回路４へ指令を送ること、
および物理デバイス１０に対してライト動作を命令する
ことを除いては、上述したデータリード動作と同一の動
作を行う。
とホストデータバス３との間のライトデータパスを確保
するようにアレイデータ制御回路４へ指令を送ること、
および物理デバイス１０に対してライト動作を命令する
ことを除いては、上述したデータリード動作と同一の動
作を行う。
【００２５】図２は、本発明の第２の実施例の構成を示
すブロック図である。
すブロック図である。
【００２６】図２に示す第２の実施例は、図１に示す第
１の実施例で、デバイスインタフェース制御回路と物理
デバイス１０との間を接続するそれぞれ１対の命令信号
線８とステータス信号線９の組を、１本の双方向性ビッ
トシリアル信号線１３で置換したもので、基本的動作は
図１の第１の実施例と同一である。
１の実施例で、デバイスインタフェース制御回路と物理
デバイス１０との間を接続するそれぞれ１対の命令信号
線８とステータス信号線９の組を、１本の双方向性ビッ
トシリアル信号線１３で置換したもので、基本的動作は
図１の第１の実施例と同一である。
【００２７】こうして、従来は８もしくは１６ビットの
制御信号線で物理デバイスを制御したものを、シリアル
ビットデータ形式で著しく制御信号線の数を圧縮するこ
とができる。
制御信号線で物理デバイスを制御したものを、シリアル
ビットデータ形式で著しく制御信号線の数を圧縮するこ
とができる。
【００２８】
【発明の効果】以上説明したようにディスクアレイ装置
を構成する物理デバイスを制御する信号線をシリアルビ
ットデータを通すものとすることにより、信号線本数を
著しく減少し、これにより、接続される物理デバイスの
数が多い場合においても信頼性の優れたディスクアレイ
装置を提供できるという効果がある。
を構成する物理デバイスを制御する信号線をシリアルビ
ットデータを通すものとすることにより、信号線本数を
著しく減少し、これにより、接続される物理デバイスの
数が多い場合においても信頼性の優れたディスクアレイ
装置を提供できるという効果がある。
【図１】本発明の第１の実施例の構成を示すブロック図
である。
である。
【図２】本発明の第２の実施例の構成を示すブロック図
である。
である。
１ ホストインタフェース ２ ホストインタフェース制御回路 ３ ホストデータバス ４ アレイデータ制御回路 ５ アレイデータバス ６ デバイスインタフェース制御回路 ７ 双方向データバス ８ 命令信号線 ９ ステータス信号線 １０ 物理デバイス １１ 論理デバイス １２ マイクロプロセッサ １３ 双方向ビットシリアル信号線
Claims (2)
- 【請求項１】 ホストコンピュータに接続されるホスト
インタフェースと、前記ホストインタフェースを制御す
るホストインタフェース制御回路と、前記ホストインタ
フェース制御回路に接続されるホストデータバスと、前
記ホストデータバスに接続されデータを処理するアレイ
データ制御回路と、前記アレイデータ制御回路に接続さ
れる複数のＮ個のアレイデータバスと、前記Ｎ個のアレ
イデータバスのそれぞれに接続されるＮ個のデバイスイ
ンタフェース制御回路と、前記Ｎ個のデバイスインタフ
ェース制御回路のそれぞれに接続されるＮ個のデバイス
インタフェースと、前記Ｎ個のデバイスインタフェース
に接続されるＮ台の磁気ディスク装置と、前記ホストイ
ンタフェース制御回路とアレイデータ制御回路とＮ個の
デバイスインタフェース制御回路とを制御するマイクロ
プロセッサとを備えたディスクアレイ装置において、前
記Ｎ個のデバイスインタフェースをそれぞれ、１本の双
方向データバスと、１本の磁気ディスク装置への制御命
令を送るビットシリアルな命令信号線と、１本の前記デ
バイスインタフェース制御回路への磁気ディスク装置状
態を知らせるビットシリアルなステータス信号線とによ
り構成したことを特徴とするディスクアレイ装置。 - 【請求項２】 前記Ｎ個のデバイスインタフェースをそ
れぞれ、前記１本の双方向データバスと、一本の双方向
ビットシリアル信号線とによって構成したことを特徴と
する請求項１記載のディスクアレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28262492A JPH06131125A (ja) | 1992-10-21 | 1992-10-21 | ディスクアレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28262492A JPH06131125A (ja) | 1992-10-21 | 1992-10-21 | ディスクアレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06131125A true JPH06131125A (ja) | 1994-05-13 |
Family
ID=17654949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28262492A Withdrawn JPH06131125A (ja) | 1992-10-21 | 1992-10-21 | ディスクアレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06131125A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0786719A3 (en) * | 1996-01-23 | 2006-06-07 | Sony Corporation | Plurality of disk away units, data recording/reproducing method and data format |
| US9021499B2 (en) | 2012-01-10 | 2015-04-28 | Hewlett-Packard Development Company, L.P. | Moving a logical device between processor modules in response to identifying a varying load pattern |
-
1992
- 1992-10-21 JP JP28262492A patent/JPH06131125A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0786719A3 (en) * | 1996-01-23 | 2006-06-07 | Sony Corporation | Plurality of disk away units, data recording/reproducing method and data format |
| US9021499B2 (en) | 2012-01-10 | 2015-04-28 | Hewlett-Packard Development Company, L.P. | Moving a logical device between processor modules in response to identifying a varying load pattern |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |