JPH06120244A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH06120244A JPH06120244A JP26494892A JP26494892A JPH06120244A JP H06120244 A JPH06120244 A JP H06120244A JP 26494892 A JP26494892 A JP 26494892A JP 26494892 A JP26494892 A JP 26494892A JP H06120244 A JPH06120244 A JP H06120244A
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- JP
- Japan
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- film
- gate electrode
- semiconductor
- forming
- integrated circuit
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 LDD 構造の半導体集積回路を製造するための
サイドウォールの形成時にソースおよびドレイン領域の
上に均一な厚さの酸化膜を残すことができる方法を提供
する。 【構成】 シリコン基板31の上にゲート酸化膜32および
ゲート電極33を形成した後、ゲート電極表面に薄い酸化
膜36を形成し、その上に薄い多結晶シリコン膜36を介し
てCVD-SiO2膜を堆積し、これを全面エッチングしてサイ
ドウォール38を形成する。多結晶シリコン膜がエッチン
グストッパの作用をするため、オーバーエッチングして
も均一な厚さの酸化膜35が残る。
サイドウォールの形成時にソースおよびドレイン領域の
上に均一な厚さの酸化膜を残すことができる方法を提供
する。 【構成】 シリコン基板31の上にゲート酸化膜32および
ゲート電極33を形成した後、ゲート電極表面に薄い酸化
膜36を形成し、その上に薄い多結晶シリコン膜36を介し
てCVD-SiO2膜を堆積し、これを全面エッチングしてサイ
ドウォール38を形成する。多結晶シリコン膜がエッチン
グストッパの作用をするため、オーバーエッチングして
も均一な厚さの酸化膜35が残る。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の製造方
法、特にホットキャリア耐性に優れたLDD 構造のMOS 型
半導体装置の製造方法に関するものである。
法、特にホットキャリア耐性に優れたLDD 構造のMOS 型
半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】近年、MOS 型半導体装置が微細化される
のに伴って、ドレイン領域近傍のチャネル領域に誘起さ
れる強電界によってホットキャリアが発生され、その結
果としてしきい値電圧が変動し、半導体装置の諸特性が
劣化することが問題になってきている。
のに伴って、ドレイン領域近傍のチャネル領域に誘起さ
れる強電界によってホットキャリアが発生され、その結
果としてしきい値電圧が変動し、半導体装置の諸特性が
劣化することが問題になってきている。
【０００３】このような問題を解決するために、LDD(Li
ghtly Doped Drain)構造の半導体装置が提案されてい
る。このLDD 構造は、MOS 型半導体装置のドレイン領域
およびソース領域を、チャネル領域近傍に位置する低濃
度領域部分と、これに隣接する高濃度領域部分とから構
成したものである。例えば、ＮチャネルMOS 型半導体装
置においては、チャネル領域の近傍にＮ型不純物濃度が
1016〜1018 cm -3の低濃度領域部分を形成し、これに隣
接して〜1019の高濃度領域部分を形成している。このよ
うなLDD 構造のMOS 型半導体装置においては、低濃度領
域部分によってチャネル領域における強電界が緩和され
るので、ホットキャリアの発生が抑止され、上述した問
題を解決することができる。
ghtly Doped Drain)構造の半導体装置が提案されてい
る。このLDD 構造は、MOS 型半導体装置のドレイン領域
およびソース領域を、チャネル領域近傍に位置する低濃
度領域部分と、これに隣接する高濃度領域部分とから構
成したものである。例えば、ＮチャネルMOS 型半導体装
置においては、チャネル領域の近傍にＮ型不純物濃度が
1016〜1018 cm -3の低濃度領域部分を形成し、これに隣
接して〜1019の高濃度領域部分を形成している。このよ
うなLDD 構造のMOS 型半導体装置においては、低濃度領
域部分によってチャネル領域における強電界が緩和され
るので、ホットキャリアの発生が抑止され、上述した問
題を解決することができる。
【０００４】上述したLDD 構造は主にホットエレクトロ
ンの発生による悪影響が大きなＮチャネルMOS トランジ
スタに多く採用されている。従来のＮチャネルMOS トラ
ンジスタの製造工程を図１〜14にしたがって説明する
が、この例ではＰチャネルMOSトランジスタをも含むCMO
Sトランジスタを製造するものである。先ず、図１に示
すように、P 型のシリコン基板11の表面に厚さ1500Åの
シリコン酸化膜12を熱酸化法によって形成する。その
後、フォトマスク処理を施して図２に示すようにシリコ
ン酸化膜12の上にレジストパターン13を形成する。次
に、このレジストパターン13をマスクとして31P + 等の
Ｎ型不純物をイオン注入する。次に、例えばバッファー
ドフッ酸等のウエットエッチングによってレジストパタ
ーン13をマスクとしてシリコン酸化膜12を選択的にエッ
チングする。
ンの発生による悪影響が大きなＮチャネルMOS トランジ
スタに多く採用されている。従来のＮチャネルMOS トラ
ンジスタの製造工程を図１〜14にしたがって説明する
が、この例ではＰチャネルMOSトランジスタをも含むCMO
Sトランジスタを製造するものである。先ず、図１に示
すように、P 型のシリコン基板11の表面に厚さ1500Åの
シリコン酸化膜12を熱酸化法によって形成する。その
後、フォトマスク処理を施して図２に示すようにシリコ
ン酸化膜12の上にレジストパターン13を形成する。次
に、このレジストパターン13をマスクとして31P + 等の
Ｎ型不純物をイオン注入する。次に、例えばバッファー
ドフッ酸等のウエットエッチングによってレジストパタ
ーン13をマスクとしてシリコン酸化膜12を選択的にエッ
チングする。
【０００５】さらにレジストパターン13とシリコン酸化
膜12とを除去した後、拡散熱処理を施して図３に示すよ
うにＮ型ウェル14を形成する。この熱処理中、N2, O2の
混合ガスの存在下で拡散を行うためシリコン基板11の表
面には厚さが約2500Åのシリコン酸化膜12a が形成され
る。続いてシリコン酸化膜12a をエッチングにより除去
した後、厚さ約300 Åの新しいシリコン酸化膜12b を一
様に形成し、さらにその上に耐酸化膜として作用するシ
リコン窒化膜15を約1500Åの厚さに形成した状態を図４
に示す。
膜12とを除去した後、拡散熱処理を施して図３に示すよ
うにＮ型ウェル14を形成する。この熱処理中、N2, O2の
混合ガスの存在下で拡散を行うためシリコン基板11の表
面には厚さが約2500Åのシリコン酸化膜12a が形成され
る。続いてシリコン酸化膜12a をエッチングにより除去
した後、厚さ約300 Åの新しいシリコン酸化膜12b を一
様に形成し、さらにその上に耐酸化膜として作用するシ
リコン窒化膜15を約1500Åの厚さに形成した状態を図４
に示す。
【０００６】次に、図５に示すようにフォトマスク工程
によってレジストパターン13a を形成し、このレジスト
パターンをマスクとしてシリコン窒化膜15を選択的にエ
ッチングする。その後、フィールド領域となるレジスト
パターン13a の開口部にレジストパターンをマスクとし
てＰ型の不純物をイオン注入し、フィールド酸化を行っ
た後、シリコン窒化膜15をエッチングし、さらに犠牲酸
化を行った状態を図６に示す。次に、しきい値コントロ
ールのためのイオン注入を行い、シリコン酸化膜12bを
エッチングし、図７に示すように約２００Åの厚さのゲ
ート酸化膜12d を形成する。さらに、このゲート酸化膜
12d の上にゲート電極を構成する多結晶シリコン膜16を
約4000Åの厚さに堆積形成した後、900 ℃のPoCl3 にて
Ｎ型不純物をドープする。その後、フォトマスクによっ
てレジストパターン13b を形成し、このレジストパター
ンをマスクとして多結晶シリコン膜16を選択的にエッチ
ングしてゲート電極を構成する部分だけ残す。
によってレジストパターン13a を形成し、このレジスト
パターンをマスクとしてシリコン窒化膜15を選択的にエ
ッチングする。その後、フィールド領域となるレジスト
パターン13a の開口部にレジストパターンをマスクとし
てＰ型の不純物をイオン注入し、フィールド酸化を行っ
た後、シリコン窒化膜15をエッチングし、さらに犠牲酸
化を行った状態を図６に示す。次に、しきい値コントロ
ールのためのイオン注入を行い、シリコン酸化膜12bを
エッチングし、図７に示すように約２００Åの厚さのゲ
ート酸化膜12d を形成する。さらに、このゲート酸化膜
12d の上にゲート電極を構成する多結晶シリコン膜16を
約4000Åの厚さに堆積形成した後、900 ℃のPoCl3 にて
Ｎ型不純物をドープする。その後、フォトマスクによっ
てレジストパターン13b を形成し、このレジストパター
ンをマスクとして多結晶シリコン膜16を選択的にエッチ
ングしてゲート電極を構成する部分だけ残す。
【０００７】次に、レジストパターン13b を除去した
後、LDD 構造を形成するためにＮ型不純物をイオン注入
する。このイオン注入時には、フィールド酸化膜12c お
よび多結晶シリコン膜16がマスクとなる。その後、900
℃においてアニールを施し、図８に示すように約300 Å
のシリコン酸化膜12e と、Ｎ型の低濃度ソースおよびド
レイン領域部分17a および17b を同時に形成する。次
に、ＰチャネルトランジスタのＰソースおよびドレイン
領域を形成するためにＮチャネルトランジスタ領域を選
択的にレジストによってマスクし、Ｐチャネル領域にＰ
型不純物イオンを注入する。この上に膜厚が約2500Åの
CVD-SiO2膜18を形成した後、900 ℃でアニールを施し、
Ｐ型ソースおよびドレイン領域19a および19b を形成す
る。次に、LDD 構造を形成するためにCVD-SiO2膜18を異
方性エッチングしてゲート多結晶シリコン膜16の側面に
サイドウォール18a を形成した状態を図９に示す。
後、LDD 構造を形成するためにＮ型不純物をイオン注入
する。このイオン注入時には、フィールド酸化膜12c お
よび多結晶シリコン膜16がマスクとなる。その後、900
℃においてアニールを施し、図８に示すように約300 Å
のシリコン酸化膜12e と、Ｎ型の低濃度ソースおよびド
レイン領域部分17a および17b を同時に形成する。次
に、ＰチャネルトランジスタのＰソースおよびドレイン
領域を形成するためにＮチャネルトランジスタ領域を選
択的にレジストによってマスクし、Ｐチャネル領域にＰ
型不純物イオンを注入する。この上に膜厚が約2500Åの
CVD-SiO2膜18を形成した後、900 ℃でアニールを施し、
Ｐ型ソースおよびドレイン領域19a および19b を形成す
る。次に、LDD 構造を形成するためにCVD-SiO2膜18を異
方性エッチングしてゲート多結晶シリコン膜16の側面に
サイドウォール18a を形成した状態を図９に示す。
【０００８】次に、図10に示すようにＰ型チャネルトラ
ンジスタ領域全体をレジストパターン13c によって被覆
した後、Ｎ型不純物イオンを高濃度で注入する。その
後、熱処理を施してＮ型不純物を拡散させて高濃度ソー
スおよびドレイン領域部分17cおよび17d を同時に形成
する。さらに同様のフォトマスク処理を施してＰ型の高
濃度ソースおよびドレイン領域19c および19d を形成し
た後、3000ÅのCVD-SiO2膜および6000ÅのCVD-BPSG膜よ
り成る層間絶縁膜20を堆積させ、900 ℃でリフローさせ
た状態を図11に示す。続いて図12に示すように層間絶縁
膜20にコンタクトホールを形成する。その後、TiN/Al-S
i-Cuより成る金属膜を１μm の厚さに堆積し、さらにフ
ォトマスク処理を施して金属膜を選択的にエッチングし
て配線パターン21を形成した状態を図13に示す。最後
に、420 ℃で合金化処理を行った後、パッシベーション
膜22を1.0 〜1.5 μm の厚さに堆積形成した状態を図14
に示す。
ンジスタ領域全体をレジストパターン13c によって被覆
した後、Ｎ型不純物イオンを高濃度で注入する。その
後、熱処理を施してＮ型不純物を拡散させて高濃度ソー
スおよびドレイン領域部分17cおよび17d を同時に形成
する。さらに同様のフォトマスク処理を施してＰ型の高
濃度ソースおよびドレイン領域19c および19d を形成し
た後、3000ÅのCVD-SiO2膜および6000ÅのCVD-BPSG膜よ
り成る層間絶縁膜20を堆積させ、900 ℃でリフローさせ
た状態を図11に示す。続いて図12に示すように層間絶縁
膜20にコンタクトホールを形成する。その後、TiN/Al-S
i-Cuより成る金属膜を１μm の厚さに堆積し、さらにフ
ォトマスク処理を施して金属膜を選択的にエッチングし
て配線パターン21を形成した状態を図13に示す。最後
に、420 ℃で合金化処理を行った後、パッシベーション
膜22を1.0 〜1.5 μm の厚さに堆積形成した状態を図14
に示す。
【０００９】
【発明が解決しようとする課題】上述した従来の半導体
集積回路の製造方法によれば、ＮチャネルMOS のチャネ
ル近傍には低濃度のソースおよびドレイン領域部分17a
および17b が形成され、強電界が緩和されるので、ホッ
トキャリア耐性を改善することができ、したがって素子
特性を改善することができるが、以下のような種々の欠
点がある。先ず、CVD-SiO2膜18を異方性エッチングして
ゲート多結晶シリコン16の側面にサイドウォール18ａを
形成する際に、N - およびP + ソースおよびドレイン領
域17ａ,17bおよび19a,19b の表面に100 〜300 Åの薄い
シリコン酸化膜12e を残した方が望ましい。この薄いシ
リコン酸化膜12e はウエファ全面に亘って均一になるよ
うにするのが理想的である。このシリコン酸化膜12e を
介してN + ソースおよびドレイン領域17c, 17dを形成す
るためのイオン注入に多くの場合75Asイオンを用いてい
るため、大電流用のインプランターでは加速エネルギー
が制限され、約100KeV程度である。したがって、シリコ
ン酸化膜12e を通してイオンを打ち込んで安定したN +
ソースおよびドレイン領域17c, 17dを形成するためのイ
ンプラント条件、すなわちシリコン酸化膜の膜厚はプロ
ジェクションレンジの関係上300 Å以下とするのが望ま
しい。しかしながら、サイドウォール18a の形成時の異
方性エッチングはエッチング自体の不均一性の他、ソー
ス、ドレイン領域上に形成されているシリコン酸化膜12
e およびその上に堆積されているCVD-SiO2膜18の不均一
性、ロット毎の不均一性などの要素を考えると、シリコ
ン酸化膜を100 〜300 Åの厚さに残すことは不可能に近
く、しばしばオーバーエッチングが起こるのが実情であ
る。その結果としてN - ソースおよびドレイン領域の表
面がダメージを受けたり、P チャネルトランジスタのソ
ースおよびドレイン領域19a, 19bがエッチングされるこ
とで表面の不純物濃度が下がることになり、デバイスの
特性に悪影響を与えることがしばしばあった。
集積回路の製造方法によれば、ＮチャネルMOS のチャネ
ル近傍には低濃度のソースおよびドレイン領域部分17a
および17b が形成され、強電界が緩和されるので、ホッ
トキャリア耐性を改善することができ、したがって素子
特性を改善することができるが、以下のような種々の欠
点がある。先ず、CVD-SiO2膜18を異方性エッチングして
ゲート多結晶シリコン16の側面にサイドウォール18ａを
形成する際に、N - およびP + ソースおよびドレイン領
域17ａ,17bおよび19a,19b の表面に100 〜300 Åの薄い
シリコン酸化膜12e を残した方が望ましい。この薄いシ
リコン酸化膜12e はウエファ全面に亘って均一になるよ
うにするのが理想的である。このシリコン酸化膜12e を
介してN + ソースおよびドレイン領域17c, 17dを形成す
るためのイオン注入に多くの場合75Asイオンを用いてい
るため、大電流用のインプランターでは加速エネルギー
が制限され、約100KeV程度である。したがって、シリコ
ン酸化膜12e を通してイオンを打ち込んで安定したN +
ソースおよびドレイン領域17c, 17dを形成するためのイ
ンプラント条件、すなわちシリコン酸化膜の膜厚はプロ
ジェクションレンジの関係上300 Å以下とするのが望ま
しい。しかしながら、サイドウォール18a の形成時の異
方性エッチングはエッチング自体の不均一性の他、ソー
ス、ドレイン領域上に形成されているシリコン酸化膜12
e およびその上に堆積されているCVD-SiO2膜18の不均一
性、ロット毎の不均一性などの要素を考えると、シリコ
ン酸化膜を100 〜300 Åの厚さに残すことは不可能に近
く、しばしばオーバーエッチングが起こるのが実情であ
る。その結果としてN - ソースおよびドレイン領域の表
面がダメージを受けたり、P チャネルトランジスタのソ
ースおよびドレイン領域19a, 19bがエッチングされるこ
とで表面の不純物濃度が下がることになり、デバイスの
特性に悪影響を与えることがしばしばあった。
【００１０】本発明の目的は、上述した従来の欠点を解
消し、LDD 構造を有する半導体装置において、サイドウ
ォール形成時にオーバーエッチングを行ってもソースお
よびドレイン領域の表面に均一な厚さの酸化膜を残すこ
とができ、したがってサイドウォール巾を正確に制御す
ることができ、エッチングダメージを軽減し、素子特性
を向上し、信頼性の高い半導体集積回路を製造できる方
法を提供しようとするものである。
消し、LDD 構造を有する半導体装置において、サイドウ
ォール形成時にオーバーエッチングを行ってもソースお
よびドレイン領域の表面に均一な厚さの酸化膜を残すこ
とができ、したがってサイドウォール巾を正確に制御す
ることができ、エッチングダメージを軽減し、素子特性
を向上し、信頼性の高い半導体集積回路を製造できる方
法を提供しようとするものである。
【００１１】
【課題を解決するための手段】本発明による半導体集積
回路の製造方法は、一導電型の半導体領域の表面にゲー
ト絶縁膜を介してパターニングされたゲート電極を形成
し、このゲート電極をマスクとして反対導電型の半導体
領域を形成し、さらに前記ゲート電極の側面にサイドウ
ォールを形成して半導体集積回路を製造するに当たり、
少なくとも前記ゲート電極表面に薄い半導体膜を形成す
る工程と、全面にサイドウォール形成用の絶縁膜を形成
する工程と、この絶縁膜に異方性エッチングを施してゲ
ート電極側面に前記半導体膜を介してサイドウォールを
形成する工程と、前記ゲート電極およびサイドウォール
をマスクとして反対導電型のイオンを注入して反対導電
型の半導体領域を形成する工程と、全面に厚い絶縁膜を
形成する工程と、前記反対導電型の半導体領域から金属
電極を引き出す工程とを具えることを特徴とするもので
ある。
回路の製造方法は、一導電型の半導体領域の表面にゲー
ト絶縁膜を介してパターニングされたゲート電極を形成
し、このゲート電極をマスクとして反対導電型の半導体
領域を形成し、さらに前記ゲート電極の側面にサイドウ
ォールを形成して半導体集積回路を製造するに当たり、
少なくとも前記ゲート電極表面に薄い半導体膜を形成す
る工程と、全面にサイドウォール形成用の絶縁膜を形成
する工程と、この絶縁膜に異方性エッチングを施してゲ
ート電極側面に前記半導体膜を介してサイドウォールを
形成する工程と、前記ゲート電極およびサイドウォール
をマスクとして反対導電型のイオンを注入して反対導電
型の半導体領域を形成する工程と、全面に厚い絶縁膜を
形成する工程と、前記反対導電型の半導体領域から金属
電極を引き出す工程とを具えることを特徴とするもので
ある。
【００１２】
【作用】このような本発明の製造方法においては、ゲー
ト電極の側面にサイドウォールを形成する際、薄い酸化
膜および薄い半導体膜を介して絶縁膜を形成し、この絶
縁膜を異方性エッチングしているが、この半導体膜はエ
ッチングに対するストッパとして作用するので、この半
導体膜の下側に膜厚の均一な酸化膜を残すことができ
る。このように薄い半導体膜の下側に均一な厚さの酸化
膜が存在するため、N + ソースおよびドレイン領域を形
成するためのイオンを均一な深さに打ち込むことがで
き、N + ρs が安定して得られることになる。また、サ
イドウォールを形成する際にオーバーエッチングを行っ
てもソース、ドレイン領域へのプラズマダメージの発生
がなくなり、ソース、ドレイン領域のリーク電流も少な
くなる。同様にＰチャネルトランジスタを製造する際の
サイドウォールの形成時にオーバーエッチングを行って
もP + ソースおよびドレイン領域がエッチングされない
ため、P + ρs も安定して得られることになる。また、
半導体膜としては、多結晶シリコン膜、非晶質シリコン
膜を以て構成することができる。
ト電極の側面にサイドウォールを形成する際、薄い酸化
膜および薄い半導体膜を介して絶縁膜を形成し、この絶
縁膜を異方性エッチングしているが、この半導体膜はエ
ッチングに対するストッパとして作用するので、この半
導体膜の下側に膜厚の均一な酸化膜を残すことができ
る。このように薄い半導体膜の下側に均一な厚さの酸化
膜が存在するため、N + ソースおよびドレイン領域を形
成するためのイオンを均一な深さに打ち込むことがで
き、N + ρs が安定して得られることになる。また、サ
イドウォールを形成する際にオーバーエッチングを行っ
てもソース、ドレイン領域へのプラズマダメージの発生
がなくなり、ソース、ドレイン領域のリーク電流も少な
くなる。同様にＰチャネルトランジスタを製造する際の
サイドウォールの形成時にオーバーエッチングを行って
もP + ソースおよびドレイン領域がエッチングされない
ため、P + ρs も安定して得られることになる。また、
半導体膜としては、多結晶シリコン膜、非晶質シリコン
膜を以て構成することができる。
【００１３】
【実施例】図15〜17は本発明による半導体集積回路の製
造方法の一実施例における順次の工程を示す断面図であ
る。シリコン基板31にN 型ウェル領域およびフィールド
領域を形成した後、表面にゲート酸化膜32を、例えば20
0 Åの厚さに形成し、その上にゲート電極材料としてN
+ 多結晶シリコン膜を約4000Åの厚さに堆積形成し、フ
ォトリソグラフ処理によってパターニングしてゲート電
極33を形成した状態を図15に示す。
造方法の一実施例における順次の工程を示す断面図であ
る。シリコン基板31にN 型ウェル領域およびフィールド
領域を形成した後、表面にゲート酸化膜32を、例えば20
0 Åの厚さに形成し、その上にゲート電極材料としてN
+ 多結晶シリコン膜を約4000Åの厚さに堆積形成し、フ
ォトリソグラフ処理によってパターニングしてゲート電
極33を形成した状態を図15に示す。
【００１４】次に、ゲート電極33をマスクとして例えば
31P + イオン注入を、1E13cm-2、50KeV で行った後、熱
処理を行ってN - ソースおよびドレイン領域34および35
を形成するとともに酸化処理を行って多結晶シリコンよ
り成るゲート電極33の表面に、例えば250 Å以下の薄い
シリコン酸化膜36を形成する。さらに、全面に厚さ約80
〜150 Åの薄い多結晶シリコン膜37を堆積形成し、その
上にサイドウォール形成用のCVD-SiO2膜を、例えば2500
Åの厚さに堆積形成した後、全面に異方性エッチング、
例えばリアクティブイオンエッチングによってエッチン
グしてゲート電極33の側面にCVD-SiO2膜より成るサイド
ウォール38を形成した状態を図16に示す。本発明におい
ては、このようにサイドウォール形成用のCVD-SiO2膜を
ゲート電極33の表面のシリコン酸化膜36の上に直接形成
するのではなく、その下側に薄い多結晶シリコン膜37を
形成しているので、エッチングはこの多結晶シリコン膜
で止まり、したがってその下側のシリコン酸化膜36を正
確に残すことができるとともにシリコン基板31へのプラ
ズマダメージやシリコン基板のエッチングなどを避ける
ことができる。次に、ゲート電極33およびサイドウォー
ル38をマスクとして例えば75As+ イオン注入を、5E15cm
-2、90KeV で行い、熱処理を行ってN + ソースおよびド
レイン領域39および40を形成した後、酸化処理を行って
薄い多結晶シリコン膜37全体を酸化してシリコン酸化膜
41を形成した様子を図17に示す。以後の工程は上述した
従来の製造方法と同様であり、全面に厚い絶縁膜を堆積
形成し、この絶縁膜にコンタクトホールを形成した後、
金属膜を堆積形成し、これを、パターニングしてソース
およびドレイン領域に接続された金属配線を形成する。
31P + イオン注入を、1E13cm-2、50KeV で行った後、熱
処理を行ってN - ソースおよびドレイン領域34および35
を形成するとともに酸化処理を行って多結晶シリコンよ
り成るゲート電極33の表面に、例えば250 Å以下の薄い
シリコン酸化膜36を形成する。さらに、全面に厚さ約80
〜150 Åの薄い多結晶シリコン膜37を堆積形成し、その
上にサイドウォール形成用のCVD-SiO2膜を、例えば2500
Åの厚さに堆積形成した後、全面に異方性エッチング、
例えばリアクティブイオンエッチングによってエッチン
グしてゲート電極33の側面にCVD-SiO2膜より成るサイド
ウォール38を形成した状態を図16に示す。本発明におい
ては、このようにサイドウォール形成用のCVD-SiO2膜を
ゲート電極33の表面のシリコン酸化膜36の上に直接形成
するのではなく、その下側に薄い多結晶シリコン膜37を
形成しているので、エッチングはこの多結晶シリコン膜
で止まり、したがってその下側のシリコン酸化膜36を正
確に残すことができるとともにシリコン基板31へのプラ
ズマダメージやシリコン基板のエッチングなどを避ける
ことができる。次に、ゲート電極33およびサイドウォー
ル38をマスクとして例えば75As+ イオン注入を、5E15cm
-2、90KeV で行い、熱処理を行ってN + ソースおよびド
レイン領域39および40を形成した後、酸化処理を行って
薄い多結晶シリコン膜37全体を酸化してシリコン酸化膜
41を形成した様子を図17に示す。以後の工程は上述した
従来の製造方法と同様であり、全面に厚い絶縁膜を堆積
形成し、この絶縁膜にコンタクトホールを形成した後、
金属膜を堆積形成し、これを、パターニングしてソース
およびドレイン領域に接続された金属配線を形成する。
【００１５】上述した実施例においては、N + ソースお
よびドレイン領域39および40を形成した後、多結晶シリ
コン膜38を酸化したが、N + ソースおよびドレイン領域
形成用のイオン注入を行った後、フレオン系のエッチャ
ントを用いて全面ドライエッチングを行ってサイドウォ
ール38の下側にある部分以外の多結晶シリコン膜を除去
した後、サイドウォール38の下側に残存する多結晶シリ
コン膜を酸化するようにしても良い。或いは、N + ソー
スおよびドレイン領域形成用のイオン注入を行う前に、
フレオン系のエッチャントを用いて全面ドライエッチン
グを行ってサイドウォール38の下側の部分以外の多結晶
シリコン膜37を除去し、イオン注入後に、サイドウォー
ル38の下側に残存する多結晶シリコン膜37を酸化するこ
ともできる。
よびドレイン領域39および40を形成した後、多結晶シリ
コン膜38を酸化したが、N + ソースおよびドレイン領域
形成用のイオン注入を行った後、フレオン系のエッチャ
ントを用いて全面ドライエッチングを行ってサイドウォ
ール38の下側にある部分以外の多結晶シリコン膜を除去
した後、サイドウォール38の下側に残存する多結晶シリ
コン膜を酸化するようにしても良い。或いは、N + ソー
スおよびドレイン領域形成用のイオン注入を行う前に、
フレオン系のエッチャントを用いて全面ドライエッチン
グを行ってサイドウォール38の下側の部分以外の多結晶
シリコン膜37を除去し、イオン注入後に、サイドウォー
ル38の下側に残存する多結晶シリコン膜37を酸化するこ
ともできる。
【００１６】図18は本発明による半導体集積回路の製造
方法の他の実施例において、N - ソースおよびドレイン
領域39および40を形成した後の状態を示すものである。
本例においては、サイドウォールをCVD-SiO2膜で形成す
る代わりにPSG 膜を以て形成し、N + 型ースおよびドレ
イン領域形成用のイオン注入を行った後、例えば水:HF=
100:1 のエッチャントで全面エッチングを行ってPSG 膜
より成るサイドウォールを除去して薄い多結晶シリコン
膜を露出させた後に、これを酸化してシリコン酸化膜41
を形成する。この実施例の変形例として、薄い多結晶シ
リコン膜を酸化する代わりにエッチングにより除去する
こともできる。
方法の他の実施例において、N - ソースおよびドレイン
領域39および40を形成した後の状態を示すものである。
本例においては、サイドウォールをCVD-SiO2膜で形成す
る代わりにPSG 膜を以て形成し、N + 型ースおよびドレ
イン領域形成用のイオン注入を行った後、例えば水:HF=
100:1 のエッチャントで全面エッチングを行ってPSG 膜
より成るサイドウォールを除去して薄い多結晶シリコン
膜を露出させた後に、これを酸化してシリコン酸化膜41
を形成する。この実施例の変形例として、薄い多結晶シ
リコン膜を酸化する代わりにエッチングにより除去する
こともできる。
【００１７】図19〜21は本発明による半導体集積回路の
製造方法によってP チャネルトランジスタを製造する際
の順次の工程を示す断面図である。図19に示すようにシ
リコン基板に形成したＮ型ウェル51の表面にゲート酸化
膜52を形成し、その上に多結晶シリコン膜を形成し、こ
れをパターニングしてゲート電極53を形成する。次に、
ゲート電極53をマスクとしてP 型のイオンを注入し、熱
処理を施してP + ソースおよびドレイン領域54および55
を形成する。本発明によれば、ゲート電極53の表面を酸
化して厚さ250 Å以下の薄いシリコン酸化膜56を形成
し、さらに全面に80〜150 Åの薄い多結晶シリコン膜57
を形成する。
製造方法によってP チャネルトランジスタを製造する際
の順次の工程を示す断面図である。図19に示すようにシ
リコン基板に形成したＮ型ウェル51の表面にゲート酸化
膜52を形成し、その上に多結晶シリコン膜を形成し、こ
れをパターニングしてゲート電極53を形成する。次に、
ゲート電極53をマスクとしてP 型のイオンを注入し、熱
処理を施してP + ソースおよびドレイン領域54および55
を形成する。本発明によれば、ゲート電極53の表面を酸
化して厚さ250 Å以下の薄いシリコン酸化膜56を形成
し、さらに全面に80〜150 Åの薄い多結晶シリコン膜57
を形成する。
【００１８】その後、全面にCVD-SiO2膜を堆積形成した
後、全面異方性エッチングを施してゲート電極53の側面
にサイドウォール58を形成した状態を図20に示す。この
エッチングの際にも多結晶シリコン膜57はエッチングに
対するストッパとして作用するため、オーバーエッチン
グを行ってもP + ソースおよびドレイン領域54および55
の表面がエッチングされるようなことはなく、したがっ
てP + ρs が異常に高くなるようなことはない。次に、
Ｐチャネルトランジスタのソースおよびドレインを形成
するために、例えばボロンをイオン注入し、熱処理を施
してP + ソースおよびドレイン領域59および60を形成
し、さらに多結晶シリコン膜57を酸化してシリコン酸化
膜61を形成した様子を図21に示す。
後、全面異方性エッチングを施してゲート電極53の側面
にサイドウォール58を形成した状態を図20に示す。この
エッチングの際にも多結晶シリコン膜57はエッチングに
対するストッパとして作用するため、オーバーエッチン
グを行ってもP + ソースおよびドレイン領域54および55
の表面がエッチングされるようなことはなく、したがっ
てP + ρs が異常に高くなるようなことはない。次に、
Ｐチャネルトランジスタのソースおよびドレインを形成
するために、例えばボロンをイオン注入し、熱処理を施
してP + ソースおよびドレイン領域59および60を形成
し、さらに多結晶シリコン膜57を酸化してシリコン酸化
膜61を形成した様子を図21に示す。
【００１９】
【発明の効果】上述した本発明による半導体集積回路の
製造方法によれば、LDD 構造を形成るためのサイドウォ
ールを形成するために絶縁膜を全面異方性エッチングす
る際に、薄い多結晶シリコン膜がエッチングストッパと
して作用することになるので、多結晶シリコン膜の下側
に酸化膜を均一に残すことができる。そのためサイドウ
ォールを形成する際にオーバーエッチングを行ってもソ
ースおよびドレイン領域へのプラズマダメージの発生を
抑止することができ、ソースおよびドレイン領域のリー
ク電流を少なくすることができる。さらに、薄い多結晶
シリコン膜の下側に均一な厚さの酸化膜が存在するた
め、N + ソースおよびドレインを形成するためのイオン
を均一の深さに打ち込むことができ、したがってN + ρ
s が安定して得られることになる。同様に、P チャネル
トランジスタを製造する際にも、サイドウォールを形成
する際にオーバーエッチングとなってもP + ソースおよ
びドレイン領域がエッチングされないため、P + ρs も
安定したものとなる。
製造方法によれば、LDD 構造を形成るためのサイドウォ
ールを形成するために絶縁膜を全面異方性エッチングす
る際に、薄い多結晶シリコン膜がエッチングストッパと
して作用することになるので、多結晶シリコン膜の下側
に酸化膜を均一に残すことができる。そのためサイドウ
ォールを形成する際にオーバーエッチングを行ってもソ
ースおよびドレイン領域へのプラズマダメージの発生を
抑止することができ、ソースおよびドレイン領域のリー
ク電流を少なくすることができる。さらに、薄い多結晶
シリコン膜の下側に均一な厚さの酸化膜が存在するた
め、N + ソースおよびドレインを形成するためのイオン
を均一の深さに打ち込むことができ、したがってN + ρ
s が安定して得られることになる。同様に、P チャネル
トランジスタを製造する際にも、サイドウォールを形成
する際にオーバーエッチングとなってもP + ソースおよ
びドレイン領域がエッチングされないため、P + ρs も
安定したものとなる。
【図１】図１は、従来のCMOSトランジスタを製造する方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図２】図２は、同じくその次の工程を示す断面図であ
る。
る。
【図３】図３は、同じくその次の工程を示す断面図であ
る。
る。
【図４】図４は、同じくその次の工程を示す断面図であ
る。
る。
【図５】図５は、同じくその次の工程を示す断面図であ
る。
る。
【図６】図６は、同じくその次の工程を示す断面図であ
る。
る。
【図７】図７は、同じくその次の工程を示す断面図であ
る。
る。
【図８】図８は、同じくその次の工程を示す断面図であ
る。
る。
【図９】図９は、同じくその次の工程を示す断面図であ
る。
る。
【図１０】図１０は、同じくその次の工程を示す断面図
である。
である。
【図１１】図１１は、同じくその次の工程を示す断面図
である。
である。
【図１２】図１２は、同じくその次の工程を示す断面図
である。
である。
【図１３】図１３は、同じくその次の工程を示す断面図
である。
である。
【図１４】図１４は、同じくその次の工程を示す断面図
である。
である。
【図１５】図１５は、本発明による半導体集積回路の製
造方法の一実施例の工程を示す断面図である。
造方法の一実施例の工程を示す断面図である。
【図１６】図１６は、同じくその次の工程を示す断面図
である。
である。
【図１７】図１７は、同じくその次の工程を示す断面図
である。
である。
【図１８】図１８は、本発明による半導体集積回路の製
造方法の他の実施例の工程を示す断面図である。
造方法の他の実施例の工程を示す断面図である。
【図１９】図１９は、本発明による半導体集積回路の製
造方法のさらに他の実施例の工程を示す断面図である。
造方法のさらに他の実施例の工程を示す断面図である。
【図２０】図２０は、同じくその次の工程を示す断面図
である。
である。
【図２１】図２１は、同じくその次の工程を示す断面図
である。
である。
31 シリコン基板 32 ゲート酸化膜 33 ゲート電極 34 N - ソース領域 35 N - ドレイン領域 36 薄い酸化膜 37 薄い多結晶シリコン膜 38 サイドウォール 39 N + ソース領域 40 N + ドレイン領域 41 シリコン酸化膜 51 N 型ウェル 52 ゲート酸化膜 53 ゲート電極 54 P + ソース領域 55 P + ドレイン領域 56 薄い酸化膜 57 薄い多結晶シリコン膜 58 サイドウォール 59 P + ソース 60 P + ドレイン 61 シリコン酸化膜
Claims (4)
- 【請求項１】 一導電型の半導体領域の表面にゲート絶
縁膜を介してパターニングされたゲート電極を形成し、
このゲート電極をマスクとして反対導電型の半導体領域
を形成し、さらに前記ゲート電極の側面にサイドウォー
ルを形成して半導体集積回路を製造するに当たり、少な
くとも前記ゲート電極表面に薄い半導体膜を形成する工
程と、全面にサイドウォール形成用の絶縁膜を形成する
工程と、この絶縁膜に異方性エッチングを施してゲート
電極側面に前記半導体膜を介してサイドウォールを形成
する工程と、前記ゲート電極およびサイドウォールをマ
スクとして反対導電型のイオンを注入して反対導電型の
半導体領域を形成する工程と、全面に厚い絶縁膜を形成
する工程と、前記反対導電型の半導体領域から金属電極
を引き出す工程とを具えることを特徴とする半導体集積
回路の製造方法。 - 【請求項２】 前記ゲート電極およびサイドウォールを
マスクとしてイオン注入を行った後、前記半導体膜を酸
化することを特徴とする請求項１記載の半導体集積回路
の製造方法。 - 【請求項３】 前記ゲート電極およびサイドウォールを
マスクとしてイオン注入を行った後、サイドウォールを
エッチング除去した後、サイドウォールの下側に残存す
る半導体膜を酸化することを特徴とする請求項２記載の
半導体集積回路の製造方法。 - 【請求項４】 前記半導体膜を多結晶シリコン膜を以て
構成したことを特徴とする請求項１、２または３記載の
半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26494892A JPH06120244A (ja) | 1992-10-02 | 1992-10-02 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26494892A JPH06120244A (ja) | 1992-10-02 | 1992-10-02 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120244A true JPH06120244A (ja) | 1994-04-28 |
Family
ID=17410421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26494892A Pending JPH06120244A (ja) | 1992-10-02 | 1992-10-02 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120244A (ja) |
-
1992
- 1992-10-02 JP JP26494892A patent/JPH06120244A/ja active Pending
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