JP3311082B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3311082B2 JP3311082B2 JP12084893A JP12084893A JP3311082B2 JP 3311082 B2 JP3311082 B2 JP 3311082B2 JP 12084893 A JP12084893 A JP 12084893A JP 12084893 A JP12084893 A JP 12084893A JP 3311082 B2 JP3311082 B2 JP 3311082B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- silicon film
- semiconductor substrate
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にＭＯＳ型半導体集積回路におけるＬＤＤ構
造を備えた半導体装置の製造方法に関する。
に関し、特にＭＯＳ型半導体集積回路におけるＬＤＤ構
造を備えた半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＭＯＳ型半導体装置では、ドレイン電界
を緩和してホットキャリア耐性を高めるための構造とし
て、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造が知られている。このＬＤＤ構造を形成する最
も一般的な方法は、まず、ゲート電極をマスクにして半
導体基板に低濃度に不純物をイオン注入して低濃度不純
物領域を形成し、次に、ゲート電極に側壁を形成した
後、そのゲート電極と側壁とをマスクにして半導体基板
に不純物をイオン注入して高濃度不純物領域を形成する
という方法である。
を緩和してホットキャリア耐性を高めるための構造とし
て、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造が知られている。このＬＤＤ構造を形成する最
も一般的な方法は、まず、ゲート電極をマスクにして半
導体基板に低濃度に不純物をイオン注入して低濃度不純
物領域を形成し、次に、ゲート電極に側壁を形成した
後、そのゲート電極と側壁とをマスクにして半導体基板
に不純物をイオン注入して高濃度不純物領域を形成する
という方法である。
【０００３】図２に、上述した従来の方法を示す。この
従来例では、まず、図２（ａ）に示す様に、シリコン半
導体基板１の表面にゲート絶縁膜としてのシリコン酸化
膜を熱酸化によって形成する。そして、全面に多結晶シ
リコン膜を堆積させ、この多結晶シリコン膜をゲート電
極２のパターンに加工した後、このゲート電極２をマス
クとして、イオンビーム７によって、半導体基板１の中
に低濃度の不純物をイオン注入により導入する。
従来例では、まず、図２（ａ）に示す様に、シリコン半
導体基板１の表面にゲート絶縁膜としてのシリコン酸化
膜を熱酸化によって形成する。そして、全面に多結晶シ
リコン膜を堆積させ、この多結晶シリコン膜をゲート電
極２のパターンに加工した後、このゲート電極２をマス
クとして、イオンビーム７によって、半導体基板１の中
に低濃度の不純物をイオン注入により導入する。
【０００４】次に、図２（ｂ）に示す様に、低濃度拡散
層８が形成された半導体基板１の全面にシリコン酸化膜
１０をＣＶＤなどの方法で堆積させる。
層８が形成された半導体基板１の全面にシリコン酸化膜
１０をＣＶＤなどの方法で堆積させる。
【０００５】次に、図２（ｃ）に示す様に、このシリコ
ン酸化膜１０の全面をＲＩＥなどの方法で異方性エッチ
ングして、ゲート電極２に酸化膜側壁１１を形成する。
ン酸化膜１０の全面をＲＩＥなどの方法で異方性エッチ
ングして、ゲート電極２に酸化膜側壁１１を形成する。
【０００６】次に、図２（ｄ）に示す様に、ゲート電極
２及び酸化膜側壁１１をマスクとして、シリコン半導体
基板１の中に高濃度の不純物をイオン注入により導入す
る。
２及び酸化膜側壁１１をマスクとして、シリコン半導体
基板１の中に高濃度の不純物をイオン注入により導入す
る。
【０００７】この後、イオン注入により生じた欠陥を回
復させるため、高温中で数分間の熱処理を行う。
復させるため、高温中で数分間の熱処理を行う。
【０００８】以上に説明した方法により、図２（ｅ）に
示す様に、酸化膜側壁１１が有る部分が低濃度拡散層
８、酸化膜側壁１１が無い部分が高濃度拡散層９とな
り、ＬＤＤ構造が形成される。
示す様に、酸化膜側壁１１が有る部分が低濃度拡散層
８、酸化膜側壁１１が無い部分が高濃度拡散層９とな
り、ＬＤＤ構造が形成される。
【０００９】
【発明が解決しようとする課題】しかし、近年、半導体
素子の微細化に伴い、ソース／ドレイン拡散層の浅接合
化が要求されており、上述した従来の方法には、現在の
イオン注入装置では浅接合化を行うための注入エネルギ
ーの制御が困難であるという問題と、ソース／ドレイン
拡散層の接合深さが拡散により深くなるのを抑えなが
ら、２回のイオン注入により生じた注入欠陥を、高温短
時間の熱処理によって十分に回復させることが困難であ
るという問題があった。
素子の微細化に伴い、ソース／ドレイン拡散層の浅接合
化が要求されており、上述した従来の方法には、現在の
イオン注入装置では浅接合化を行うための注入エネルギ
ーの制御が困難であるという問題と、ソース／ドレイン
拡散層の接合深さが拡散により深くなるのを抑えなが
ら、２回のイオン注入により生じた注入欠陥を、高温短
時間の熱処理によって十分に回復させることが困難であ
るという問題があった。
【００１０】そこで、本発明の目的は、ＬＤＤ構造形成
工程において、イオン注入による欠陥の発生を低減さ
せ、半導体素子の微細化に対応した浅い接合を有する半
導体装置の製造方法を提供することにある。
工程において、イオン注入による欠陥の発生を低減さ
せ、半導体素子の微細化に対応した浅い接合を有する半
導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体装置の製造方法によれば、半導体基
板上に第１の絶縁膜及び導電体膜を順次形成し、これら
をパターンニングしてゲート電極を形成する工程と、全
面に第２の絶縁膜及び第１の多結晶シリコン膜を順次形
成する工程と、前記第１の多結晶シリコン膜を異方性エ
ッチングして、前記ゲート電極の両側に前記第２の絶縁
膜を介して多結晶シリコン膜の側壁を形成するととも
に、前記第１の多結晶シリコン膜が除去された部分の前
記第２の絶縁膜を残膜が形成される程度に所定深さまで
エッチングする工程と、全面に第２の多結晶シリコン膜
を形成する工程と、前記第２の多結晶シリコン膜及び前
記側壁に不純物を導入する工程と、前記第２の多結晶シ
リコン膜及び前記側壁に導入した不純物を熱処理により
前記半導体基板内に拡散させる工程とを備えたことを特
徴とする。
に、本発明の半導体装置の製造方法によれば、半導体基
板上に第１の絶縁膜及び導電体膜を順次形成し、これら
をパターンニングしてゲート電極を形成する工程と、全
面に第２の絶縁膜及び第１の多結晶シリコン膜を順次形
成する工程と、前記第１の多結晶シリコン膜を異方性エ
ッチングして、前記ゲート電極の両側に前記第２の絶縁
膜を介して多結晶シリコン膜の側壁を形成するととも
に、前記第１の多結晶シリコン膜が除去された部分の前
記第２の絶縁膜を残膜が形成される程度に所定深さまで
エッチングする工程と、全面に第２の多結晶シリコン膜
を形成する工程と、前記第２の多結晶シリコン膜及び前
記側壁に不純物を導入する工程と、前記第２の多結晶シ
リコン膜及び前記側壁に導入した不純物を熱処理により
前記半導体基板内に拡散させる工程とを備えたことを特
徴とする。
【００１２】
【作用】本発明においては、ゲート電極の側壁を形成す
るためのエッチング工程で、ゲート電極形成後の半導体
基板に堆積した第２の絶縁膜が、側壁の有る部分では厚
くなり、無い部分では薄くなる。従って、後に半導体基
板上に堆積した多結晶シリコン膜をマスクとして不純物
を注入すると、第２の絶縁膜と多結晶シリコン膜との界
面では不純物の濃度は一定となるが、その後の熱処理に
より不純物を第２の絶縁膜中に熱拡散させると、不純物
の基板表面濃度は第２の絶縁膜の膜厚に依存するので、
この不純物をさらに半導体基板中に熱拡散させることに
よって、側壁の有る部分が低濃度拡散層、側壁の無い部
分が高濃度拡散層となるＬＤＤ構造を形成できる。
るためのエッチング工程で、ゲート電極形成後の半導体
基板に堆積した第２の絶縁膜が、側壁の有る部分では厚
くなり、無い部分では薄くなる。従って、後に半導体基
板上に堆積した多結晶シリコン膜をマスクとして不純物
を注入すると、第２の絶縁膜と多結晶シリコン膜との界
面では不純物の濃度は一定となるが、その後の熱処理に
より不純物を第２の絶縁膜中に熱拡散させると、不純物
の基板表面濃度は第２の絶縁膜の膜厚に依存するので、
この不純物をさらに半導体基板中に熱拡散させることに
よって、側壁の有る部分が低濃度拡散層、側壁の無い部
分が高濃度拡散層となるＬＤＤ構造を形成できる。
【００１３】その結果、本発明においては、半導体基板
内にＬＤＤ構造を形成する際に、熱拡散により不純物を
導入するので、半導体基板中に注入欠陥を発生させるこ
となくリーク電流の少ない浅い接合を形成することがで
きる。
内にＬＤＤ構造を形成する際に、熱拡散により不純物を
導入するので、半導体基板中に注入欠陥を発生させるこ
となくリーク電流の少ない浅い接合を形成することがで
きる。
【００１４】
【実施例】以下、ＭＯＳトランジスタの製造に適用した
本発明の一実施例を、図１を参照しながら説明する。な
お、図１の各図において図２に示した従来例と同一の構
成部分には同一の符号を付してある。
本発明の一実施例を、図１を参照しながら説明する。な
お、図１の各図において図２に示した従来例と同一の構
成部分には同一の符号を付してある。
【００１５】本実施例においては、図１（ａ）に示す様
に、シリコン半導体基板１の表面に熱酸化によって厚さ
１０〜２０ｎｍ程度のシリコン酸化膜を形成する。そし
て、ＣＶＤなどの方法で厚さ１５０〜３００ｎｍ程度の
多結晶シリコン膜を堆積させる。その後、リソグラフィ
ーなどの方法によって、シリコン半導体基板１の上に形
成したシリコン酸化膜及び多結晶シリコン膜のパターン
ニングを行い、ゲート電極２を形成する。
に、シリコン半導体基板１の表面に熱酸化によって厚さ
１０〜２０ｎｍ程度のシリコン酸化膜を形成する。そし
て、ＣＶＤなどの方法で厚さ１５０〜３００ｎｍ程度の
多結晶シリコン膜を堆積させる。その後、リソグラフィ
ーなどの方法によって、シリコン半導体基板１の上に形
成したシリコン酸化膜及び多結晶シリコン膜のパターン
ニングを行い、ゲート電極２を形成する。
【００１６】次に、図１（ｂ）に示す様に、ＣＶＤなど
の方法によって、シリコン半導体基板１の全面にシリコ
ン酸化膜やシリコンナイトライド膜などの絶縁膜３を厚
さが１０〜３０ｎｍ程度になるように堆積させる。
の方法によって、シリコン半導体基板１の全面にシリコ
ン酸化膜やシリコンナイトライド膜などの絶縁膜３を厚
さが１０〜３０ｎｍ程度になるように堆積させる。
【００１７】次に、図１（ｃ）に示す様に、ＣＶＤなど
の方法によって、多結晶シリコン膜４を厚さが３００〜
４００ｎｍ程度になるように堆積させる。
の方法によって、多結晶シリコン膜４を厚さが３００〜
４００ｎｍ程度になるように堆積させる。
【００１８】次に、図１（ｄ）に示す様に、ＲＩＥなど
の方法によって、多結晶シリコン膜４を異方性エッチン
グして、ゲート電極２の両側に多結晶シリコン側壁５を
形成する。このとき多結晶シリコン膜４が全て除去され
た部分では絶縁膜３がエッチングされ、その絶縁膜３の
エッチングによる残膜の厚さが５ｎｍ以下になるように
する。
の方法によって、多結晶シリコン膜４を異方性エッチン
グして、ゲート電極２の両側に多結晶シリコン側壁５を
形成する。このとき多結晶シリコン膜４が全て除去され
た部分では絶縁膜３がエッチングされ、その絶縁膜３の
エッチングによる残膜の厚さが５ｎｍ以下になるように
する。
【００１９】次に、図１（ｅ）に示す様に、ＣＶＤなど
の方法によって、シリコン半導体基板１の全面に多結晶
シリコン膜６を厚さが２００〜３５０ｎｍ程度になるよ
うに堆積させる。
の方法によって、シリコン半導体基板１の全面に多結晶
シリコン膜６を厚さが２００〜３５０ｎｍ程度になるよ
うに堆積させる。
【００２０】次に、図１（ｆ）に示す様に、イオンビー
ム７によって、不純物のイオン注入を行う。不純物とし
て砒素を注入する場合は、加速エネルギー４０〜７０ｋ
ｅＶ、ドーズ量５×１０15〜１×１０16／ｃｍ2 程度、
不純物として弗化ホウ素を注入する場合は、加速エネル
ギー３０〜５０ｋｅＶ、ドーズ量５×１０15〜１×１０
16／ｃｍ2 程度の条件に設定し、不純物のピーク濃度が
シリコン半導体基板１の表面にくるようにする。
ム７によって、不純物のイオン注入を行う。不純物とし
て砒素を注入する場合は、加速エネルギー４０〜７０ｋ
ｅＶ、ドーズ量５×１０15〜１×１０16／ｃｍ2 程度、
不純物として弗化ホウ素を注入する場合は、加速エネル
ギー３０〜５０ｋｅＶ、ドーズ量５×１０15〜１×１０
16／ｃｍ2 程度の条件に設定し、不純物のピーク濃度が
シリコン半導体基板１の表面にくるようにする。
【００２１】次に、図１（ｇ）に示す様に、ランプアニ
ールで１０００〜１１００℃程度の温度、１０〜３０秒
程度の時間の熱処理を行う。この時、イオン注入された
不純物がシリコン半導体基板１の中に拡散するが、多結
晶シリコン側壁５が有る部分の絶縁膜３の方が多結晶シ
リコン側壁５が無い部分の絶縁膜３より厚く、この絶縁
膜３を介して不純物を拡散させると、絶縁膜３の厚いと
ころの方が絶縁膜３の薄いところの方よりもシリコン半
導体基板１の表面の不純物濃度が低くなるので、多結晶
シリコン側壁５が有る部分では低濃度拡散層８が、多結
晶シリコン側壁５が無い部分では高濃度拡散層９が形成
される。
ールで１０００〜１１００℃程度の温度、１０〜３０秒
程度の時間の熱処理を行う。この時、イオン注入された
不純物がシリコン半導体基板１の中に拡散するが、多結
晶シリコン側壁５が有る部分の絶縁膜３の方が多結晶シ
リコン側壁５が無い部分の絶縁膜３より厚く、この絶縁
膜３を介して不純物を拡散させると、絶縁膜３の厚いと
ころの方が絶縁膜３の薄いところの方よりもシリコン半
導体基板１の表面の不純物濃度が低くなるので、多結晶
シリコン側壁５が有る部分では低濃度拡散層８が、多結
晶シリコン側壁５が無い部分では高濃度拡散層９が形成
される。
【００２２】
【発明の効果】本発明によれば、熱拡散を用いたＬＤＤ
構造を有する半導体装置の製造方法において、イオン注
入による欠陥を発生させることなく、接合特性が良好な
浅い接合の形成が可能になる。
構造を有する半導体装置の製造方法において、イオン注
入による欠陥を発生させることなく、接合特性が良好な
浅い接合の形成が可能になる。
【図１】本発明の一実施例によるＬＤＤ構造の製造工程
を示す概略断面図である。
を示す概略断面図である。
【図２】従来のＬＤＤ構造の製造工程を示す概略断面図
である。
である。
１ シリコン半導体基板 ２ ゲート電極 ３ 絶縁膜 ４ 多結晶シリコン膜 ５ 多結晶シリコン側壁 ６ 多結晶シリコン膜 ７ イオンビーム ８ 低濃度拡散層 ９ 高濃度拡散層
Claims (1)
- 【請求項１】 半導体基板上に第１の絶縁膜及び導電体
膜を順次形成し、これらをパターンニングしてゲート電
極を形成する工程と、 全面に第２の絶縁膜及び第１の多結晶シリコン膜を順次
形成する工程と、 前記第１の多結晶シリコン膜を異方性エッチングして、
前記ゲート電極の両側に前記第２の絶縁膜を介して多結
晶シリコン膜の側壁を形成するとともに、前記第１の多
結晶シリコン膜が除去された部分の前記第２の絶縁膜を
残膜が形成される程度に所定深さまでエッチングする工
程と、 全面に第２の多結晶シリコン膜を形成する工程と、 前記第２の多結晶シリコン膜及び前記側壁に不純物を導
入する工程と、 前記第２の多結晶シリコン膜及び前記側壁に導入した不
純物を熱処理により前記半導体基板内に拡散させる工程
とを備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12084893A JP3311082B2 (ja) | 1993-04-23 | 1993-04-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12084893A JP3311082B2 (ja) | 1993-04-23 | 1993-04-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06310527A JPH06310527A (ja) | 1994-11-04 |
| JP3311082B2 true JP3311082B2 (ja) | 2002-08-05 |
Family
ID=14796452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12084893A Expired - Lifetime JP3311082B2 (ja) | 1993-04-23 | 1993-04-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3311082B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000041953A (ko) * | 1998-12-24 | 2000-07-15 | 김영환 | 반도체 소자의 제조방법 |
-
1993
- 1993-04-23 JP JP12084893A patent/JP3311082B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06310527A (ja) | 1994-11-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5028552A (en) | Method of manufacturing insulated-gate type field effect transistor | |
| US5185279A (en) | Method of manufacturing insulated-gate type field effect transistor | |
| JP2802263B2 (ja) | 半導体素子の製造方法 | |
| US5885874A (en) | Method of making enhancement-mode and depletion-mode IGFETS using selective doping of a gate material | |
| JP2000232075A (ja) | 半導体装置の製造方法 | |
| JPH07283400A (ja) | 半導体装置及びその製造方法 | |
| JP3311082B2 (ja) | 半導体装置の製造方法 | |
| JP3371875B2 (ja) | 半導体装置の製造方法 | |
| JPH09223797A (ja) | 半導体装置の製造方法 | |
| JPH04287332A (ja) | 半導体素子の製造方法 | |
| KR0170436B1 (ko) | 모스트랜지스터 제조방법 | |
| KR100587050B1 (ko) | 반도체 소자의 제조방법 | |
| JPH08316477A (ja) | 半導体素子の製造方法 | |
| US6242295B1 (en) | Method of fabricating a shallow doped region for a shallow junction transistor | |
| JP2000049334A (ja) | 半導体装置及びその製造方法 | |
| JPH08186082A (ja) | 半導体装置の製造方法 | |
| JPH088262A (ja) | 半導体装置の製造方法 | |
| JP2748854B2 (ja) | 半導体装置の製造方法 | |
| JPH11150181A (ja) | 半導体装置の製造方法 | |
| JP3061892B2 (ja) | 半導体装置の製造方法 | |
| JP3371600B2 (ja) | Ｍｉｓトランジスタの製造方法 | |
| KR940007663B1 (ko) | 모스 트랜지스터의 제조방법 | |
| US7670936B1 (en) | Nitridation of gate oxide by laser processing | |
| JP3317220B2 (ja) | 半導体装置の製造方法 | |
| JP3108927B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020416 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080524 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090524 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100524 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100524 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110524 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120524 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130524 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |