JPH0581132A - アドレス変換バツフアのアクセス回路 - Google Patents
アドレス変換バツフアのアクセス回路Info
- Publication number
- JPH0581132A JPH0581132A JP3239075A JP23907591A JPH0581132A JP H0581132 A JPH0581132 A JP H0581132A JP 3239075 A JP3239075 A JP 3239075A JP 23907591 A JP23907591 A JP 23907591A JP H0581132 A JPH0581132 A JP H0581132A
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- Japan
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- translation buffer
- access
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- Pending
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Abstract
(57)【要約】
【目的】 アドレス変換バッファのヒット率が悪いプロ
グラムが走行する場合に、ヒット率を高める操作を施
す。 【構成】 論理アドレス変換タグデータ，物理アドレス
変換データ及び有効ビットを格納するアドレス変換バッ
ファと、論理アドレス情報よりハッシュ回路を介してア
ドレス変換バッファのアクセス情報を得る手段と、論理
アドレス情報と論理アドレス変換タグデータ及び有効ビ
ットよりアドレス変換バッファに有効な物理アドレス変
換データが格納されていること検出する一致検出回路５
と、アドレス変換バッファの参照回数に対するアドレス
変換バッファの登録データ不一致の回数を監視する不一
致回数監視回路７とを有し、一定回数のアドレス変換バ
ッファの参照回数内に一定回数の登録データ不一致が検
出された場合、有効ビットのリセットと、ハッシュ回数
のハッシュ方式を変更することを特徴とするアドレス変
換バッファのアクセス回路。
グラムが走行する場合に、ヒット率を高める操作を施
す。 【構成】 論理アドレス変換タグデータ，物理アドレス
変換データ及び有効ビットを格納するアドレス変換バッ
ファと、論理アドレス情報よりハッシュ回路を介してア
ドレス変換バッファのアクセス情報を得る手段と、論理
アドレス情報と論理アドレス変換タグデータ及び有効ビ
ットよりアドレス変換バッファに有効な物理アドレス変
換データが格納されていること検出する一致検出回路５
と、アドレス変換バッファの参照回数に対するアドレス
変換バッファの登録データ不一致の回数を監視する不一
致回数監視回路７とを有し、一定回数のアドレス変換バ
ッファの参照回数内に一定回数の登録データ不一致が検
出された場合、有効ビットのリセットと、ハッシュ回数
のハッシュ方式を変更することを特徴とするアドレス変
換バッファのアクセス回路。
Description
【０００１】
【産業上の利用分野】本発明はアドレス変換バッファの
アクセス回路に関する。アドレス変換バッファ（以下Ｔ
ＬＢと記す）は、主記憶アクセスに伴う論理アドレスか
ら物理アドレスへの変換を司るものとして広く知られて
いる。
アクセス回路に関する。アドレス変換バッファ（以下Ｔ
ＬＢと記す）は、主記憶アクセスに伴う論理アドレスか
ら物理アドレスへの変換を司るものとして広く知られて
いる。
【０００２】
【従来の技術】従来のＴＬＢのアクセス回路は、ＴＬＢ
登録データが不一致となる確率が高い場合においても、
ＴＬＢのアクセス情報を変更する事はなかった。
登録データが不一致となる確率が高い場合においても、
ＴＬＢのアクセス情報を変更する事はなかった。
【０００３】
【発明が解決しようとする課題】上述した従来のＴＬＢ
のアクセス回路は、ＴＬＢメモリのアクセス情報が固定
となっているため、ＴＬＢのヒット率が悪いプログラム
の走行があったとしても、ヒット率を高める手段がない
ので、多重処理能力が上がらないという欠点がある。
のアクセス回路は、ＴＬＢメモリのアクセス情報が固定
となっているため、ＴＬＢのヒット率が悪いプログラム
の走行があったとしても、ヒット率を高める手段がない
ので、多重処理能力が上がらないという欠点がある。
【０００４】
【課題を解決するための手段】本発明のＴＬＢのアクセ
ス回路は、ＴＡＧ情報と変換アドレス情報及び有効ビッ
トより成るＴＬＢメモリと、ＴＬＢメモリのアクセス情
報を得るハッシュ回路と、論理アドレス情報とＴＡＧ情
報及び有効ビットよりＴＬＢに有効な変換アドレス情報
が格納されている事を検出する一致検出回路と、ＴＬＢ
メモリの参照回数に対するＴＬＢメモリデータ不一致の
回数を監視する不一致回数監視回路と、マイクロプログ
ラムにより更新しＴＬＢメモリ参照の規定回数値を格納
するレジスタと、マイクロプログラムにより更新し、Ｔ
ＬＢメモリ登録データ不一致検出による有効ビットリセ
ットとＴＬＢメモリのアクセスアドレス作成のハッシュ
多式変更指示を行なう為にＴＬＢメモリ登録データ不一
致検出の検出規定数値を格納するレジスタと、マイクロ
プログラムにより更新しＴＬＢメモリのアクセスアドレ
ス作成の為のハッシュ方式を指定するコード値を格納す
るレジスタを有している。
ス回路は、ＴＡＧ情報と変換アドレス情報及び有効ビッ
トより成るＴＬＢメモリと、ＴＬＢメモリのアクセス情
報を得るハッシュ回路と、論理アドレス情報とＴＡＧ情
報及び有効ビットよりＴＬＢに有効な変換アドレス情報
が格納されている事を検出する一致検出回路と、ＴＬＢ
メモリの参照回数に対するＴＬＢメモリデータ不一致の
回数を監視する不一致回数監視回路と、マイクロプログ
ラムにより更新しＴＬＢメモリ参照の規定回数値を格納
するレジスタと、マイクロプログラムにより更新し、Ｔ
ＬＢメモリ登録データ不一致検出による有効ビットリセ
ットとＴＬＢメモリのアクセスアドレス作成のハッシュ
多式変更指示を行なう為にＴＬＢメモリ登録データ不一
致検出の検出規定数値を格納するレジスタと、マイクロ
プログラムにより更新しＴＬＢメモリのアクセスアドレ
ス作成の為のハッシュ方式を指定するコード値を格納す
るレジスタを有している。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例を示すブロック図
である。
である。
【０００７】レジスタ１は、主記憶アクセス時の論理ア
ドレス情報、又は物理アドレス情報を格納し、ＴＬＢ２
はＴＬＢ２に登録されている情報が有効である事を示す
Ｖビット２１と、論理アドレスからの物理アドレス変換
データ２３と、論理アドレス変換タグデータ２２を格納
する。
ドレス情報、又は物理アドレス情報を格納し、ＴＬＢ２
はＴＬＢ２に登録されている情報が有効である事を示す
Ｖビット２１と、論理アドレスからの物理アドレス変換
データ２３と、論理アドレス変換タグデータ２２を格納
する。
【０００８】ハッシュ回路３は、ＴＬＢ２を索引する為
のアドレス情報を生成し、切換回路４は、主記憶アクセ
スの為のアドレス情報が物理アドレスの場合は、レジス
タを選択し、主記憶アクセスの為のアドレス情報が論理
アドレスの場合にはＴＬＢ２の物理アドレス変換データ
２３を選択する。
のアドレス情報を生成し、切換回路４は、主記憶アクセ
スの為のアドレス情報が物理アドレスの場合は、レジス
タを選択し、主記憶アクセスの為のアドレス情報が論理
アドレスの場合にはＴＬＢ２の物理アドレス変換データ
２３を選択する。
【０００９】一致検出回路５は、主記憶アドレスのアド
レス情報が論理アドレスの場合、ＴＬＢ２に登録されて
いる情報が求める変換後の物理アドレス情報であるか否
かを検出する。
レス情報が論理アドレスの場合、ＴＬＢ２に登録されて
いる情報が求める変換後の物理アドレス情報であるか否
かを検出する。
【００１０】レジスタ６は、主記憶アクセス時に、実際
に主記憶装置（図示せず）へ送出する物理アドレス情報
を格納する。
に主記憶装置（図示せず）へ送出する物理アドレス情報
を格納する。
【００１１】不一致回数監視回路７は、一致検出回路５
の出力を監視しＴＬＢ２を参照する主記憶アクセスにお
いてｍ回数のＴＬＢ２の参照時におけるＴＬＢ２内の登
録データが有効でない（以後、ＴＬＢノーヒットと記
す）回数がｎ回の時に、ハッシュ回路３へのハッシュ方
法の変更指示及びＶビット２１のリセット指示を行う。
の出力を監視しＴＬＢ２を参照する主記憶アクセスにお
いてｍ回数のＴＬＢ２の参照時におけるＴＬＢ２内の登
録データが有効でない（以後、ＴＬＢノーヒットと記
す）回数がｎ回の時に、ハッシュ回路３へのハッシュ方
法の変更指示及びＶビット２１のリセット指示を行う。
【００１２】レジスタ８は、不一致回数監視回路７でＴ
ＬＢ２の参照を行う場合の規定回数値を格納し、その値
はファームウェアにより設定される。
ＬＢ２の参照を行う場合の規定回数値を格納し、その値
はファームウェアにより設定される。
【００１３】レジスタ９は、レジスタ８で規定したＴＬ
Ｂ２の参照回数内でどれだけのＴＬＢノーヒット回数を
検出するかの規定検出回数値を格納し、その値はファー
ムウェアにより設定される。
Ｂ２の参照回数内でどれだけのＴＬＢノーヒット回数を
検出するかの規定検出回数値を格納し、その値はファー
ムウェアにより設定される。
【００１４】レジスタ１０は、ハッシュ回路３でＴＬＢ
２をアクセスするアドレス情報を作成するハッシュ方式
を指定するコード値を格納する。
２をアクセスするアドレス情報を作成するハッシュ方式
を指定するコード値を格納する。
【００１５】レジスタ８とレジスタ９及びレジスタ１０
は本発明に必ずしも必要でなく、存在しない場合は固定
的な値として、不一致回数監視回路７及びハッシュ回路
３自身が必要な値を得たと認識して動作する。
は本発明に必ずしも必要でなく、存在しない場合は固定
的な値として、不一致回数監視回路７及びハッシュ回路
３自身が必要な値を得たと認識して動作する。
【００１６】いま、レジスタ８に１００、レジスタ９に
３０の値が設定されているとした場合の動作について説
明する。
３０の値が設定されているとした場合の動作について説
明する。
【００１７】この様な設定においては、ＴＬＢ２を参照
した主記憶アクセスが１００回実行された内、ＴＬＢノ
ーヒット回数が３０回以上検出された時、Ｖビット２１
のリセットと、ハッシュ回路３へのハッシュ方式変更指
示が不一致回数監視回路７より行なわれる。
した主記憶アクセスが１００回実行された内、ＴＬＢノ
ーヒット回数が３０回以上検出された時、Ｖビット２１
のリセットと、ハッシュ回路３へのハッシュ方式変更指
示が不一致回数監視回路７より行なわれる。
【００１８】また、ＴＬＢ２参照の主記憶アクセス回数
が１００回以上実行された内にＴＬＢノーヒット検出回
数が２９回以下であれば、不一致回数監視回路７内でカ
ウントするＴＬＢ２参照の主記憶アクセス回数と、ＴＬ
Ｂノーヒット検出回数の計測を最初より実施しなおす。
が１００回以上実行された内にＴＬＢノーヒット検出回
数が２９回以下であれば、不一致回数監視回路７内でカ
ウントするＴＬＢ２参照の主記憶アクセス回数と、ＴＬ
Ｂノーヒット検出回数の計測を最初より実施しなおす。
【００１９】
【発明の効果】以上説明したように本発明は、ＴＬＢを
参照する主記憶アクセスにおいてｍ回のＴＬＢ参照時間
に、ｎ回のＴＬＢノーヒット数が検出された場合、ＴＬ
Ｂ登録・参照の為のアドレス情報作成のハッシュ方式が
妥当でないと判断し、そのハッシュ方式を修正すること
によりＴＬＢヒットの確率を高める効果がある。
参照する主記憶アクセスにおいてｍ回のＴＬＢ参照時間
に、ｎ回のＴＬＢノーヒット数が検出された場合、ＴＬ
Ｂ登録・参照の為のアドレス情報作成のハッシュ方式が
妥当でないと判断し、そのハッシュ方式を修正すること
によりＴＬＢヒットの確率を高める効果がある。
【図１】本発明の一実施例を示すブロック図である。
１，６，８，９，１０ レジスタ ２ アドレス変換バッファ（ＴＬＢ） ３ ハッシュ回路 ４ 切換回路 ５ 不一致検出回路 ７ 不一致回数監視回路
Claims (5)
- 【請求項１】 論理アドレス変換タグデータ，物理アド
レス変換データ及び有効ビットを格納するアドレス変換
バッファと、 論理アドレス情報よりハッシュ回路を介して前記アドレ
ス変換バッファのアクセス情報を得る手段と、 前記論理アドレス情報と前記論理アドレス変換タグデー
タ及び前記有効ビットよりアドレス変換バッファに有効
な物理アドレス変換データが格納されていることを検出
する一致検出回路と、 前記アドレス変換バッファの参照回数に対するアドレス
変換バッファの登録データ不一致の回数を監視する不一
致回数監視回路とを有し、 一定回数の前記アドレス変換バッファの参照回数内に一
定回数の前記登録データ不一致が検出された場合、前記
有効ビットのリセットと、前記ハッシュ回数のハッシュ
方式を変更することを特徴とするアドレス変換バッファ
のアクセス回路。 - 【請求項２】 マイクロプログラムにより更新し、アド
レス変換バッファ参照の主記憶アクセス規定回数値を格
納するレジスタを持つ事を特徴とする請求項１記載のア
ドレス変換バッファのアクセス回路。 - 【請求項３】 マイクロプログラムにより更新し、アド
レス変換バッファ登録データ不一致検出による有効ビッ
トリセットとアドレス変換バッファのアクセスアドレス
作成のハッシュ方式変更指示を行なう為にアドレス変換
バッファ登録データ不一致検出の検出規定数値を格納す
るレジスタを持つ事を特徴とする請求項１記載のアドレ
ス変換バッファのアクセス回路。 - 【請求項４】 マイクロプログラムにより更新し、アド
レス変換バッファのアクセスアドレス作成の為のハッシ
ュ方式を指定するコード値を格納するレジスタを持つ事
を特徴とする請求項１記載のアドレス変換バッファのア
クセス回路。 - 【請求項５】 アドレス変換バッファ参照の主記憶アク
セスの規定回数内に、アドレス変換バッファ登録データ
不一致回数が規定数よりオーバーした時、アドレス変換
バッファ参照の主記憶アクセス回数と、アドレス変換バ
ッファ登録データ不一致回数の計測を最初からやりなお
す不一致回数監視回路を持つ事を特徴とする請求項１記
載のアドレス変換バッファのアクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3239075A JPH0581132A (ja) | 1991-09-19 | 1991-09-19 | アドレス変換バツフアのアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3239075A JPH0581132A (ja) | 1991-09-19 | 1991-09-19 | アドレス変換バツフアのアクセス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0581132A true JPH0581132A (ja) | 1993-04-02 |
Family
ID=17039479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3239075A Pending JPH0581132A (ja) | 1991-09-19 | 1991-09-19 | アドレス変換バツフアのアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0581132A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08320830A (ja) * | 1994-09-09 | 1996-12-03 | Hitachi Ltd | データ処理装置 |
| US7587574B2 (en) | 2004-07-29 | 2009-09-08 | Fujitsu Limited | Address translation information storing apparatus and address translation information storing method |
-
1991
- 1991-09-19 JP JP3239075A patent/JPH0581132A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08320830A (ja) * | 1994-09-09 | 1996-12-03 | Hitachi Ltd | データ処理装置 |
| US7587574B2 (en) | 2004-07-29 | 2009-09-08 | Fujitsu Limited | Address translation information storing apparatus and address translation information storing method |
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