JPH10124389A - キャッシュ装置 - Google Patents
キャッシュ装置Info
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- JPH10124389A JPH10124389A JP8274381A JP27438196A JPH10124389A JP H10124389 A JPH10124389 A JP H10124389A JP 8274381 A JP8274381 A JP 8274381A JP 27438196 A JP27438196 A JP 27438196A JP H10124389 A JPH10124389 A JP H10124389A
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Abstract
(57)【要約】
【課題】 キャッシュ装置において、論理アドレスミス
ヒットによるメインメモリ上のＴＬＢリード動作を抑制
して、アクセス動作を高速化する。 【解決手段】 キャッシュのデータ部６のエントリ数よ
りも、タグ部１１のエントリ数を多く設定しておく。デ
ータ部６の＃１〜＃８の全エントリが満杯であっても、
タグ部１１の＃９，＃１０のエントリには他の論理アド
レス及びこれに対応した物理アドレス，オフセットアド
レス等を格納しておくことができるので、論理アドレス
のミスヒットは少なくなる。
ヒットによるメインメモリ上のＴＬＢリード動作を抑制
して、アクセス動作を高速化する。 【解決手段】 キャッシュのデータ部６のエントリ数よ
りも、タグ部１１のエントリ数を多く設定しておく。デ
ータ部６の＃１〜＃８の全エントリが満杯であっても、
タグ部１１の＃９，＃１０のエントリには他の論理アド
レス及びこれに対応した物理アドレス，オフセットアド
レス等を格納しておくことができるので、論理アドレス
のミスヒットは少なくなる。
Description
【０００１】
【発明の属する技術分野】本発明はキャッシュ装置に関
し、特にＩＯ（Input/Output）キャッシュ装置に関する
ものである。
し、特にＩＯ（Input/Output）キャッシュ装置に関する
ものである。
【０００２】
【従来の技術】この種のＩＯキャッシュはＩＯアダプタ
とメインメモリとの間において、ＤＭＡ（Direct Memor
y Access）転送を行う時に利用されるものである。この
ＩＯキャッシュにおいて、ＩＯアダプタからＩＯキャッ
シュにアクセスがあると、データのブロック単位でメイ
ンメモリからＩＯキャッシュへデータを格納し、ＩＯキ
ャッシュにヒットしている間は、ＩＯキャッシュとＩＯ
アダプタとの間でデータの転送が行われ、メインメモリ
へのアクセスがない分、アクセス速度の高速化が図れる
ものである。
とメインメモリとの間において、ＤＭＡ（Direct Memor
y Access）転送を行う時に利用されるものである。この
ＩＯキャッシュにおいて、ＩＯアダプタからＩＯキャッ
シュにアクセスがあると、データのブロック単位でメイ
ンメモリからＩＯキャッシュへデータを格納し、ＩＯキ
ャッシュにヒットしている間は、ＩＯキャッシュとＩＯ
アダプタとの間でデータの転送が行われ、メインメモリ
へのアクセスがない分、アクセス速度の高速化が図れる
ものである。
【０００３】図４はこの種のＩＯキャッシュの従来のブ
ロック図である。図において、論理アドレスレジスタ１
はメインメモリへのアクセス論理アドレスを格納するも
のである。データ部６はメインメモリ（図示せず）の格
納データの一部をブロック単位に、例えば８エントリ格
納するキャッシュである。
ロック図である。図において、論理アドレスレジスタ１
はメインメモリへのアクセス論理アドレスを格納するも
のである。データ部６はメインメモリ（図示せず）の格
納データの一部をブロック単位に、例えば８エントリ格
納するキャッシュである。
【０００４】タグ部１１は論理アドレスタグ２，物理ア
ドレスタグ３，オフセットアドレスタグ４，バリッドビ
ット５を、共に８エントリ（データ部６のエントリと夫
々対応）有するものである。
ドレスタグ３，オフセットアドレスタグ４，バリッドビ
ット５を、共に８エントリ（データ部６のエントリと夫
々対応）有するものである。
【０００５】比較回路７は論理アドレスレジスタ１の上
位ビットの論理アドレスＳ１と、この論理アドレスＳ１
にて検索された論理アドレスタグ２の出力Ｓ４との比較
を行い、不一致の場合、ＴＬＢアクセス要求信号Ｓ９を
アクティブ（有効）とし、また一致した場合はその一致
したエントリ番号を示すタグ選択信号Ｓ１３を生成す
る。
位ビットの論理アドレスＳ１と、この論理アドレスＳ１
にて検索された論理アドレスタグ２の出力Ｓ４との比較
を行い、不一致の場合、ＴＬＢアクセス要求信号Ｓ９を
アクティブ（有効）とし、また一致した場合はその一致
したエントリ番号を示すタグ選択信号Ｓ１３を生成す
る。
【０００６】選択回路８はタグ選択信号Ｓ１３に応じて
物理アドレスタグ３のエントリの一つを選択して物理ア
ドレス信号Ｓ１０を生成する。
物理アドレスタグ３のエントリの一つを選択して物理ア
ドレス信号Ｓ１０を生成する。
【０００７】比較判定回路９は論理アドレスレジスタ１
から出力される下位ビットのオフセットアドレス信号Ｓ
２とオフセットアドレスタグ４のオフセットアドレス信
号Ｓ６とを夫々比較し、タグ選択信号Ｓ１３に応じたエ
ントリが一致した時でかつ、この信号Ｓ１３に応じたバ
リッドビット５の出力Ｓ７が「有効」を示す時のみ、ヒ
ット判定信号Ｓ１１をアクティブとする。
から出力される下位ビットのオフセットアドレス信号Ｓ
２とオフセットアドレスタグ４のオフセットアドレス信
号Ｓ６とを夫々比較し、タグ選択信号Ｓ１３に応じたエ
ントリが一致した時でかつ、この信号Ｓ１３に応じたバ
リッドビット５の出力Ｓ７が「有効」を示す時のみ、ヒ
ット判定信号Ｓ１１をアクティブとする。
【０００８】選択回路１２はタグ選択信号Ｓ１３に応じ
たエントリ指定タグ１３のエントリ指定信号Ｓ１４の一
つを選択してエントリ指定信号Ｓ１５として出力する。
選択回路１０はこのエントリ指定信号Ｓ１５に応じてデ
ータ部６のエントリ出力Ｓ８の一つを選択してＩＯキャ
ッシュデータとして出力する。
たエントリ指定タグ１３のエントリ指定信号Ｓ１４の一
つを選択してエントリ指定信号Ｓ１５として出力する。
選択回路１０はこのエントリ指定信号Ｓ１５に応じてデ
ータ部６のエントリ出力Ｓ８の一つを選択してＩＯキャ
ッシュデータとして出力する。
【０００９】
【発明が解決しようとする課題】この図４に示したＩＯ
キャッシュにおいて、ＤＭＡ転送要求でＩＯアダプタか
ら境界の異なる論理アドレスが複数発行される時、ペー
ジ境界の異なる論理アドレスの種類がＩＯキャッシュに
用意されているデータ部のエントリ数よりも多い場合、
ＩＯアダプタからの論理アドレスとＩＯキャッシュにあ
るタグ論理アドレスとを比較した時ミスヒットする確率
が多くなる。
キャッシュにおいて、ＤＭＡ転送要求でＩＯアダプタか
ら境界の異なる論理アドレスが複数発行される時、ペー
ジ境界の異なる論理アドレスの種類がＩＯキャッシュに
用意されているデータ部のエントリ数よりも多い場合、
ＩＯアダプタからの論理アドレスとＩＯキャッシュにあ
るタグ論理アドレスとを比較した時ミスヒットする確率
が多くなる。
【００１０】ミスヒットするとタグ情報のリプレースが
行われるために、既にメインメモリ上のアドレス変換テ
ーブル（ＴＬＢ）から読込んだ物理アドレスを廃棄して
しまう。この論理アドレスのミスヒットによるリプレー
スが頻繁に発生すると、メインメモリ上のアドレス変換
テーブルから物理アドレスを読出す動作がシステムの性
能を落とすことになる。
行われるために、既にメインメモリ上のアドレス変換テ
ーブル（ＴＬＢ）から読込んだ物理アドレスを廃棄して
しまう。この論理アドレスのミスヒットによるリプレー
スが頻繁に発生すると、メインメモリ上のアドレス変換
テーブルから物理アドレスを読出す動作がシステムの性
能を落とすことになる。
【００１１】本発明の目的は、論理アドレスのミスヒッ
トの発生を抑えてメインメモリ上のアドレス変換テーブ
ルの読出し動作を少なくすることにより、システム性能
の低下をなくしたキャッシュ装置を提供することであ
る。
トの発生を抑えてメインメモリ上のアドレス変換テーブ
ルの読出し動作を少なくすることにより、システム性能
の低下をなくしたキャッシュ装置を提供することであ
る。
【００１２】
【課題を解決するための手段】本発明によれば、メイン
メモリの格納データの写しを格納するデータキャッシュ
と、このデータキャッシュに格納されるデータの論理及
び物理アドレス、当該データの有効性を示す有効情報、
当該データの前記データキャッシュにおける格納エント
リ位置を示すエントリ番号を夫々対応して格納するタグ
部と、前記メインメモリへのアクセス論理アドレスが前
記タグ部に格納されているか否かを判定するヒット判定
手段と、前記ヒット判定手段によるヒットの判定に応答
して、前記データキャッシュから格納データを読出し、
ミスヒットの判定に応答して前記メインメモリから格納
データを読出してこれを前記データキャッュ及びタグ部
ヘ夫々格納制御する制御手段とを含むキャッシュ装置で
あって、前記データキャッシュのエントリ数よりも前記
タグ部のエントリ数を大に選定してなることを特徴とす
るキャッシュ装置が得られる。
メモリの格納データの写しを格納するデータキャッシュ
と、このデータキャッシュに格納されるデータの論理及
び物理アドレス、当該データの有効性を示す有効情報、
当該データの前記データキャッシュにおける格納エント
リ位置を示すエントリ番号を夫々対応して格納するタグ
部と、前記メインメモリへのアクセス論理アドレスが前
記タグ部に格納されているか否かを判定するヒット判定
手段と、前記ヒット判定手段によるヒットの判定に応答
して、前記データキャッシュから格納データを読出し、
ミスヒットの判定に応答して前記メインメモリから格納
データを読出してこれを前記データキャッュ及びタグ部
ヘ夫々格納制御する制御手段とを含むキャッシュ装置で
あって、前記データキャッシュのエントリ数よりも前記
タグ部のエントリ数を大に選定してなることを特徴とす
るキャッシュ装置が得られる。
【００１３】そして、前記制御手段は、前記データキャ
ッシュのエントリが満杯の場合におけるミスヒットの判
定に応答して、前記メインメモリからの読出しデータに
より前記データキャッシュの所定エントリ部の更新を行
うと共に、前記読出しデータに対応する論理及び物理ア
ドレス、有効情報、前記読出しデータの前記データキャ
ッシュにおける格納エントリ位置を示すエントリ番号
を、前記タグ部の空きエントリ部に夫々格納するように
したことを特徴とする。
ッシュのエントリが満杯の場合におけるミスヒットの判
定に応答して、前記メインメモリからの読出しデータに
より前記データキャッシュの所定エントリ部の更新を行
うと共に、前記読出しデータに対応する論理及び物理ア
ドレス、有効情報、前記読出しデータの前記データキャ
ッシュにおける格納エントリ位置を示すエントリ番号
を、前記タグ部の空きエントリ部に夫々格納するように
したことを特徴とする。
【００１４】また、前記制御手段は、前記データキャッ
シュの前記所定エントリ部に対応するタグ部の有効情報
を無効化するようにしたことを特徴としており、そし
て、前記制御手段は、前記ヒットの判定時において前記
タグ部の対応有効情報が無効を示す時、前記タグ部の対
応物理アドレスを読出すようにしたことを特徴としてい
る。
シュの前記所定エントリ部に対応するタグ部の有効情報
を無効化するようにしたことを特徴としており、そし
て、前記制御手段は、前記ヒットの判定時において前記
タグ部の対応有効情報が無効を示す時、前記タグ部の対
応物理アドレスを読出すようにしたことを特徴としてい
る。
【００１５】本発明の作用を述べると、データキャッシ
ュに対応するタグのエントリ数を、データキャッシュの
エントリ数よりも多く設けておくもので、これにより、
タグのエントリのリプレースの回数をできるだけ少なく
して、ＴＬＢ情報の廃棄をなくし、余分なメインメモリ
からのＴＬＢ読出し動作を減らす。
ュに対応するタグのエントリ数を、データキャッシュの
エントリ数よりも多く設けておくもので、これにより、
タグのエントリのリプレースの回数をできるだけ少なく
して、ＴＬＢ情報の廃棄をなくし、余分なメインメモリ
からのＴＬＢ読出し動作を減らす。
【００１６】
【発明の実施の形態】以下に、図面を用いて本発明の実
施例について説明する。
施例について説明する。
【００１７】図１は本発明の実施例のブロック図であ
り、図４と同等部分は同一符号により示す。図１に示し
たＩＯキャッシュの仕様について説明する。本実施例で
はページサイズが４キロバイトページング方式仮想記憶
システムを想定している。ＩＯアダプタは図示していな
いバスに複数あり、このバス上では論理アドレスによる
ＤＭＡ転送を行う。論理アドレスから物理アドレスに変
換する時に使用するアドレス変換テーブル（ＴＬＢ：Tr
anslation Look aside Buffer ）は図示していないメイ
ンメモリ上にある。アドレスの変換はページ単位で行わ
れる。
り、図４と同等部分は同一符号により示す。図１に示し
たＩＯキャッシュの仕様について説明する。本実施例で
はページサイズが４キロバイトページング方式仮想記憶
システムを想定している。ＩＯアダプタは図示していな
いバスに複数あり、このバス上では論理アドレスによる
ＤＭＡ転送を行う。論理アドレスから物理アドレスに変
換する時に使用するアドレス変換テーブル（ＴＬＢ：Tr
anslation Look aside Buffer ）は図示していないメイ
ンメモリ上にある。アドレスの変換はページ単位で行わ
れる。
【００１８】データ部６は１エントリ当り６４バイトの
容量で８エントリ（＃１〜＃８）分あり、合計で５１２
バイトの容量がある。タグ部１１には論理アドレス２，
物理アドレス３，オフセットアドレス４，バリッドビッ
ト５，エントリ指定ビット６の情報を格納するタグを持
ち、１２エントリ（＃１〜＃１２）分を持つ。
容量で８エントリ（＃１〜＃８）分あり、合計で５１２
バイトの容量がある。タグ部１１には論理アドレス２，
物理アドレス３，オフセットアドレス４，バリッドビッ
ト５，エントリ指定ビット６の情報を格納するタグを持
ち、１２エントリ（＃１〜＃１２）分を持つ。
【００１９】この実施例では、論理アドレスのビット幅
を３２ビットとする。ページサイズが４キロバイトなの
で上位の２０ビットが論理アドレスから物理アドレスへ
の変換対象になる。下位１２ビットは論理アドレスと物
理アドレスは同じであり、ここではオフセットアドレス
と呼ぶ。データ部６のエントリのデータ容量は６４バイ
トであるためオフセットアドレスの１２ビットのうち、
下位５ビットはＩＯキャッシュからの読出し時のワード
選択に使用する。
を３２ビットとする。ページサイズが４キロバイトなの
で上位の２０ビットが論理アドレスから物理アドレスへ
の変換対象になる。下位１２ビットは論理アドレスと物
理アドレスは同じであり、ここではオフセットアドレス
と呼ぶ。データ部６のエントリのデータ容量は６４バイ
トであるためオフセットアドレスの１２ビットのうち、
下位５ビットはＩＯキャッシュからの読出し時のワード
選択に使用する。
【００２０】図２はこの図１の回路の動作を示すフロー
チャートであり、図３（Ａ）はその動作タイミングを示
している。尚、図３（Ｂ）は従来の構成での動作タイミ
ングを示し、図３（Ｃ）は図３（Ａ），（Ｂ）の動作タ
イミング中の各記号等の読み方を示すものである。
チャートであり、図３（Ａ）はその動作タイミングを示
している。尚、図３（Ｂ）は従来の構成での動作タイミ
ングを示し、図３（Ｃ）は図３（Ａ），（Ｂ）の動作タ
イミング中の各記号等の読み方を示すものである。
【００２１】以下に、これ等各図を参照しつつ本発明の
実施例の動作について説明する。
実施例の動作について説明する。
【００２２】先ず、論理アドレスにおいて不一致となる
場合のミスヒットについて説明する。
場合のミスヒットについて説明する。
【００２３】図示していないＩＯアダプタからのＤＭＡ
アクセス要求がくると（ステップ１０１）、ＩＯアダプ
タが出力する論理アドレスを論理アドレスレジスタ１に
格納する（ステップ１０２）。比較回路７は論理アドレ
スレジスタ１から出力する上位２０ビットの論理アドレ
ス信号Ｓ１と論理アドレスタグ２から出力する全ての論
理アドレス信号Ｓ４を比較する（ステップ１０３）。
アクセス要求がくると（ステップ１０１）、ＩＯアダプ
タが出力する論理アドレスを論理アドレスレジスタ１に
格納する（ステップ１０２）。比較回路７は論理アドレ
スレジスタ１から出力する上位２０ビットの論理アドレ
ス信号Ｓ１と論理アドレスタグ２から出力する全ての論
理アドレス信号Ｓ４を比較する（ステップ１０３）。
【００２４】初期状態では、論理アドレスタグ２には何
も格納されていないので論理アドレスは不一致になり、
比較回路７はＴＬＢアクセス要求信号Ｓ９を有効にす
る。図示していないメモリ制御部はＴＬＢアクセス要求
信号Ｓ９が有効になると、論理アドレス信号Ｓ１からＴ
ＬＢがあるメモリアドレスを計算してメインメモリのリ
ードアクセスを行う（ステップ１０６）。メインメモリ
から読出されたメモリリードデータ（物理アドレス）Ｓ
３は物理アドレスタグ３の＃１に格納される（ステップ
１０７，１０８）。
も格納されていないので論理アドレスは不一致になり、
比較回路７はＴＬＢアクセス要求信号Ｓ９を有効にす
る。図示していないメモリ制御部はＴＬＢアクセス要求
信号Ｓ９が有効になると、論理アドレス信号Ｓ１からＴ
ＬＢがあるメモリアドレスを計算してメインメモリのリ
ードアクセスを行う（ステップ１０６）。メインメモリ
から読出されたメモリリードデータ（物理アドレス）Ｓ
３は物理アドレスタグ３の＃１に格納される（ステップ
１０７，１０８）。
【００２５】また、論理アドレス信号Ｓ１は論理アドレ
スタグ２の＃１に、オフセットアドレス信号Ｓ２はオフ
セットアドレスタグ４の＃１に夫々格納される（ステッ
プ１０８）。エントリ指定のタグ１１の＃１を“１”に
する（ステップ１０９，１１０）。同時に、図示してい
ないメモリ制御部は得られたメモリリードデータ（物理
アドレス）信号Ｓ３とオフセットアドレス信号Ｓ２から
メモリアドレスを計算して、データ部６に格納するデー
タをメインメモリから読出す。読出された６４バイトの
メモリリードデータ信号Ｓ３はデータ部６のエントリ＃
１に格納して（ステップ１１１）、バリッドビット５の
＃１を有効にする。
スタグ２の＃１に、オフセットアドレス信号Ｓ２はオフ
セットアドレスタグ４の＃１に夫々格納される（ステッ
プ１０８）。エントリ指定のタグ１１の＃１を“１”に
する（ステップ１０９，１１０）。同時に、図示してい
ないメモリ制御部は得られたメモリリードデータ（物理
アドレス）信号Ｓ３とオフセットアドレス信号Ｓ２から
メモリアドレスを計算して、データ部６に格納するデー
タをメインメモリから読出す。読出された６４バイトの
メモリリードデータ信号Ｓ３はデータ部６のエントリ＃
１に格納して（ステップ１１１）、バリッドビット５の
＃１を有効にする。
【００２６】次に、ヒットの場合について説明する。論
理アドレスレジスタ１から出力される論理アドレス信号
Ｓ１と論理アドレスタグ２から出力される論理アドレス
信号Ｓ４を比較回路７で比較した結果、論理アドレスタ
グ２の＃１にヒットするとタグ選択信号Ｓ１３は、
“１”を出力する（ステップ１０３）。同時に論理アド
レスレジスタ１から出力されるオフセットアドレス信号
Ｓ２とオフセットアドレスタグ４のオフセットアドレス
信号Ｓ６を比較判定回路９で比較して、タグ選択信号Ｓ
１３で＃１の比較結果を選択する。同時にバリッドビッ
ト５の＃１を選択して、ヒット／ミスヒットを判定する
（ステップ１０４）。ここではオフセットアドレスは一
致し、バリッドビットも有効なのでヒット判定信号Ｓ１
１が有効になる。
理アドレスレジスタ１から出力される論理アドレス信号
Ｓ１と論理アドレスタグ２から出力される論理アドレス
信号Ｓ４を比較回路７で比較した結果、論理アドレスタ
グ２の＃１にヒットするとタグ選択信号Ｓ１３は、
“１”を出力する（ステップ１０３）。同時に論理アド
レスレジスタ１から出力されるオフセットアドレス信号
Ｓ２とオフセットアドレスタグ４のオフセットアドレス
信号Ｓ６を比較判定回路９で比較して、タグ選択信号Ｓ
１３で＃１の比較結果を選択する。同時にバリッドビッ
ト５の＃１を選択して、ヒット／ミスヒットを判定する
（ステップ１０４）。ここではオフセットアドレスは一
致し、バリッドビットも有効なのでヒット判定信号Ｓ１
１が有効になる。
【００２７】一方、選択回路１２はタグ選択信号Ｓ１３
の値が“１”なのでエントリ指定タグ１１の＃１の内容
をエントリ指定信号Ｓ１５に出力する。選択回路１０は
データ部６の＃１を選択してＳ１２にＩＯキャッシュの
データを出力する（ステップ１０５）。
の値が“１”なのでエントリ指定タグ１１の＃１の内容
をエントリ指定信号Ｓ１５に出力する。選択回路１０は
データ部６の＃１を選択してＳ１２にＩＯキャッシュの
データを出力する（ステップ１０５）。
【００２８】オフセットアドレスで不一致するミスヒッ
トの場合について説明する。比較回路７で論理アドレス
信号Ｓ１は論理アドレスタグ２の＃１で一致すると、タ
グ選択信号Ｓ１３は“１”を出力する（ステップ１０
３）。選択回路８は物理アドレスタグ３の＃１の物理ア
ドレス信号Ｓ５を信号Ｓ１０へ出力する。比較判定回路
９でオフセットアドレス信号Ｓ２とオフセットアドレス
タグ４の＃１の不一致を検出すると、ヒット判定信号Ｓ
１１は有効にならない（ステップ１０４）。
トの場合について説明する。比較回路７で論理アドレス
信号Ｓ１は論理アドレスタグ２の＃１で一致すると、タ
グ選択信号Ｓ１３は“１”を出力する（ステップ１０
３）。選択回路８は物理アドレスタグ３の＃１の物理ア
ドレス信号Ｓ５を信号Ｓ１０へ出力する。比較判定回路
９でオフセットアドレス信号Ｓ２とオフセットアドレス
タグ４の＃１の不一致を検出すると、ヒット判定信号Ｓ
１１は有効にならない（ステップ１０４）。
【００２９】メモリ制御部は物理アドレス信号Ｓ１０と
オフセットアドレス信号Ｓ２からメモリアドレスを生成
してメインメモリのリードアクセスを行う。読出された
メモリリードデータＳ３はデータレジスタ６の＃１に格
納し、オフセットアドレスタグ４の＃１にオフセットア
ドレス信号Ｓ２を格納してオフセットアドレスを更新す
る（ステップ１０８〜１１１）。そしてヒット判定信号
Ｓ１１を有効にする。
オフセットアドレス信号Ｓ２からメモリアドレスを生成
してメインメモリのリードアクセスを行う。読出された
メモリリードデータＳ３はデータレジスタ６の＃１に格
納し、オフセットアドレスタグ４の＃１にオフセットア
ドレス信号Ｓ２を格納してオフセットアドレスを更新す
る（ステップ１０８〜１１１）。そしてヒット判定信号
Ｓ１１を有効にする。
【００３０】９種類以上の異なった論理アドレスによる
ＩＯキャッシュアクセスの場合について述べる。上記の
動作を繰返し比較回路７で論理アドレスで不一致による
ミスヒットが８回行われた時は、タグ部の論理アドレス
タグ２，物理アドレスタグ３，オフセットアドレスタグ
４，バリッドビット５，エントリ指定タグ１１の＃１か
ら＃８まで有効なタグ情報が格納されている。
ＩＯキャッシュアクセスの場合について述べる。上記の
動作を繰返し比較回路７で論理アドレスで不一致による
ミスヒットが８回行われた時は、タグ部の論理アドレス
タグ２，物理アドレスタグ３，オフセットアドレスタグ
４，バリッドビット５，エントリ指定タグ１１の＃１か
ら＃８まで有効なタグ情報が格納されている。
【００３１】また、エントリ指定タグ１１の＃１から＃
８には順に、“１，２，３，４，５，６，７，８”とな
り、データ部６のエントリを選択する値が格納されてい
る。この状態の時に、更に異なった論理アドレスによる
ＩＯキャッシュアクセスがあると、バリッドビット１１
の＃１から＃８のいずれかを無効化して（ステップ１１
２）、そのタグに対応するデータ部６をリプレースす
る。ここではタグ部の＃２をリプレースの対象として説
明する。
８には順に、“１，２，３，４，５，６，７，８”とな
り、データ部６のエントリを選択する値が格納されてい
る。この状態の時に、更に異なった論理アドレスによる
ＩＯキャッシュアクセスがあると、バリッドビット１１
の＃１から＃８のいずれかを無効化して（ステップ１１
２）、そのタグに対応するデータ部６をリプレースす
る。ここではタグ部の＃２をリプレースの対象として説
明する。
【００３２】比較回路７で論理アドレスの不一致が発生
してからＴＬＢリードを行い、次にメインメモリから読
出したデータをデータ部６に格納するまでの処理手順は
前述した論理アドレスで不一致する場合のミスヒットの
場合と同様である。その時のタグの更新はバリッドビッ
ト５の＃２を無効にする（ステップ１１３）。
してからＴＬＢリードを行い、次にメインメモリから読
出したデータをデータ部６に格納するまでの処理手順は
前述した論理アドレスで不一致する場合のミスヒットの
場合と同様である。その時のタグの更新はバリッドビッ
ト５の＃２を無効にする（ステップ１１３）。
【００３３】論理アドレスタグ２の＃９，物理アドレス
タグ３の＃９，オフセットアドレスタグ４の＃９には夫
々のアドレスが格納される。エントリ指定タグ１１の＃
９にはエントリ指定タグ１１の＃２の内容“２”が格納
される（ステップ１１０）。メインメモリから読出され
たメモリリードデータ（転送データ）はデータ部６の＃
２に格納され、バリッドビット５の＃９が有効になる。
タグ３の＃９，オフセットアドレスタグ４の＃９には夫
々のアドレスが格納される。エントリ指定タグ１１の＃
９にはエントリ指定タグ１１の＃２の内容“２”が格納
される（ステップ１１０）。メインメモリから読出され
たメモリリードデータ（転送データ）はデータ部６の＃
２に格納され、バリッドビット５の＃９が有効になる。
【００３４】論理アドレスタグと一致したがバリッドビ
ットが無効の場合について説明する。前記の動作後、バ
リッドビット５の＃２が無効の時、論理アドレス２の＃
２と一致するＩＯキャッシュアクセスがあると、比較回
路７は、論理アドレスが一致するのでＴＬＢアクセス要
求信号Ｓ９は有効にならない。タグ選択信号Ｓ１３によ
って比較判定回路９はバリッドビット５の＃２が無効で
あるためヒット判定信号Ｓ１１は有効にならない。
ットが無効の場合について説明する。前記の動作後、バ
リッドビット５の＃２が無効の時、論理アドレス２の＃
２と一致するＩＯキャッシュアクセスがあると、比較回
路７は、論理アドレスが一致するのでＴＬＢアクセス要
求信号Ｓ９は有効にならない。タグ選択信号Ｓ１３によ
って比較判定回路９はバリッドビット５の＃２が無効で
あるためヒット判定信号Ｓ１１は有効にならない。
【００３５】この場合は既に物理アドレスが判っている
ので、物理アドレス信号Ｓ１０とオフセットアドレス信
号Ｓ２からメモリアドレスを計算してメインメモリから
データを読出しデータ部６へデータを格納する。バリッ
ドビット５の＃２を有効にするため、既に有効になって
いるバリッドビット５の＃１，＃３から＃９のいずれか
を無効にする。バリッドビット５の＃３を無効にする場
合、エントリ指定タグ１１の＃２はエントリ指定タグ１
１の＃３の“３”が設定される。データのリプレース対
象はデータ部６の＃３になる。
ので、物理アドレス信号Ｓ１０とオフセットアドレス信
号Ｓ２からメモリアドレスを計算してメインメモリから
データを読出しデータ部６へデータを格納する。バリッ
ドビット５の＃２を有効にするため、既に有効になって
いるバリッドビット５の＃１，＃３から＃９のいずれか
を無効にする。バリッドビット５の＃３を無効にする場
合、エントリ指定タグ１１の＃２はエントリ指定タグ１
１の＃３の“３”が設定される。データのリプレース対
象はデータ部６の＃３になる。
【００３６】図３（Ａ）に示す如く、本発明では、１０
回目のキャッシュアクセスにおいても、データキャッシ
ュ６のエントリ数（８）よりもタグ部１３のエントリ数
（１２）が大となっているので、メインメモリへのＴＬ
Ｂリードの発生が不要となり、図３（Ｂ）に示す如く、
従来では、データキャッシュ部とタグ部とのエントリ数
は一対一になって等しくなっているので、１０回目では
メインメモリへのＴＬＢリードの発生が生じる。
回目のキャッシュアクセスにおいても、データキャッシ
ュ６のエントリ数（８）よりもタグ部１３のエントリ数
（１２）が大となっているので、メインメモリへのＴＬ
Ｂリードの発生が不要となり、図３（Ｂ）に示す如く、
従来では、データキャッシュ部とタグ部とのエントリ数
は一対一になって等しくなっているので、１０回目では
メインメモリへのＴＬＢリードの発生が生じる。
【００３７】尚、エントリのリプレースアルゴリズムに
ついては、周知のものを使用できるが、例えば一般的な
ＬＲＵ（Last Recently Used）アルゴリズムを用いるこ
とができる。
ついては、周知のものを使用できるが、例えば一般的な
ＬＲＵ（Last Recently Used）アルゴリズムを用いるこ
とができる。
【００３８】
【発明の効果】以上述べた如く、本発明によればデータ
部のエントリ数よりもタグ部のエントリ数を大に選定す
ることにより、論理アドレスミスヒットの発生を少なく
して、メインメモリ上のＴＬＢリード動作を減少せしめ
ることができ、よって、アクセスの高速化が図れる。
部のエントリ数よりもタグ部のエントリ数を大に選定す
ることにより、論理アドレスミスヒットの発生を少なく
して、メインメモリ上のＴＬＢリード動作を減少せしめ
ることができ、よって、アクセスの高速化が図れる。
【図１】本発明の実施例のブロック図である。
【図２】図１のブロックの動作を示すフローチャートで
ある。
ある。
【図３】（Ａ）は図１のブロックの動作のタイミング
図、（Ｂ）は従来例の動作のタイミング図、（Ｃ）は
（Ａ），（Ｂ）のタイミング図の見方を説明するための
図である。
図、（Ｂ）は従来例の動作のタイミング図、（Ｃ）は
（Ａ），（Ｂ）のタイミング図の見方を説明するための
図である。
【図４】従来のＩＯキャッシュのブロック図である。
１ 論理アドレスレジスタ ２ 論理アドレスタグ ３ 物理アドレスタグ ４ オフセットアドレスタグ ５ バリッドビット ６ データ部 ７ 比較回路 ８，１０，１２ 選択回路 ９ 比較選択回路 １１ タグ部 １３ エントリ指定タグ
Claims (4)
- 【請求項１】 メインメモリの格納データの写しを格納
するデータキャッシュと、このデータキャッシュに格納
されるデータの論理及び物理アドレス、当該データの有
効性を示す有効情報、当該データの前記データキャッシ
ュにおける格納エントリ位置を示すエントリ番号を夫々
対応して格納するタグ部と、前記メインメモリへのアク
セス論理アドレスが前記タグ部に格納されているか否か
を判定するヒット判定手段と、前記ヒット判定手段によ
るヒットの判定に応答して、前記データキャッシュから
格納データを読出し、ミスヒットの判定に応答して前記
メインメモリから格納データを読出してこれを前記デー
タキャッュ及びタグ部ヘ夫々格納制御する制御手段とを
含むキャッシュ装置であって、前記データキャッシュの
エントリ数よりも前記タグ部のエントリ数を大に選定し
てなることを特徴とするキャッシュ装置。 - 【請求項２】 前記制御手段は、前記データキャッシュ
のエントリが満杯の場合におけるミスヒットの判定に応
答して、前記メインメモリからの読出しデータにより前
記データキャッシュの所定エントリ部の更新を行うと共
に、前記読出しデータに対応する論理及び物理アドレ
ス、有効情報、前記読出しデータの前記データキャッシ
ュにおける格納エントリ位置を示すエントリ番号を、前
記タグ部の空きエントリ部に夫々格納するようにしたこ
とを特徴とする請求項１記載のキャッシュ装置。 - 【請求項３】 前記制御手段は、前記データキャッシュ
の前記所定エントリ部に対応するタグ部の有効情報を無
効化するようにしたことを特徴とする請求項２記載のキ
ャッシュ装置。 - 【請求項４】 前記制御手段は、前記ヒットの判定時に
おいて前記タグ部の対応有効情報が無効を示す時、前記
タグ部の対応物理アドレスを読出すようにしたことを特
徴とする請求項３記載のキャッシュ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8274381A JPH10124389A (ja) | 1996-10-17 | 1996-10-17 | キャッシュ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8274381A JPH10124389A (ja) | 1996-10-17 | 1996-10-17 | キャッシュ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10124389A true JPH10124389A (ja) | 1998-05-15 |
Family
ID=17540879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8274381A Withdrawn JPH10124389A (ja) | 1996-10-17 | 1996-10-17 | キャッシュ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10124389A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6928521B1 (en) | 2000-08-01 | 2005-08-09 | International Business Machines Corporation | Method, system, and data structures for using metadata in updating data in a storage device |
-
1996
- 1996-10-17 JP JP8274381A patent/JPH10124389A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6928521B1 (en) | 2000-08-01 | 2005-08-09 | International Business Machines Corporation | Method, system, and data structures for using metadata in updating data in a storage device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040106 |