JPH0575045A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0575045A JPH0575045A JP3234194A JP23419491A JPH0575045A JP H0575045 A JPH0575045 A JP H0575045A JP 3234194 A JP3234194 A JP 3234194A JP 23419491 A JP23419491 A JP 23419491A JP H0575045 A JPH0575045 A JP H0575045A
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- JP
- Japan
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- type
- gate electrode
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- drain
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- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】従来、砒素イオン注入によりＮ+ 型ソース・ド
レイン１２を形成してから、チタンシリサイド１７を形
成していた。このときシリコンのイオン注入を行なって
シリサイド反応を促進していたが、これがリーク電流増
大の原因になっていた。本発明の目的は、シリコンのイ
オン注入を省いて、サリサイド構造のＣＭＯＳ集積回路
のソース・ドレイン拡散層のリーク電流を低減すること
にある。 【構成】予め低濃度のＮ型にドープしたポリシリコンゲ
ート電極６を形成してから、ボロンをイオン注入してＰ
チャネルＭＯＳＦＥＴのゲート電極をＰ+型ポリシリコ
ン電極８に変える。ＮチャネルＭＯＳＦＥＴはチタンシ
リサイド１７を形成してから砒素をイオン注入してＮ+
型ソース・ドレイン１２を形成する。
レイン１２を形成してから、チタンシリサイド１７を形
成していた。このときシリコンのイオン注入を行なって
シリサイド反応を促進していたが、これがリーク電流増
大の原因になっていた。本発明の目的は、シリコンのイ
オン注入を省いて、サリサイド構造のＣＭＯＳ集積回路
のソース・ドレイン拡散層のリーク電流を低減すること
にある。 【構成】予め低濃度のＮ型にドープしたポリシリコンゲ
ート電極６を形成してから、ボロンをイオン注入してＰ
チャネルＭＯＳＦＥＴのゲート電極をＰ+型ポリシリコ
ン電極８に変える。ＮチャネルＭＯＳＦＥＴはチタンシ
リサイド１７を形成してから砒素をイオン注入してＮ+
型ソース・ドレイン１２を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＣＭＯＳ回路を含む半導体集積回路の製造方
法に関するものである。
関し、特にＣＭＯＳ回路を含む半導体集積回路の製造方
法に関するものである。
【０００２】
【従来の技術】Ｐ+ 型ゲート電極を備えたＰチャネルＭ
ＯＳＦＥＴとＮ+ 型ゲート電極を備えたＮチャネルＭＯ
ＳＦＥＴとからなるＣＭＯＳ（以下デュアルゲートＣＭ
ＯＳと記す）集積回路の製造方法について、図４（ａ）
〜（ｃ）を参照して説明する。
ＯＳＦＥＴとＮ+ 型ゲート電極を備えたＮチャネルＭＯ
ＳＦＥＴとからなるＣＭＯＳ（以下デュアルゲートＣＭ
ＯＳと記す）集積回路の製造方法について、図４（ａ）
〜（ｃ）を参照して説明する。
【０００３】はじめに図４（ａ）に示すように、Ｐ型シ
リコン基板１に形成されたＮウェル３およびＰウェル４
の上に、ゲート酸化膜５およびノンドープのポリシリコ
ンゲート電極を形成する。つぎにＮウェル３領域にボロ
ンを３×１０15ｃｍ-2イオン注入し、Ｐウェル４領域に
砒素を３×１０15ｃｍ-2イオン注入し、Ｐ+ 型拡散層１
１、Ｐ+ 型ポリシリコン電極８、Ｎ+ 型拡散層１２、Ｎ
+ 型ポリシリコン電極９を形成する。
リコン基板１に形成されたＮウェル３およびＰウェル４
の上に、ゲート酸化膜５およびノンドープのポリシリコ
ンゲート電極を形成する。つぎにＮウェル３領域にボロ
ンを３×１０15ｃｍ-2イオン注入し、Ｐウェル４領域に
砒素を３×１０15ｃｍ-2イオン注入し、Ｐ+ 型拡散層１
１、Ｐ+ 型ポリシリコン電極８、Ｎ+ 型拡散層１２、Ｎ
+ 型ポリシリコン電極９を形成する。
【０００４】つぎに図４（ｂ）に示すように、ゲート電
極８，９の側面に酸化膜からなるサイドウォール１５を
形成し、スパッタによりチタン１６を堆積したのち、シ
リコンを２×１０15ｃｍ-2イオン注入する。
極８，９の側面に酸化膜からなるサイドウォール１５を
形成し、スパッタによりチタン１６を堆積したのち、シ
リコンを２×１０15ｃｍ-2イオン注入する。
【０００５】つぎに図４（ｃ）に示すように、ランプア
ニールによる熱処理を行ない、ゲート電極８，９上およ
びＰ+ 型拡散層１１、Ｎ+ 型拡散層１２上に選択的にチ
タンシリサイド１７を形成する。
ニールによる熱処理を行ない、ゲート電極８，９上およ
びＰ+ 型拡散層１１、Ｎ+ 型拡散層１２上に選択的にチ
タンシリサイド１７を形成する。
【０００６】このシリコンイオン注入は砒素をイオン注
入して形成したＮ+ 型拡散層１２およびＮ+ 型ポリシリ
コン電極９上でチタンとシリコンとの反応を促進して、
チタンシリサイド１７を形成するためのものである。シ
リコンをイオン注入しないとチタンシリサイド１７はほ
とんど形成されない。
入して形成したＮ+ 型拡散層１２およびＮ+ 型ポリシリ
コン電極９上でチタンとシリコンとの反応を促進して、
チタンシリサイド１７を形成するためのものである。シ
リコンをイオン注入しないとチタンシリサイド１７はほ
とんど形成されない。
【０００７】こうしてＭＯＳＦＥＴのゲート電極８，９
およびソース・ドレイン拡散層１１，１２に自己整合的
にシリサイドが形成されるので、サリサイド構造と呼ば
れている。ゲート電極８，９およびソース・ドレイン拡
散層１１，１２の層抵抗を数Ω／□まで低減して、ＣＭ
ＯＳ集積回路の高性能化を図ることができる。
およびソース・ドレイン拡散層１１，１２に自己整合的
にシリサイドが形成されるので、サリサイド構造と呼ば
れている。ゲート電極８，９およびソース・ドレイン拡
散層１１，１２の層抵抗を数Ω／□まで低減して、ＣＭ
ＯＳ集積回路の高性能化を図ることができる。
【０００８】
【発明が解決しようとする課題】図４（ｂ）に示すよう
に堆積したチタン１６の上から、チタン１６とＰ型シリ
コン基板１との界面付近にシリコンをイオン注入して図
４（ｃ）に示すようにシリサイド１７を形成する。その
ためチタン１６の原子がＰ型シリコン基板１の奥深くま
でノックオン注入される。そしてＰ+ 型拡散層１１とＮ
ウェル３との間、およびＮ+ 型拡散層１２とＰウェル４
との間に形成される空乏層中に再結合中心を形成する。
そしてＰ+ 型拡散層１１およびＮ+ 型拡散層１２のリー
ク電流を増大させるという問題があった。
に堆積したチタン１６の上から、チタン１６とＰ型シリ
コン基板１との界面付近にシリコンをイオン注入して図
４（ｃ）に示すようにシリサイド１７を形成する。その
ためチタン１６の原子がＰ型シリコン基板１の奥深くま
でノックオン注入される。そしてＰ+ 型拡散層１１とＮ
ウェル３との間、およびＮ+ 型拡散層１２とＰウェル４
との間に形成される空乏層中に再結合中心を形成する。
そしてＰ+ 型拡散層１１およびＮ+ 型拡散層１２のリー
ク電流を増大させるという問題があった。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコン基板の一主面にフィールド酸化膜を
形成して素子間分離を行なってから形成したＮ型半導体
層領域およびＰ型半導体層領域にゲート酸化膜と低濃度
Ｎ型ドープポリシリコンからなるゲート電極とを形成す
る工程と、イオン注入により前記Ｎ型半導体層領域に高
濃度Ｐ型ソース・ドレインを形成する工程と、前記Ｎ型
半導体領域および前記Ｐ型半導体領域のソース・ドレイ
ン領域表面と前記ゲート電極表面とを露出したのち、高
融点金属を堆積する工程と、熱処理により前記ソース・
ドレイン領域上および前記ゲート電極上に前記高融点金
属のシリサイド層を形成する工程と、イオン注入により
前記Ｐ型半導体領域に高濃度Ｎ型ソース・ドレインを形
成する工程とを含むものである。
造方法は、シリコン基板の一主面にフィールド酸化膜を
形成して素子間分離を行なってから形成したＮ型半導体
層領域およびＰ型半導体層領域にゲート酸化膜と低濃度
Ｎ型ドープポリシリコンからなるゲート電極とを形成す
る工程と、イオン注入により前記Ｎ型半導体層領域に高
濃度Ｐ型ソース・ドレインを形成する工程と、前記Ｎ型
半導体領域および前記Ｐ型半導体領域のソース・ドレイ
ン領域表面と前記ゲート電極表面とを露出したのち、高
融点金属を堆積する工程と、熱処理により前記ソース・
ドレイン領域上および前記ゲート電極上に前記高融点金
属のシリサイド層を形成する工程と、イオン注入により
前記Ｐ型半導体領域に高濃度Ｎ型ソース・ドレインを形
成する工程とを含むものである。
【００１０】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｅ）を参照して説明する。
〜（ｅ）を参照して説明する。
【００１１】はじめに図１（ａ）に示すように、Ｐ型シ
リコン基板１にＮウェル３およびＰウェル４を形成した
のち、厚さ１０ｎｍのゲート酸化膜５および厚さ３００
ｎｍのポリシリコンを成長する。つぎに燐を５０ｋｅＶ
で５×１０14〜２×１０15ｃｍ-2イオン注入し、９００
℃で熱処理してＮ型ポリシリコン７を形成する。
リコン基板１にＮウェル３およびＰウェル４を形成した
のち、厚さ１０ｎｍのゲート酸化膜５および厚さ３００
ｎｍのポリシリコンを成長する。つぎに燐を５０ｋｅＶ
で５×１０14〜２×１０15ｃｍ-2イオン注入し、９００
℃で熱処理してＮ型ポリシリコン７を形成する。
【００１２】つぎに図１（ｂ）に示すように、フォトレ
ジスト（図示せず）をマスクとしてＮ型ポリシリコン７
を異方性ドライエッチングしてゲート電極６を形成す
る。つぎにフォトレジスト１０をマスクとしてボロンを
１５ｋｅＶで５×１０15ｃｍ-2イオン注入したのちアニ
ールしてＰ+ 型拡散層１１およびＰ+ 型ポリシリコン電
極８を形成する。ボロンの注入量の方が燐の注入量より
も多いので、ＰチャネルＭＯＳＦＥＴのゲート電極がＰ
型ポリシリコン電極８に変る。
ジスト（図示せず）をマスクとしてＮ型ポリシリコン７
を異方性ドライエッチングしてゲート電極６を形成す
る。つぎにフォトレジスト１０をマスクとしてボロンを
１５ｋｅＶで５×１０15ｃｍ-2イオン注入したのちアニ
ールしてＰ+ 型拡散層１１およびＰ+ 型ポリシリコン電
極８を形成する。ボロンの注入量の方が燐の注入量より
も多いので、ＰチャネルＭＯＳＦＥＴのゲート電極がＰ
型ポリシリコン電極８に変る。
【００１３】つぎに図１（ｃ）に示すように、ゲート電
極８，９の側面に厚さ５０ｎｍの酸化膜からなるサイド
ウォール１５を形成する。つぎにバッファード弗酸でゲ
ート電極８，９の表面およびＰ+ 型拡散層１１およびＮ
チャネルＭＯＳＦＥＴのソース・ドレインの表面を露出
させ、スパッタにより厚さ５０〜１００ｎｍのチタン１
６を堆積する。
極８，９の側面に厚さ５０ｎｍの酸化膜からなるサイド
ウォール１５を形成する。つぎにバッファード弗酸でゲ
ート電極８，９の表面およびＰ+ 型拡散層１１およびＮ
チャネルＭＯＳＦＥＴのソース・ドレインの表面を露出
させ、スパッタにより厚さ５０〜１００ｎｍのチタン１
６を堆積する。
【００１４】つぎに図１（ｄ）に示すように、６５０℃
の熱処理を行なってゲート電極６，８上、Ｐ+ 型拡散層
１１上、ＮチャネルＭＯＳＦＥＴのソース・ドレイン上
に厚さ５０〜１００ｎｍのチタンシリサイド１７を選択
的に形成したのち、ウェットエッチングにより未反応の
チタンを除去する。
の熱処理を行なってゲート電極６，８上、Ｐ+ 型拡散層
１１上、ＮチャネルＭＯＳＦＥＴのソース・ドレイン上
に厚さ５０〜１００ｎｍのチタンシリサイド１７を選択
的に形成したのち、ウェットエッチングにより未反応の
チタンを除去する。
【００１５】つぎに図１（ｅ）に示すように、Ｎチャネ
ルＭＯＳＦＥＴ領域に砒素を５０ｋｅＶで５×１０15ｃ
ｍ-2イオン注入してから熱処理によりドライブイン拡散
してＮ+ 型拡散層１２、Ｎ+ 型ポリシリコン電極９を形
成する。つぎに層間絶縁膜１８を形成し、アルミ電極１
９を形成して素子部が完成する。
ルＭＯＳＦＥＴ領域に砒素を５０ｋｅＶで５×１０15ｃ
ｍ-2イオン注入してから熱処理によりドライブイン拡散
してＮ+ 型拡散層１２、Ｎ+ 型ポリシリコン電極９を形
成する。つぎに層間絶縁膜１８を形成し、アルミ電極１
９を形成して素子部が完成する。
【００１６】つぎに本発明の第２の実施例について、図
２（ａ）〜（ｃ）を参照して説明する。
２（ａ）〜（ｃ）を参照して説明する。
【００１７】はじめに図２（ａ）に示すように、Ｐ型シ
リコン基板１にＮウェル３およびＰウェル４を形成した
のちゲート酸化膜５を成長し、燐が５×１０14〜２×１
０15ｃｍ-2イオン注入されたＮ型ポリシリコンからなる
ゲート電極６を形成する。つぎにＮチャネルＭＯＳＦＥ
Ｔ領域に燐を５×１０13ｃｍ-2イオン注入してＮ- 型拡
散層１３を形成する。つぎにＰチャネルＭＯＳＦＥＴ領
域にボロンを５×１０13ｃｍ-2イオン注入してＰ- 型拡
散層１４を形成する。
リコン基板１にＮウェル３およびＰウェル４を形成した
のちゲート酸化膜５を成長し、燐が５×１０14〜２×１
０15ｃｍ-2イオン注入されたＮ型ポリシリコンからなる
ゲート電極６を形成する。つぎにＮチャネルＭＯＳＦＥ
Ｔ領域に燐を５×１０13ｃｍ-2イオン注入してＮ- 型拡
散層１３を形成する。つぎにＰチャネルＭＯＳＦＥＴ領
域にボロンを５×１０13ｃｍ-2イオン注入してＰ- 型拡
散層１４を形成する。
【００１８】つぎに図２（ｂ）に示すように、ゲート電
極６の側面に厚さ２００ｎｍの酸化膜からなるサイドウ
ォール１５を形成したのち、ＰチャネルＭＯＳＦＥＴ領
域にボロンを５×１０15ｃｍ-2イオン注入してＰ+ 型拡
散層１１を形成する。
極６の側面に厚さ２００ｎｍの酸化膜からなるサイドウ
ォール１５を形成したのち、ＰチャネルＭＯＳＦＥＴ領
域にボロンを５×１０15ｃｍ-2イオン注入してＰ+ 型拡
散層１１を形成する。
【００１９】このとき第１の実施例と同様に、Ｐチャネ
ルＭＯＳＦＥＴのゲート電極６はＰ+ 型ポリシリコン電
極８に変る。
ルＭＯＳＦＥＴのゲート電極６はＰ+ 型ポリシリコン電
極８に変る。
【００２０】つぎにチタン（図示せず）をスパッタして
から熱処理してチタンシリサイド１７を形成し、未反応
のチタンを除去する。
から熱処理してチタンシリサイド１７を形成し、未反応
のチタンを除去する。
【００２１】つぎに図２（ｃ）に示すように、Ｎチャネ
ルＭＯＳＦＥＴ領域に砒素を５×１０15ｃｍ-2イオン注
入してから熱処理してＮ+ 型拡散層１２、Ｎ+ 型ポリシ
リコン電極９を形成する。つぎに層間絶縁膜１８を形成
し、アルミ電極１９を形成して素子部が完成する。
ルＭＯＳＦＥＴ領域に砒素を５×１０15ｃｍ-2イオン注
入してから熱処理してＮ+ 型拡散層１２、Ｎ+ 型ポリシ
リコン電極９を形成する。つぎに層間絶縁膜１８を形成
し、アルミ電極１９を形成して素子部が完成する。
【００２２】本実施例ではＮチャネルＭＯＳＦＥＴ、Ｐ
チャネルＭＯＳＦＥＴ共にソース・ドレインがＬＤＤ
（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造とな
っているので、ホットキャリアによる相互コンダクタン
ス劣化を抑制する。信頼性の高いＣＭＯＳ集積回路を得
ることができる。
チャネルＭＯＳＦＥＴ共にソース・ドレインがＬＤＤ
（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造とな
っているので、ホットキャリアによる相互コンダクタン
ス劣化を抑制する。信頼性の高いＣＭＯＳ集積回路を得
ることができる。
【００２３】図３に示すように本発明のＣＭＯＳ集積回
路のＰ−Ｎ接合リーク電流は、従来例と比べて２桁以上
低減することができた。
路のＰ−Ｎ接合リーク電流は、従来例と比べて２桁以上
低減することができた。
【００２４】
【発明の効果】サリサイド構造のＰ−Ｎデュアルゲート
ＣＭＯＳのＮチャネルＭＯＳＦＥＴのゲート電極および
ソース・ドレインを形成するとき、チタンシリサイドを
形成してから砒素をイオン注入する。そのため砒素が注
入されたシリコン基板上のシリサイド反応を促進するた
め、従来行なっていたシリコンのイオン注入が不要にな
った。
ＣＭＯＳのＮチャネルＭＯＳＦＥＴのゲート電極および
ソース・ドレインを形成するとき、チタンシリサイドを
形成してから砒素をイオン注入する。そのため砒素が注
入されたシリコン基板上のシリサイド反応を促進するた
め、従来行なっていたシリコンのイオン注入が不要にな
った。
【００２５】チタンシリサイド上からの砒素のイオン注
入は低いエネルギーで行ない、そのあと熱処理してチタ
ンシリサイドから砒素を拡散させてＮ+ 型拡散層を形成
する。そのため砒素のイオン注入によりチタン原子がシ
リコン基板中にノックオン注入されることはない。チタ
ン原子の再結合中心によるリーク電流を大幅に低減し
て、信頼性の高いＣＭＯＳ集積回路を得ることができ
た。
入は低いエネルギーで行ない、そのあと熱処理してチタ
ンシリサイドから砒素を拡散させてＮ+ 型拡散層を形成
する。そのため砒素のイオン注入によりチタン原子がシ
リコン基板中にノックオン注入されることはない。チタ
ン原子の再結合中心によるリーク電流を大幅に低減し
て、信頼性の高いＣＭＯＳ集積回路を得ることができ
た。
【００２６】Ｐ−ＮデュアルゲートＣＭＯＳ集積回路の
場合、熱処理工程によりＰチャネルＭＯＳＦＥＴのゲー
ト電極中のボロンがゲート酸化膜を拡散してシリコン基
板中に突き抜けるので８５０℃以上の熱処理を行なうこ
とができない。ＮチャネルＭＯＳＦＥＴ領域のチタンシ
リサイド中に砒素をイオン注入したのちも、熱処理は８
５０℃以下で行なわなければならない。そのためＮチャ
ネルＭＯＳＦＥＴのゲート電極のチタンシリサイドから
ポリシリコンに砒素を十分に拡散させることができな
い。
場合、熱処理工程によりＰチャネルＭＯＳＦＥＴのゲー
ト電極中のボロンがゲート酸化膜を拡散してシリコン基
板中に突き抜けるので８５０℃以上の熱処理を行なうこ
とができない。ＮチャネルＭＯＳＦＥＴ領域のチタンシ
リサイド中に砒素をイオン注入したのちも、熱処理は８
５０℃以下で行なわなければならない。そのためＮチャ
ネルＭＯＳＦＥＴのゲート電極のチタンシリサイドから
ポリシリコンに砒素を十分に拡散させることができな
い。
【００２７】一方、本発明では予めＮチャネルＭＯＳＦ
ＥＴのポリシリコンゲート電極をゲート酸化膜界面まで
Ｎ型化しているので、特性を安定化させることができ
る。
ＥＴのポリシリコンゲート電極をゲート酸化膜界面まで
Ｎ型化しているので、特性を安定化させることができ
る。
【００２８】ポリシリコンゲート電極に予め添加するＮ
型不純物として砒素の代りに燐を用いると、ナトリウム
などの可動イオンや重金属をゲッタリングすることがで
きる。さらにトランジスタの信頼性を向上させる効果が
ある。
型不純物として砒素の代りに燐を用いると、ナトリウム
などの可動イオンや重金属をゲッタリングすることがで
きる。さらにトランジスタの信頼性を向上させる効果が
ある。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図３】Ｐ−Ｎ接合逆バイアス電圧に対するリーク電流
を示すグラフである。
を示すグラフである。
【図４】従来技術によるサリサイド構造のＰ−Ｎデュア
ルゲートＣＭＯＳ集積回路の製造方法を工程順に示す断
面図である。
ルゲートＣＭＯＳ集積回路の製造方法を工程順に示す断
面図である。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ Ｎウェル ４ Ｐウェル ５ ゲート酸化膜 ６ ゲート電極 ７ Ｎ型ポリシリコン ８ Ｐ+ 型ポリシリコン電極 ９ Ｎ+ 型ポリシリコン電極 １０ フォトレジスト １１ Ｐ+ 型拡散層 １２ Ｎ+ 型拡散層 １３ Ｎ- 型拡散層 １４ Ｐ- 型拡散層 １５ サイドウォール １６ チタン １７ チタンシリサイド １８ 層間絶縁膜 １９ アルミ電極
Claims (1)
- 【請求項１】 シリコン基板の一主面にフィールド酸化
膜を形成して素子間分離を行なってから形成したＮ型半
導体層領域およびＰ型半導体層領域にゲート酸化膜と低
濃度Ｎ型ドープポリシリコンからなるゲート電極とを形
成する工程と、イオン注入により前記Ｎ型半導体層領域
に高濃度Ｐ型ソース・ドレインを形成する工程と、前記
Ｎ型半導体領域および前記Ｐ型半導体領域のソース・ド
レイン領域表面と前記ゲート電極表面とを露出したの
ち、高融点金属を堆積する工程と、熱処理により前記ソ
ース・ドレイン領域上および前記ゲート電極上に前記高
融点金属のシリサイド層を形成する工程と、イオン注入
により前記Ｐ型半導体領域に高濃度Ｎ型ソース・ドレイ
ンを形成する工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234194A JPH0575045A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234194A JPH0575045A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575045A true JPH0575045A (ja) | 1993-03-26 |
Family
ID=16967159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3234194A Pending JPH0575045A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575045A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08167657A (ja) * | 1994-12-14 | 1996-06-25 | Nec Corp | 半導体装置の製造方法 |
| US6501155B2 (en) | 1997-12-04 | 2002-12-31 | Seiko Epson Corporation | Semiconductor apparatus and process for manufacturing the same |
| US6887762B1 (en) | 1998-11-12 | 2005-05-03 | Intel Corporation | Method of fabricating a field effect transistor structure with abrupt source/drain junctions |
| JP2017005057A (ja) * | 2015-06-08 | 2017-01-05 | ローム株式会社 | 半導体装置 |
-
1991
- 1991-09-13 JP JP3234194A patent/JPH0575045A/ja active Pending
Cited By (6)
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|---|---|---|---|---|
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| US6887762B1 (en) | 1998-11-12 | 2005-05-03 | Intel Corporation | Method of fabricating a field effect transistor structure with abrupt source/drain junctions |
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| US9640634B2 (en) | 1998-11-12 | 2017-05-02 | Intel Corporation | Field effect transistor structure with abrupt source/drain junctions |
| JP2017005057A (ja) * | 2015-06-08 | 2017-01-05 | ローム株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000926 |