JP3052348B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3052348B2 JP3052348B2 JP2202084A JP20208490A JP3052348B2 JP 3052348 B2 JP3052348 B2 JP 3052348B2 JP 2202084 A JP2202084 A JP 2202084A JP 20208490 A JP20208490 A JP 20208490A JP 3052348 B2 JP3052348 B2 JP 3052348B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の製造方法に関し、特にMOS集積
回路の装置の製造に用いれば好適なものである。
回路の装置の製造に用いれば好適なものである。
従来の技術 近年、MOSLSIの発展にはめざましいものがあり、特に
低消費電力という長所を充分に生かせるという意味合い
で、その高集積化は他の半導体装置の追随を許さない。
高集積化が進む中で、最近のLSI開発にとって大きな問
題の１つにトランジスタのショートチャネル効果やパン
チスルー現象がある。ショートチャネル効果は素子の微
細化、特にゲート長の縮小にともないゲート下のチャネ
ル部領域の電荷がゲート電圧のみではなくソース及びド
レイン領域の空乏層電荷や電界及び電位分布の影響を強
く受け素子の特性を劣悪させる現象である。このショー
トチャネル効果はゲート長とゲート酸化膜厚、ソースド
レイン拡散層の接合深さに大きく依存する。一方パンチ
スルー現象はゲート長の縮小にともないソースドレイン
拡散層距離が縮小し、ソースの空乏層とドレインの空乏
層が接続してしまい、ドレイン電流がゲート電圧では制
御できなくなる現象である。
低消費電力という長所を充分に生かせるという意味合い
で、その高集積化は他の半導体装置の追随を許さない。
高集積化が進む中で、最近のLSI開発にとって大きな問
題の１つにトランジスタのショートチャネル効果やパン
チスルー現象がある。ショートチャネル効果は素子の微
細化、特にゲート長の縮小にともないゲート下のチャネ
ル部領域の電荷がゲート電圧のみではなくソース及びド
レイン領域の空乏層電荷や電界及び電位分布の影響を強
く受け素子の特性を劣悪させる現象である。このショー
トチャネル効果はゲート長とゲート酸化膜厚、ソースド
レイン拡散層の接合深さに大きく依存する。一方パンチ
スルー現象はゲート長の縮小にともないソースドレイン
拡散層距離が縮小し、ソースの空乏層とドレインの空乏
層が接続してしまい、ドレイン電流がゲート電圧では制
御できなくなる現象である。
従って、素子の微細化が要求されている現在、ショー
トチャネル効果やパンチスルー現象を防ぐ半導体装置の
製造方法が望まれている。
トチャネル効果やパンチスルー現象を防ぐ半導体装置の
製造方法が望まれている。
また、素子の微細化に伴い各種コンタクト径も縮小さ
れている。ゲート多結晶シリコンのコンタクトも例外で
はない。半導体製造プロセス途中で多結晶シリコン表面
に所要せぬ不純物が混入したり酸化物が形成されると、
素子の微細化に伴いコンタクト特性の顕著な劣化が予想
される。従って、ゲート多結晶シリコンのコンタクト特
性を安定して信頼性のある良好な特性を持つプロセスも
要望されている。
れている。ゲート多結晶シリコンのコンタクトも例外で
はない。半導体製造プロセス途中で多結晶シリコン表面
に所要せぬ不純物が混入したり酸化物が形成されると、
素子の微細化に伴いコンタクト特性の顕著な劣化が予想
される。従って、ゲート多結晶シリコンのコンタクト特
性を安定して信頼性のある良好な特性を持つプロセスも
要望されている。
以下に従来のNMOSトランジスタの製造方法の一例を記
す。第４図は従来NMOSトランジスタの一例の構造概略断
面図である。従来の製造技術は、Ｐ型シリコン基板400
にNMOSが形成されるＰウェル層401（1E15cm-3程度）を
設け、次に薄いゲ−ト酸化膜（10nm〜25nm）402を形成
した後、CVD法により多結晶シリコンを約300nm程度堆積
し、次にPOCl3拡散により、前記多結晶シリコンに燐を
拡散する（約1E20cm-3〜1E21cm-3）。そして、フォトリ
ソグラフィ技法及びエッチングによりゲ−ト電極加工を
行う。次にゲート電極403をマスクとして燐をイオン注
入（加速電圧40KeV,注入量１〜3E13cm-2）し表面濃度が
〜1E18cm-3程度になるようにn-層404、すなわちLDD（Li
ghtly Doped Drain）層を形成する（同図（ａ））。
次に基板全面にCVDSiO2膜を150nm〜250nm堆積した後、
異方性エッチングつまり垂直方向のみに前記CVDSiO2の
堆積膜厚分をエッチングし、ゲ−ト電極403の側面部に1
50nm〜250nm幅のサイドウオ−ル405を形成する。次に、
ヒ素（80KeV,6E15cm-2）を注入しNMOSのソ−スドレイン
406領域を形成する。その後ソース・ドレイン領域に注
入した不純物を電気的に活性化するために、900℃程度
の高温で約30〜40分程度の熱処理を行う（同図
（ｂ））。つぎにリンガラス膜408を700nm程度堆積して
層間絶縁膜とする。次に、この層間絶縁膜408を平坦化
するために900℃程度で約30〜40分程度リフローする。
そして、フォトリソグラフィ技法及びエッチングにより
所望の箇所にソースドレイン電極窓409、ゲート電極窓4
10を形成する。そしてAL−Si−Cu411を800nm程度堆積、
加工して電極とする。
す。第４図は従来NMOSトランジスタの一例の構造概略断
面図である。従来の製造技術は、Ｐ型シリコン基板400
にNMOSが形成されるＰウェル層401（1E15cm-3程度）を
設け、次に薄いゲ−ト酸化膜（10nm〜25nm）402を形成
した後、CVD法により多結晶シリコンを約300nm程度堆積
し、次にPOCl3拡散により、前記多結晶シリコンに燐を
拡散する（約1E20cm-3〜1E21cm-3）。そして、フォトリ
ソグラフィ技法及びエッチングによりゲ−ト電極加工を
行う。次にゲート電極403をマスクとして燐をイオン注
入（加速電圧40KeV,注入量１〜3E13cm-2）し表面濃度が
〜1E18cm-3程度になるようにn-層404、すなわちLDD（Li
ghtly Doped Drain）層を形成する（同図（ａ））。
次に基板全面にCVDSiO2膜を150nm〜250nm堆積した後、
異方性エッチングつまり垂直方向のみに前記CVDSiO2の
堆積膜厚分をエッチングし、ゲ−ト電極403の側面部に1
50nm〜250nm幅のサイドウオ−ル405を形成する。次に、
ヒ素（80KeV,6E15cm-2）を注入しNMOSのソ−スドレイン
406領域を形成する。その後ソース・ドレイン領域に注
入した不純物を電気的に活性化するために、900℃程度
の高温で約30〜40分程度の熱処理を行う（同図
（ｂ））。つぎにリンガラス膜408を700nm程度堆積して
層間絶縁膜とする。次に、この層間絶縁膜408を平坦化
するために900℃程度で約30〜40分程度リフローする。
そして、フォトリソグラフィ技法及びエッチングにより
所望の箇所にソースドレイン電極窓409、ゲート電極窓4
10を形成する。そしてAL−Si−Cu411を800nm程度堆積、
加工して電極とする。
発明が解決しようとする課題 従来のMOSトランジスタの製造方法であると、イオン
注入によりソース・ドレイン領域を形成しているため、
及びその電気的活性化のための熱処理、またその後の平
坦下のためのリンガラス膜堆積後のリフロー時の熱処理
等のため、ソースドレイン拡散層は深くなる傾向にあ
る。（１μｍ近辺のデバイスでは拡散層は約0.2〜0.3μ
ｍ程度である。）拡散層が深くなれば、トランジスタの
ショートチャネル効果やパンチスルー効果が助長され、
また今後の微細化・高集積化に伴ってその効果は顕著に
現れてくる。その課題を解決するためにイオン注入の加
速エネルギーを減少させて拡散層を形成するという手段
が考えられるが、NMOS,PMOS両方の拡散層とも1E15cm-2
程度の高ドーズ量が必要であり低加速エネルギーで実現
するのは非常に困難である。逆にドーズ量を減少して拡
散層を浅くするという手段も考えられるが、それでは拡
散層の層抵抗が増加し、素子特性の劣化を引き起こす。
注入によりソース・ドレイン領域を形成しているため、
及びその電気的活性化のための熱処理、またその後の平
坦下のためのリンガラス膜堆積後のリフロー時の熱処理
等のため、ソースドレイン拡散層は深くなる傾向にあ
る。（１μｍ近辺のデバイスでは拡散層は約0.2〜0.3μ
ｍ程度である。）拡散層が深くなれば、トランジスタの
ショートチャネル効果やパンチスルー効果が助長され、
また今後の微細化・高集積化に伴ってその効果は顕著に
現れてくる。その課題を解決するためにイオン注入の加
速エネルギーを減少させて拡散層を形成するという手段
が考えられるが、NMOS,PMOS両方の拡散層とも1E15cm-2
程度の高ドーズ量が必要であり低加速エネルギーで実現
するのは非常に困難である。逆にドーズ量を減少して拡
散層を浅くするという手段も考えられるが、それでは拡
散層の層抵抗が増加し、素子特性の劣化を引き起こす。
また、高濃度に不純物拡散されたゲート多結晶シリコ
ンの電極窓も、素子の微細化が要望され縮小化がなされ
てきている。それに伴って、製造プロセス途中で、多結
晶シリコン表面が酸化されたり、所望せぬ不純物汚染が
あると、ゲート多結晶シリコン表面の不純物濃度が低く
なり、ゲート電極コンタクトの特性が劣悪になる可能性
が大きくなってきている。
ンの電極窓も、素子の微細化が要望され縮小化がなされ
てきている。それに伴って、製造プロセス途中で、多結
晶シリコン表面が酸化されたり、所望せぬ不純物汚染が
あると、ゲート多結晶シリコン表面の不純物濃度が低く
なり、ゲート電極コンタクトの特性が劣悪になる可能性
が大きくなってきている。
本発明は、上述の問題点に鑑みて為されたもので、ソ
ース・ドレイン部の拡散層の深さを浅くする効果を有す
ることができ、またゲート多結晶シリコン表面の不純物
濃度を増加させ、ゲート電極窓のコンタクト抵抗を安定
して提供することができる半導体装置の製造方法を提供
することを目的とする。
ース・ドレイン部の拡散層の深さを浅くする効果を有す
ることができ、またゲート多結晶シリコン表面の不純物
濃度を増加させ、ゲート電極窓のコンタクト抵抗を安定
して提供することができる半導体装置の製造方法を提供
することを目的とする。
課題を解決するための手段 本発明は上述の問題点を解決するため、半導体基板に
不純物層を形成する工程と、前記不純物層の一部にイオ
ン注入により非晶質層を形成する工程と、前記半導体基
板に熱処理を加え前記非晶質層に不純物を集結させる工
程とを有することを特徴とする半導体装置の製造方法で
ある。
不純物層を形成する工程と、前記不純物層の一部にイオ
ン注入により非晶質層を形成する工程と、前記半導体基
板に熱処理を加え前記非晶質層に不純物を集結させる工
程とを有することを特徴とする半導体装置の製造方法で
ある。
また第４族元素，フッ素，フッ化物，不活性ガスをイ
オン注入することにより半導体基板を非晶質化すること
を特徴とする。
オン注入することにより半導体基板を非晶質化すること
を特徴とする。
さらに詳述すると本発明は、シリコン基板上にゲート
酸化膜を形成する工程と、前記ゲート酸化膜上に多結晶
シリコンを形成する工程と、前記多結晶シリコンに不純
物を拡散する工程と、前記多結晶シリコンをパターンニ
ングすることによりゲート電極を形成する工程と、前記
ゲート電極をマスクとしてイオン注入によりソースドレ
イン層を形成する工程と、前記半導体基板上不純物層及
びゲート電極の一部にイオン注入により非晶質層を形成
する工程と、前記半導体基板及びゲート電極に熱処理を
加え前記非晶質層に不純物を集結させる工程とを有する
ことを特徴とする半導体装置の製造方法である。
酸化膜を形成する工程と、前記ゲート酸化膜上に多結晶
シリコンを形成する工程と、前記多結晶シリコンに不純
物を拡散する工程と、前記多結晶シリコンをパターンニ
ングすることによりゲート電極を形成する工程と、前記
ゲート電極をマスクとしてイオン注入によりソースドレ
イン層を形成する工程と、前記半導体基板上不純物層及
びゲート電極の一部にイオン注入により非晶質層を形成
する工程と、前記半導体基板及びゲート電極に熱処理を
加え前記非晶質層に不純物を集結させる工程とを有する
ことを特徴とする半導体装置の製造方法である。
作用 本発明は上述の構成によって、所望の位置に不純物拡
散層を集結させることができ、従って容易に、ソースド
レイン拡散層の深さを浅くすることができ、ショートチ
ャネル効果及びパンチスルー現象を抑制でき、さらにゲ
ート多結晶シリコンの電極窓コンタクト特性も安定して
提供でき、特性が良好で信頼性の高い微細な半導体装置
を得ることが可能となる。
散層を集結させることができ、従って容易に、ソースド
レイン拡散層の深さを浅くすることができ、ショートチ
ャネル効果及びパンチスルー現象を抑制でき、さらにゲ
ート多結晶シリコンの電極窓コンタクト特性も安定して
提供でき、特性が良好で信頼性の高い微細な半導体装置
を得ることが可能となる。
実施例 以下、図面を参照して本発明の半導体装置の製造方法
について詳細に説明する。簡単のため、本発明をNMOSに
採用した例を記載する。
について詳細に説明する。簡単のため、本発明をNMOSに
採用した例を記載する。
第１図（ａ）では、Ｐ型シリコン基板100にNMOSが形
成されるＰウエル層101（1E15cm-3程度）を設ける。薄
いゲ−ト酸化膜102（10nm〜25nm）を形成した後、CVD法
により多結晶シリコンを〜300nm堆積する。その後POCl3
拡散により多結晶シリコンに燐を約1E21cm-3程度ドープ
して低抵抗化を行う。次に前記多結晶シリコン膜をフォ
トリソグラフィ技法及びエッチングによりゲ−ト電極加
工を行う。次に、このゲート電極103をマスクにして、
燐をイオン注入（加速電圧40KeV、注入量１〜3E13c
m-2）し、表面濃度が〜1E18cm-3程度になるようにn-層1
04を形成しLDD層とする。
成されるＰウエル層101（1E15cm-3程度）を設ける。薄
いゲ−ト酸化膜102（10nm〜25nm）を形成した後、CVD法
により多結晶シリコンを〜300nm堆積する。その後POCl3
拡散により多結晶シリコンに燐を約1E21cm-3程度ドープ
して低抵抗化を行う。次に前記多結晶シリコン膜をフォ
トリソグラフィ技法及びエッチングによりゲ−ト電極加
工を行う。次に、このゲート電極103をマスクにして、
燐をイオン注入（加速電圧40KeV、注入量１〜3E13c
m-2）し、表面濃度が〜1E18cm-3程度になるようにn-層1
04を形成しLDD層とする。
次に第１図（ｂ）では、基板全面に絶縁膜例えばCVDS
iO2膜を150〜250nm堆積した後、異方性のエッチングつ
まり垂直方向のみに前記CVDSiO2の堆積膜厚分をエッチ
ングし、ゲート電極103の側壁に150〜250nm幅のサイド
ウォール105を形成する。次に前記サイドウォール付き
ゲート電極をマスクとしてヒ素（80KeV、6E15cm-2）を
注入しNMOSのソ−スドレイン106領域を形成する。
iO2膜を150〜250nm堆積した後、異方性のエッチングつ
まり垂直方向のみに前記CVDSiO2の堆積膜厚分をエッチ
ングし、ゲート電極103の側壁に150〜250nm幅のサイド
ウォール105を形成する。次に前記サイドウォール付き
ゲート電極をマスクとしてヒ素（80KeV、6E15cm-2）を
注入しNMOSのソ−スドレイン106領域を形成する。
次に第１図（ｃ）では、この工程が本発明の特徴の１
つであるが、ソースドレイン層及びゲート電極にシリコ
ンを例えば40keV,2E15cm-2でイオン注入する。ソースド
レイン層及びゲート多結晶シリコン中ではその飛程距離
より、半導体基板表面、ゲート多結晶シリコン表面より
約50nm程度のところに非晶質層107が形成される。
つであるが、ソースドレイン層及びゲート電極にシリコ
ンを例えば40keV,2E15cm-2でイオン注入する。ソースド
レイン層及びゲート多結晶シリコン中ではその飛程距離
より、半導体基板表面、ゲート多結晶シリコン表面より
約50nm程度のところに非晶質層107が形成される。
次に900℃,30分程度の熱処理を加える。そうすると、
第１図（ｄ）に示すようにソースドレイン層では非晶質
層107に燐やヒ素がパイルアップして、ソースドレイン
層表面から約50nm程度のところの濃度が高くなり、（こ
の高くなった原因は半導体基板中の不純物（この場合は
燐、ヒ素）が集まったから）ソースドレイン拡散層を浅
くすることができるのである。また、ゲート多結晶シリ
コン103中でも同様の現象が起きる。例えばこの熱処理
前にゲート多結晶シリコン中に不純物や、多結晶シリコ
ン表面に酸化膜などができて、表面の不純物濃度（この
場合は燐濃度）が低くなったとしても（コンタクト抵抗
の異常増加が予想される）、本発明を用いることにより
ゲート多結晶シリコン表面から約50nm程度の位置の不純
物濃度（この場合は燐濃度）を高めることができ、ゲー
ト多結晶シリコン電極のコンタクト特性を安定して良好
に提供することができる。イオン種としてシリコンを用
いたが、その他の第４族元素、もしくは第４族のフッ化
物を用いても良い。また、フッ素などの原子量が小さい
物質でも、その導伝型の影響がデバイスに悪影響を及ぼ
さないので、非晶質形成用イオン注入材料に使用しても
良い。また不活性ガスを非晶質形成用イオン注入材料に
使用しても良い。またソ−スドレイン層とゲート多結晶
シリコンの導電型が同じであれば、その導電型と同じイ
オン種や同導電型のフッ化物を用いても良いことは言う
までもない。
第１図（ｄ）に示すようにソースドレイン層では非晶質
層107に燐やヒ素がパイルアップして、ソースドレイン
層表面から約50nm程度のところの濃度が高くなり、（こ
の高くなった原因は半導体基板中の不純物（この場合は
燐、ヒ素）が集まったから）ソースドレイン拡散層を浅
くすることができるのである。また、ゲート多結晶シリ
コン103中でも同様の現象が起きる。例えばこの熱処理
前にゲート多結晶シリコン中に不純物や、多結晶シリコ
ン表面に酸化膜などができて、表面の不純物濃度（この
場合は燐濃度）が低くなったとしても（コンタクト抵抗
の異常増加が予想される）、本発明を用いることにより
ゲート多結晶シリコン表面から約50nm程度の位置の不純
物濃度（この場合は燐濃度）を高めることができ、ゲー
ト多結晶シリコン電極のコンタクト特性を安定して良好
に提供することができる。イオン種としてシリコンを用
いたが、その他の第４族元素、もしくは第４族のフッ化
物を用いても良い。また、フッ素などの原子量が小さい
物質でも、その導伝型の影響がデバイスに悪影響を及ぼ
さないので、非晶質形成用イオン注入材料に使用しても
良い。また不活性ガスを非晶質形成用イオン注入材料に
使用しても良い。またソ−スドレイン層とゲート多結晶
シリコンの導電型が同じであれば、その導電型と同じイ
オン種や同導電型のフッ化物を用いても良いことは言う
までもない。
その後、第１図（ｅ）では、リンガラス膜108を700nm
程度堆積して層間絶縁膜とし、次にこの層間絶縁膜を平
坦化するために900℃程度で約30〜40分程度リフローす
る。そして、フォトリソグラフィ技法及びエッチングに
より所望の箇所にソースドレイン電極窓109、ゲート電
極窓110を形成する。そしてAL−Si−Cu膜を111を800nm
程度堆積、加工して電極とする。
程度堆積して層間絶縁膜とし、次にこの層間絶縁膜を平
坦化するために900℃程度で約30〜40分程度リフローす
る。そして、フォトリソグラフィ技法及びエッチングに
より所望の箇所にソースドレイン電極窓109、ゲート電
極窓110を形成する。そしてAL−Si−Cu膜を111を800nm
程度堆積、加工して電極とする。
非晶質層に不純物が集まるという現象のデータを補足
しておく。燐拡散したゲート多結晶シリコン中に逆導電
型のフッ化物であるBF2を注入し、熱処理を行った実験
結果を示す。この実験は、Ｎ型ゲート多結晶シリコン中
にＢなどの逆導電型（Ｐ型）の不純物がまいこんで来た
場合を想定して（単にＢ汚染のみでは異常なコンタクト
抵抗増加が予想される。）、そこに本発明の特徴である
イオン注入により非晶質層をつくり熱処理を行うとゲー
ト多結晶シリコンのコンタクト抵抗はどうなるかという
実験と等価である。実験の内容を詳しく述べると、3E20
cm-3程度に高濃度に燐拡散した多結晶シリコン300nmにB
F2を注入しない試料と、40keV,3E15cm-3で注入した試料
を作成し、その後、900℃でN2雰囲気中で40分熱処理を
加えた。そして、層間膜、コンタクト、アルミ電極を形
成した。第２図に２つの試料のケルビン法による2.0μ
ｍ□の多結晶シリコンとアルミ電極のコンタクト抵抗の
結果を示す。BF2を40keV,3E15cm-3の条件で注入したも
のと、全く注入しない試料のコンタクト抵抗の差は約３
倍程度の増加にとどまった。前記条件でBF2を注入する
とＢの多結晶シリコン表面の濃度は、ほぼＰ（燐）の濃
度と同程度の約3E20cm-3と予想され、相殺効果により抵
抗の異常増加が予想されるところである。しかし、実際
は約３倍程度の増加にとどまった。
しておく。燐拡散したゲート多結晶シリコン中に逆導電
型のフッ化物であるBF2を注入し、熱処理を行った実験
結果を示す。この実験は、Ｎ型ゲート多結晶シリコン中
にＢなどの逆導電型（Ｐ型）の不純物がまいこんで来た
場合を想定して（単にＢ汚染のみでは異常なコンタクト
抵抗増加が予想される。）、そこに本発明の特徴である
イオン注入により非晶質層をつくり熱処理を行うとゲー
ト多結晶シリコンのコンタクト抵抗はどうなるかという
実験と等価である。実験の内容を詳しく述べると、3E20
cm-3程度に高濃度に燐拡散した多結晶シリコン300nmにB
F2を注入しない試料と、40keV,3E15cm-3で注入した試料
を作成し、その後、900℃でN2雰囲気中で40分熱処理を
加えた。そして、層間膜、コンタクト、アルミ電極を形
成した。第２図に２つの試料のケルビン法による2.0μ
ｍ□の多結晶シリコンとアルミ電極のコンタクト抵抗の
結果を示す。BF2を40keV,3E15cm-3の条件で注入したも
のと、全く注入しない試料のコンタクト抵抗の差は約３
倍程度の増加にとどまった。前記条件でBF2を注入する
とＢの多結晶シリコン表面の濃度は、ほぼＰ（燐）の濃
度と同程度の約3E20cm-3と予想され、相殺効果により抵
抗の異常増加が予想されるところである。しかし、実際
は約３倍程度の増加にとどまった。
第３図に燐ドープ多結晶シリコンにBF2を40keV,3E15c
m-3で注入した試料のＰ（燐）,B,FのSIMS分析結果を示
す。同図から明らかな様にBF2の注入により表面のＰ
（燐）がパイルアップ300していることがわかる。これ
は、多結晶シリコン表面から約100nm程度のところがBF2
注入により非晶質化し、その後の熱処理によってＰ
（燐）がパイルアップしたのである。そのため、Ｂより
Ｐ（燐）が多結晶シリコン表面の濃度が高くなり、予想
したよりコンタクト抵抗の増加がみられなかった。
m-3で注入した試料のＰ（燐）,B,FのSIMS分析結果を示
す。同図から明らかな様にBF2の注入により表面のＰ
（燐）がパイルアップ300していることがわかる。これ
は、多結晶シリコン表面から約100nm程度のところがBF2
注入により非晶質化し、その後の熱処理によってＰ
（燐）がパイルアップしたのである。そのため、Ｂより
Ｐ（燐）が多結晶シリコン表面の濃度が高くなり、予想
したよりコンタクト抵抗の増加がみられなかった。
上記に説明したように、熱処理により非晶質化部分に
不純物が集まるといった現象を本発明は利用し、安定な
ゲート多結晶シリコンコンタクト特性を得ることができ
る。またソースドレイン層を浅くする効果を有してお
り、パンチスルー現象やショートチャネル効果を生じな
い安定して良好な半導体装置を提供することができ理想
的な半導体装置の製造方法を提供することができる。さ
らに、本発明の非晶質層形成イオン注入後に行う熱処理
とは、ソースドレイン層活性化に従来必要な熱処理であ
り、結局工程的には非晶質化層形成イオン注入のみの工
程が増えるだけで、特にスループットには大差はない。
不純物が集まるといった現象を本発明は利用し、安定な
ゲート多結晶シリコンコンタクト特性を得ることができ
る。またソースドレイン層を浅くする効果を有してお
り、パンチスルー現象やショートチャネル効果を生じな
い安定して良好な半導体装置を提供することができ理想
的な半導体装置の製造方法を提供することができる。さ
らに、本発明の非晶質層形成イオン注入後に行う熱処理
とは、ソースドレイン層活性化に従来必要な熱処理であ
り、結局工程的には非晶質化層形成イオン注入のみの工
程が増えるだけで、特にスループットには大差はない。
以上のように従来は熱処理を加えることにより、ソー
スドレイン拡散層が深くなっていたが、本発明を用いる
と熱処理を加えても拡散層は深くならず、また非晶質化
を行うイオン注入の条件を変えるだけで所望の位置の不
純物層の濃度を増やすことができる。すなわち工程が簡
単でしかも所望の位置、特に浅い位置にも拡散層を形成
することができ、またゲート多結晶シリコンのコンタク
ト特性も安定して良好に提供することができる。
スドレイン拡散層が深くなっていたが、本発明を用いる
と熱処理を加えても拡散層は深くならず、また非晶質化
を行うイオン注入の条件を変えるだけで所望の位置の不
純物層の濃度を増やすことができる。すなわち工程が簡
単でしかも所望の位置、特に浅い位置にも拡散層を形成
することができ、またゲート多結晶シリコンのコンタク
ト特性も安定して良好に提供することができる。
なお、本実施例ではNMOSを例にして説明したが、PMOS
トランジスタのソースドレイン、ゲート多結晶シリコン
にも採用して良いことは言うまでもない。また本実施例
はウェル構造を持つMOSトランジスタの製造方法を記し
たが、基板導伝型をうまく使えば、すなわちNMOSにはＰ
型基板を、PMOSにはＮ型基板を用いればウェル構造は特
に必要ではない。又、ウェル構造の使用有無により基板
導伝型はN,Pどちらでも良い。
トランジスタのソースドレイン、ゲート多結晶シリコン
にも採用して良いことは言うまでもない。また本実施例
はウェル構造を持つMOSトランジスタの製造方法を記し
たが、基板導伝型をうまく使えば、すなわちNMOSにはＰ
型基板を、PMOSにはＮ型基板を用いればウェル構造は特
に必要ではない。又、ウェル構造の使用有無により基板
導伝型はN,Pどちらでも良い。
また本実施例ではソースドレイン層とゲート多結晶シ
リコンの導伝型が同じ例を示したが、違っていても構わ
ない。しかし、その場合は非晶質層形成イオン注入はシ
リコンなどの第４族元素か、第４族元素のフッ化物、ま
たは不活性ガスであることが望ましい。もしくは、ソー
スドレイン層非晶質層形成イオン注入と、ゲート多結晶
非晶質層形成イオン注入とは分けて行ってもよい。
リコンの導伝型が同じ例を示したが、違っていても構わ
ない。しかし、その場合は非晶質層形成イオン注入はシ
リコンなどの第４族元素か、第４族元素のフッ化物、ま
たは不活性ガスであることが望ましい。もしくは、ソー
スドレイン層非晶質層形成イオン注入と、ゲート多結晶
非晶質層形成イオン注入とは分けて行ってもよい。
また、本発明をCMOS構造で行ってもよい。その際、非
晶質層形成イオン注入材料はシリコンなどの第４族元
素、フッ素、第４族元素のフッ化物、または不活性ガス
などが望ましい。もしくは、NMOSのソースドレイン、Ｎ
型ゲート多結晶シリコンを非晶質化するときにはＮ型の
イオン種またはそのフッ化物で注入し、PMOSのソースド
レイン、Ｐ型ゲート多結晶シリコンを非晶質化するとき
はＰ型のイオン種またはそのフッ化物を注入すれば良
い。
晶質層形成イオン注入材料はシリコンなどの第４族元
素、フッ素、第４族元素のフッ化物、または不活性ガス
などが望ましい。もしくは、NMOSのソースドレイン、Ｎ
型ゲート多結晶シリコンを非晶質化するときにはＮ型の
イオン種またはそのフッ化物で注入し、PMOSのソースド
レイン、Ｐ型ゲート多結晶シリコンを非晶質化するとき
はＰ型のイオン種またはそのフッ化物を注入すれば良
い。
また、本発明の実施例はLDD構造を有する半導体装置
であったが、特にDDD（Double Diffused Drain）構造
を持つ半導体装置、単一ドレイン型半導体装置でも良い
ことは言うまでもない。
であったが、特にDDD（Double Diffused Drain）構造
を持つ半導体装置、単一ドレイン型半導体装置でも良い
ことは言うまでもない。
発明の効果 以上の説明から明らかなように、本発明によれば、ソ
ース・ドレイン拡散層の深さを浅くでき、ショートチャ
ネル効果及びパンチスルー効果を抑制でき、さらにゲー
ト多結晶シリコン表面のコンタクト特性を安定して良好
な信頼性の高い微細な半導体装置を得ることが可能とな
る。
ース・ドレイン拡散層の深さを浅くでき、ショートチャ
ネル効果及びパンチスルー効果を抑制でき、さらにゲー
ト多結晶シリコン表面のコンタクト特性を安定して良好
な信頼性の高い微細な半導体装置を得ることが可能とな
る。
第１図は本発明の一実施例に於けるNMOSトランジスタの
プロセスフロ−断面図、第２図は燐ドープ多結晶シリコ
ンにBF2を注入したときと注入しない時のケルビン法に
よるコンタクト抵抗特性図、第３図は燐ドープ多結晶シ
リコンにBF2を注入したときのＰ（燐）,B,FのSIMS分析
特性図、第４図は従来の製造方法を用いて作成したNMOS
トランジスタの構造断面図である。 100,400……シリコン基板、101,401……Ｐウエル層、10
2,402……ゲ−ト酸化膜、103,403……ゲ−ト電極、104,
404……n-層、105,405……サイドウォール（CVDSiO
2膜）、106,406……ソースドレイン層、107……非晶質
層、108,408……リンガラス膜、109,409ソースドレイン
電極窓、110,410……ゲート電極窓、111,411……AL−Si
−Cu膜、300……燐のパイルアップ。
プロセスフロ−断面図、第２図は燐ドープ多結晶シリコ
ンにBF2を注入したときと注入しない時のケルビン法に
よるコンタクト抵抗特性図、第３図は燐ドープ多結晶シ
リコンにBF2を注入したときのＰ（燐）,B,FのSIMS分析
特性図、第４図は従来の製造方法を用いて作成したNMOS
トランジスタの構造断面図である。 100,400……シリコン基板、101,401……Ｐウエル層、10
2,402……ゲ−ト酸化膜、103,403……ゲ−ト電極、104,
404……n-層、105,405……サイドウォール（CVDSiO
2膜）、106,406……ソースドレイン層、107……非晶質
層、108,408……リンガラス膜、109,409ソースドレイン
電極窓、110,410……ゲート電極窓、111,411……AL−Si
−Cu膜、300……燐のパイルアップ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/62 Ｇ (56)参考文献 特開 昭47−37176（ＪＰ，Ａ) 特開 昭61−278165（ＪＰ，Ａ) 特開 平２−2117（ＪＰ，Ａ) 特開 平４−79216（ＪＰ，Ａ) 特開 昭59−17244（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/265 H01L 29/78 ＩＮＳＰＥＣ（ＤＩＡＬＯＧ) ＷＰＩ（ＤＩＡＬＯＧ)
Claims (11)
- 【請求項１】半導体基板に不純物層を形成する工程と、
前記不純物層の一部に前記不純物層より浅いイオン注入
により非晶質層を形成する工程と、前記半導体基板に熱
処理を行い、前記非晶質層内に前記不純物層中の不純物
を集結させる工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項２】第４族元素をイオン注入することにより半
導体基板を非晶質化することを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項３】フッ素をイオン注入することにより半導体
基板を非晶質化することを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項４】フッ化物をイオン注入することにより半導
体基板を非晶質化することを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項５】不活性ガスをイオン注入することにより半
導体基板を非晶質化することを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項６】半導体基板上にゲート酸化膜を形成する工
程と、前記ゲート酸化膜上に多結晶シリコンを形成する
工程と、前記多結晶シリコンをパターンニングすること
によりゲート電極を形成する工程と、前記ゲート電極を
マスクとしてイオン注入によりソースドレイン層を形成
する工程と、前記ソースドレイン層及びゲート電極の一
部に前記ソースドレイン層より浅いイオン注入により非
晶質層を形成する工程と、前記半導体基板及びゲート電
極に熱処理を行い、前記非晶質層内に前記ソースドレイ
ン層中の不純物を集結させる工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項７】第４族元素をイオン注入することにより半
導体基板を非晶質化することを特徴とする請求項６記載
の半導体装置の製造方法。 - 【請求項８】フッ素をイオン注入することにより半導体
基板を非晶質化することを特徴とする請求項６記載の半
導体装置の製造方法。 - 【請求項９】不活性ガスをイオン注入することにより半
導体基板を非晶質化することを特徴とする請求項６記載
の半導体装置の製造方法。 - 【請求項１０】ソースドレイン層とゲート電極とのそれ
ぞれの不純物の導電型が同一で、非晶質層形式イオン注
入のイオン種が前記導電型と同一であることを特徴とす
る請求項６記載の半導体装置の製造方法。 - 【請求項１１】ソースドレイン層とゲート電極不純物の
導電型が同一で、非晶質型形式イオン注入のイオン種が
前記導電型と同一のフッ化物であることを特徴とする請
求項６記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2202084A JP3052348B2 (ja) | 1990-07-30 | 1990-07-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2202084A JP3052348B2 (ja) | 1990-07-30 | 1990-07-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0485926A JPH0485926A (ja) | 1992-03-18 |
| JP3052348B2 true JP3052348B2 (ja) | 2000-06-12 |
Family
ID=16451701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2202084A Expired - Fee Related JP3052348B2 (ja) | 1990-07-30 | 1990-07-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052348B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950013432B1 (ko) * | 1992-10-19 | 1995-11-08 | 현대전자산업주식회사 | 아르곤 이온(Ar^+) 주입에 의한 포스트 아몰파이즈(post amorp-hize)방법의 얕은 접합(shallow junction)의 피형(p^+형) 소오스/드레인 형성방법 |
| CN1253929C (zh) | 2003-03-04 | 2006-04-26 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
-
1990
- 1990-07-30 JP JP2202084A patent/JP3052348B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0485926A (ja) | 1992-03-18 |
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|---|---|---|---|
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