JPH0574854A - 半導体素子実装方法 - Google Patents
半導体素子実装方法Info
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- JPH0574854A JPH0574854A JP23192491A JP23192491A JPH0574854A JP H0574854 A JPH0574854 A JP H0574854A JP 23192491 A JP23192491 A JP 23192491A JP 23192491 A JP23192491 A JP 23192491A JP H0574854 A JPH0574854 A JP H0574854A
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-
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
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-
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 半導体素子を基板に容易に且つ高い信頼度で
実装することのできる半導体素子実装方法を提供する。 【構成】 先ず、配線済みの基板21に接続電極引き出し
用の配線電極パターン26を形成した後に金メッキ等を施
して、基板を形成する。次いで、フェースダウンタイプ
の半導体素子実装デバイスに上述のようにして形成され
た基板21を載せ、基板21の配線電極パターン26を認識し
た後、専用ツールを基板21の配線電極パターン26上のボ
ンディングポイントに押し当て、パルス的に熱を加え、
加圧することにより配線電極パターン26を塑性変形さ
せ、配線電極パターン26の一部に突起部28を形成する。
次いで、基板21に図示していない異方性導電性樹脂を接
続用材料として塗布し、基板21上の突起部28と、半導体
素子22上に形成された突起電極とを重ね合わせてボンデ
ィング（接合）し、電気的に接続する。
実装することのできる半導体素子実装方法を提供する。 【構成】 先ず、配線済みの基板21に接続電極引き出し
用の配線電極パターン26を形成した後に金メッキ等を施
して、基板を形成する。次いで、フェースダウンタイプ
の半導体素子実装デバイスに上述のようにして形成され
た基板21を載せ、基板21の配線電極パターン26を認識し
た後、専用ツールを基板21の配線電極パターン26上のボ
ンディングポイントに押し当て、パルス的に熱を加え、
加圧することにより配線電極パターン26を塑性変形さ
せ、配線電極パターン26の一部に突起部28を形成する。
次いで、基板21に図示していない異方性導電性樹脂を接
続用材料として塗布し、基板21上の突起部28と、半導体
素子22上に形成された突起電極とを重ね合わせてボンデ
ィング（接合）し、電気的に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子を基板に実
装する半導体素子実装方法に関する。
装する半導体素子実装方法に関する。
【０００２】
【従来の技術】半導体素子を基板に実装するための従来
の半導体素子実装方法には、半導体素子に設けられてい
る電極と、基板に設けられている電極とを対向させ密着
させて接合し、電気的に接続するフェースダウン方式の
実装方法がある。
の半導体素子実装方法には、半導体素子に設けられてい
る電極と、基板に設けられている電極とを対向させ密着
させて接合し、電気的に接続するフェースダウン方式の
実装方法がある。
【０００３】図３は従来のフェースダウン方式の半導体
素子実装方法により形成された半導体装置の断面図であ
る。
素子実装方法により形成された半導体装置の断面図であ
る。
【０００４】同図に示すように、従来の半導体素子実装
方法により形成された半導体装置は、基板11上に半導体
素子12をフェースダウンの状態で直接実装することによ
り形成されている。
方法により形成された半導体装置は、基板11上に半導体
素子12をフェースダウンの状態で直接実装することによ
り形成されている。
【０００５】即ち、同図の半導体素子12のエッジ部Ａを
拡大した図に示すように、基板11上に接続電極引き出し
用の配線パターン16に接続されている電極用配線13を形
成し、電極用配線13にメッキ若しくは半田等によりバン
プを配置して突起電極14を形成する。
拡大した図に示すように、基板11上に接続電極引き出し
用の配線パターン16に接続されている電極用配線13を形
成し、電極用配線13にメッキ若しくは半田等によりバン
プを配置して突起電極14を形成する。
【０００６】一方で、半導体素子12に突起電極15を形成
する。そして、基板11上に形成された突起電極14と、半
導体素子12に形成された突起電極15とをマイクロ半田接
合して電気的に接続することにより、この半導体装置は
形成されている。
する。そして、基板11上に形成された突起電極14と、半
導体素子12に形成された突起電極15とをマイクロ半田接
合して電気的に接続することにより、この半導体装置は
形成されている。
【０００７】尚、基板11上に突起電極14を形成せずに、
電極用配線13上に親和性を有しない材料から成る接続用
材料18を塗布して電極用配線13の部分（図３の拡大図に
おいて突起電極14が形成されている部分）に開口を形成
し、半田接続を行う場合もある。しかしながら、異方性
接着剤17を用いて接続を行う場合には一般に、突起電極
14及び突起電極15を基板11上及び半導体素子12上にそれ
ぞれ設けた方が、信頼性の高い接続をより確実に行うた
めに有利である。
電極用配線13上に親和性を有しない材料から成る接続用
材料18を塗布して電極用配線13の部分（図３の拡大図に
おいて突起電極14が形成されている部分）に開口を形成
し、半田接続を行う場合もある。しかしながら、異方性
接着剤17を用いて接続を行う場合には一般に、突起電極
14及び突起電極15を基板11上及び半導体素子12上にそれ
ぞれ設けた方が、信頼性の高い接続をより確実に行うた
めに有利である。
【０００８】
【発明が解決しようとする課題】このような従来の半導
体素子実装方法では、基板11上に突起電極14を形成する
ために、基板形成工程において精度よくマスク等を重ね
合わせ、複雑な工程を追加しなければならない。そのた
め、基板を形成するためのコストが増大する。
体素子実装方法では、基板11上に突起電極14を形成する
ために、基板形成工程において精度よくマスク等を重ね
合わせ、複雑な工程を追加しなければならない。そのた
め、基板を形成するためのコストが増大する。
【０００９】更に基板の高さの面内バラツキを抑えるた
めには、従来の基板形成工程に比較して複雑で高度な工
程が必要となり、結果的に半導体素子の実装に用いられ
る基板の収率が低下するという問題点がある。
めには、従来の基板形成工程に比較して複雑で高度な工
程が必要となり、結果的に半導体素子の実装に用いられ
る基板の収率が低下するという問題点がある。
【００１０】又、基板11の電極用配線13上に突起電極14
が形成されており、このような基板11に半導体素子12を
実装すると、半導体素子12のエッジ部分Ａにおいて電流
リークの発生が起き易いという問題点がある。
が形成されており、このような基板11に半導体素子12を
実装すると、半導体素子12のエッジ部分Ａにおいて電流
リークの発生が起き易いという問題点がある。
【００１１】従って、本発明は、容易に且つ高信頼度で
半導体素子を基板に実装することのできる半導体素子実
装方法を提供するものである。
半導体素子を基板に実装することのできる半導体素子実
装方法を提供するものである。
【００１２】
【課題を解決するための手段】基板に設けられている配
線電極と半導体素子に設けられているチップ電極とを接
合して半導体素子を基板に実装する半導体素子実装方法
であって、配線電極を塑性変形させることにより配線電
極に突起部を形成し、突起部とチップ電極とを接合す
る。
線電極と半導体素子に設けられているチップ電極とを接
合して半導体素子を基板に実装する半導体素子実装方法
であって、配線電極を塑性変形させることにより配線電
極に突起部を形成し、突起部とチップ電極とを接合す
る。
【００１３】
【作用】基板に設けられている配線電極を塑性変形させ
ることにより、配線電極に突起部を形成し、突起部と半
導体素子に設けられているチップ電極とを接合して半導
体素子を基板に実装する。このように、配線電極の一部
に突起部が形成されるので、従来のように基板の配線電
極上に更に突起電極を形成する必要がなくなり、従っ
て、半導体素子を基板に容易に且つ高い信頼度で実装す
ることができる。
ることにより、配線電極に突起部を形成し、突起部と半
導体素子に設けられているチップ電極とを接合して半導
体素子を基板に実装する。このように、配線電極の一部
に突起部が形成されるので、従来のように基板の配線電
極上に更に突起電極を形成する必要がなくなり、従っ
て、半導体素子を基板に容易に且つ高い信頼度で実装す
ることができる。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１５】図１は本発明に係る半導体素子実装方法の
一実施例において塑性変形により形成された配線電極パ
ターンを説明するための断面図、及び図２は基板上の配
線電極パターンと半導体素子上の突起電極を重ね合わせ
る際の断面図である。
一実施例において塑性変形により形成された配線電極パ
ターンを説明するための断面図、及び図２は基板上の配
線電極パターンと半導体素子上の突起電極を重ね合わせ
る際の断面図である。
【００１６】尚、図２の基板上の配線電極パターン26は
模式的に示されており、図１に示されている配線電極パ
ターン26と実質的には同じものである。
模式的に示されており、図１に示されている配線電極パ
ターン26と実質的には同じものである。
【００１７】これらの図に示すように、この実施例の半
導体素子実装方法では、先ず、配線済みの例えば、ガラ
スエポキシプリント配線板から成る基板21に接続電極引
き出し用の配線電極パターン26を形成した後に金メッキ
等を施して、基板を形成する。
導体素子実装方法では、先ず、配線済みの例えば、ガラ
スエポキシプリント配線板から成る基板21に接続電極引
き出し用の配線電極パターン26を形成した後に金メッキ
等を施して、基板を形成する。
【００１８】次いで、図示していないフェースダウンタ
イプの半導体素子実装デバイスに上述のようにして形成
された基板21を載せ、基板21の配線電極パターン26を認
識した後、専用ツールを基板21の配線電極パターン26上
のボンディングポイントに押し当て、パルス的に熱を加
え、加圧することにより配線電極パターン26を塑性変形
させ、配線電極パターン26の一部に突起部28を形成す
る。
イプの半導体素子実装デバイスに上述のようにして形成
された基板21を載せ、基板21の配線電極パターン26を認
識した後、専用ツールを基板21の配線電極パターン26上
のボンディングポイントに押し当て、パルス的に熱を加
え、加圧することにより配線電極パターン26を塑性変形
させ、配線電極パターン26の一部に突起部28を形成す
る。
【００１９】次いで、基板21の配線電極パターン26及び
その突起部28が形成された部分に、図示していない異方
性導電性樹脂を接続用材料として塗布し、基板21上の突
起部28と、半導体素子22上に形成された突起電極25とを
重ね合わせてボンディング（接合）し、電気的に接続す
る。
その突起部28が形成された部分に、図示していない異方
性導電性樹脂を接続用材料として塗布し、基板21上の突
起部28と、半導体素子22上に形成された突起電極25とを
重ね合わせてボンディング（接合）し、電気的に接続す
る。
【００２０】基板21は本発明の基板の一実施例である。
半導体素子22は本発明の半導体素子の一実施例である。
突起電極25は本発明のチップ電極の一実施例である。配
線電極パターン26は本発明の配線電極の一実施例であ
る。突起部28は本発明の突起部の一実施例である。
半導体素子22は本発明の半導体素子の一実施例である。
突起電極25は本発明のチップ電極の一実施例である。配
線電極パターン26は本発明の配線電極の一実施例であ
る。突起部28は本発明の突起部の一実施例である。
【００２１】この実施例によれば、半導体素子22を取り
付けるために基板21に設けられた配線電極パターン26を
ボンディング前にプレス（加圧、加熱）することにより
塑性変形させ、配線電極パターン26の引き出し線の一部
に突起部28を形成する。これにより、半導体素子22に設
けられている突起電極25と基板21の突起部28を有する電
極の接続を容易に且つ高い信頼性の下に行うことができ
る。
付けるために基板21に設けられた配線電極パターン26を
ボンディング前にプレス（加圧、加熱）することにより
塑性変形させ、配線電極パターン26の引き出し線の一部
に突起部28を形成する。これにより、半導体素子22に設
けられている突起電極25と基板21の突起部28を有する電
極の接続を容易に且つ高い信頼性の下に行うことができ
る。
【００２２】例えば、基板21上の配線電極パターン26に
突起部28を形成したことにより、この基板21に半導体素
子22を実装すると、半導体素子22のエッジ部分での電流
リークの発生が起きる可能性がなくなり、この実施例の
実装方法により形成された半導体装置の品質及び信頼性
を向上させることができる。しかも実装に用いられる基
板21は従来と同様に形成されたものを利用することがで
きるため、安価に実現させることができる。
突起部28を形成したことにより、この基板21に半導体素
子22を実装すると、半導体素子22のエッジ部分での電流
リークの発生が起きる可能性がなくなり、この実施例の
実装方法により形成された半導体装置の品質及び信頼性
を向上させることができる。しかも実装に用いられる基
板21は従来と同様に形成されたものを利用することがで
きるため、安価に実現させることができる。
【００２３】配線電極パターン26に突起部28を形成する
ための形成方法として、半導体素子22を実装する際に、
半導体素子実装デバイスによってボンディングポイント
を認識しながら、ボンディング直前にプレスユニットを
用いて加圧、加熱し、基板の平滑性及び電極の高さの面
内分布のバラツキを低く抑えながら精度良く基板21上の
配線電極パターン26を塑性変形させ、半導体素子22上に
形成された突起電極25との配線電極パターン26の接続部
分に、所望の突起部28を容易に形成することができる。
ための形成方法として、半導体素子22を実装する際に、
半導体素子実装デバイスによってボンディングポイント
を認識しながら、ボンディング直前にプレスユニットを
用いて加圧、加熱し、基板の平滑性及び電極の高さの面
内分布のバラツキを低く抑えながら精度良く基板21上の
配線電極パターン26を塑性変形させ、半導体素子22上に
形成された突起電極25との配線電極パターン26の接続部
分に、所望の突起部28を容易に形成することができる。
【００２４】
【発明の効果】以上説明したように、本発明は、基板に
設けられている配線電極と半導体素子に設けられている
チップ電極とを接合して半導体素子を基板に実装する半
導体素子実装方法であって、配線電極を塑性変形させる
ことにより配線電極に突起部を形成し、突起部とチップ
電極とを接合するので、従って、半導体素子を基板に容
易に且つ高い信頼度で実装することができる。
設けられている配線電極と半導体素子に設けられている
チップ電極とを接合して半導体素子を基板に実装する半
導体素子実装方法であって、配線電極を塑性変形させる
ことにより配線電極に突起部を形成し、突起部とチップ
電極とを接合するので、従って、半導体素子を基板に容
易に且つ高い信頼度で実装することができる。
【図１】本発明に係る半導体素子実装方法の一実施例に
おいて塑性変形により形成された配線電極パターンを説
明するための断面図である。
おいて塑性変形により形成された配線電極パターンを説
明するための断面図である。
【図２】基板上の配線電極パターンと半導体素子上の突
起電極を重ね合わせる際の断面図である。
起電極を重ね合わせる際の断面図である。
【図３】従来のフェースダウン方式の半導体素子実装方
法により形成された半導体装置の断面図である。
法により形成された半導体装置の断面図である。
21 基板 22 半導体素子 25 突起電極 26 配線電極パターン 28 突起部
Claims (1)
- 【請求項１】 基板に設けられている配線電極と半導体
素子に設けられているチップ電極とを接合して該半導体
素子を該基板に実装する半導体素子実装方法であって、
前記配線電極を塑性変形させることにより該配線電極に
突起部を形成し、該突起部と前記チップ電極とを接合す
ることを特徴とする半導体素子実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23192491A JPH0574854A (ja) | 1991-09-11 | 1991-09-11 | 半導体素子実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23192491A JPH0574854A (ja) | 1991-09-11 | 1991-09-11 | 半導体素子実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574854A true JPH0574854A (ja) | 1993-03-26 |
Family
ID=16931199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23192491A Pending JPH0574854A (ja) | 1991-09-11 | 1991-09-11 | 半導体素子実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574854A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11202723B2 (en) | 2016-07-01 | 2021-12-21 | The Procter & Gamble Company | Absorbent articles with improved topsheet dryness |
-
1991
- 1991-09-11 JP JP23192491A patent/JPH0574854A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11202723B2 (en) | 2016-07-01 | 2021-12-21 | The Procter & Gamble Company | Absorbent articles with improved topsheet dryness |
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