JPH0567650A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0567650A JPH0567650A JP3229013A JP22901391A JPH0567650A JP H0567650 A JPH0567650 A JP H0567650A JP 3229013 A JP3229013 A JP 3229013A JP 22901391 A JP22901391 A JP 22901391A JP H0567650 A JPH0567650 A JP H0567650A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 239000000463 material Substances 0.000 claims abstract description 14
- 239000011810 insulating material Substances 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 3
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- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】ＩＣの多様化に対応し、同時にパッケージの実
使用可能ピンを増加した半導体装置を提供する。 【構成】ゲートアレイやスタンダードセル等の半導体チ
ップを配線材がパターニングされたフィルム等の絶縁材
の上に配置し、絶縁材上の配線材とパッケージ側のリー
ドフレームのインナーリドピンとをボンディング等によ
りパッケージとして組み立てる半導体集積回路におい
て、半導体チップの複数の出力を絶縁材上の配線材によ
って短絡し、組み立てたパッケージの１つのピンに接続
する。
使用可能ピンを増加した半導体装置を提供する。 【構成】ゲートアレイやスタンダードセル等の半導体チ
ップを配線材がパターニングされたフィルム等の絶縁材
の上に配置し、絶縁材上の配線材とパッケージ側のリー
ドフレームのインナーリドピンとをボンディング等によ
りパッケージとして組み立てる半導体集積回路におい
て、半導体チップの複数の出力を絶縁材上の配線材によ
って短絡し、組み立てたパッケージの１つのピンに接続
する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップをフィル
ム等の絶縁材上に配置し、その後パッケージ側のリード
フレームのインナーリードピンにワイヤーボンディング
等により組み立てる半導体装置に関する。
ム等の絶縁材上に配置し、その後パッケージ側のリード
フレームのインナーリードピンにワイヤーボンディング
等により組み立てる半導体装置に関する。
【０００２】
【従来の技術】従来の手法では、図３に示す様なリード
フレームのダイパットに半導体チップを固定し、ＩＣの
パッドとリードフレームのインナーリードピンをワイヤ
ーボンディング等で接続するものにしても、また、図４
に示す様にＩＣを配線材がパターニングされたフィルム
等の絶縁材上に固定し、その配線材とインナーリードピ
ンとをワイヤーボンディング等により接続するものにし
ても、基本的にＩＣの１パッドが組立後の半導体装置の
１つのピンに接続され、同じ配列を持っていた。
フレームのダイパットに半導体チップを固定し、ＩＣの
パッドとリードフレームのインナーリードピンをワイヤ
ーボンディング等で接続するものにしても、また、図４
に示す様にＩＣを配線材がパターニングされたフィルム
等の絶縁材上に固定し、その配線材とインナーリードピ
ンとをワイヤーボンディング等により接続するものにし
ても、基本的にＩＣの１パッドが組立後の半導体装置の
１つのピンに接続され、同じ配列を持っていた。
【０００３】
【発明が解決しようとする課題】半導体装置が益々多様
化する中で、ユーザーの要求も多様化して来ている。ユ
ーザーの仕様に沿って全てを最適化して設計可能である
ようなフルカスタムならよいが、多種小量の製品市場に
連れて市場占有率を増やしてきているゲートアレイ、ス
タンダードセルなどのセミカスタムＩＣに於いては、標
準品として既に準備されているセルを組み合わせてＩＣ
の設計を行わなくてはならない。この様な状況の中で、
出力ドライバーについても大規模メモリーボードの信号
等の大負荷容量駆動のために標準品規格として準備され
ていないものの要求が高まってきている。例えば、前記
の従来技術を用いて２４ｍＡ規格のセルが標準として準
備されているセミカスタムＩＣに於いて４８ｍＡ規格の
出力仕様を満足するような設計を行おうとした場合に、
２４ｍＡ規格の出力せるを２こ使用し、完成した半導体
装置をボード上に配置する際にボード上の配線を使って
短絡させ、４８ｍＡ規格信号として使用していた。これ
はユーザーの入出力信号の多ピン化要求に相反して、パ
ッケージのピンに占める実使用可能ピンの減少を意味す
る。実際の例で示せば、１６０ピンのパッケージを利用
した際に上記の手法で４８ｍＡ規格出力を１６ピン必要
とする場合、実使用可能なピン数は残り１２８ピンに制
限されてしまうという問題点を有していた。
化する中で、ユーザーの要求も多様化して来ている。ユ
ーザーの仕様に沿って全てを最適化して設計可能である
ようなフルカスタムならよいが、多種小量の製品市場に
連れて市場占有率を増やしてきているゲートアレイ、ス
タンダードセルなどのセミカスタムＩＣに於いては、標
準品として既に準備されているセルを組み合わせてＩＣ
の設計を行わなくてはならない。この様な状況の中で、
出力ドライバーについても大規模メモリーボードの信号
等の大負荷容量駆動のために標準品規格として準備され
ていないものの要求が高まってきている。例えば、前記
の従来技術を用いて２４ｍＡ規格のセルが標準として準
備されているセミカスタムＩＣに於いて４８ｍＡ規格の
出力仕様を満足するような設計を行おうとした場合に、
２４ｍＡ規格の出力せるを２こ使用し、完成した半導体
装置をボード上に配置する際にボード上の配線を使って
短絡させ、４８ｍＡ規格信号として使用していた。これ
はユーザーの入出力信号の多ピン化要求に相反して、パ
ッケージのピンに占める実使用可能ピンの減少を意味す
る。実際の例で示せば、１６０ピンのパッケージを利用
した際に上記の手法で４８ｍＡ規格出力を１６ピン必要
とする場合、実使用可能なピン数は残り１２８ピンに制
限されてしまうという問題点を有していた。
【０００４】そこで本発明は、従来のこの様なＩＣの多
様化に対応し、同時にパッケージの実使用可能ピンを増
加した半導体装置を提供することを目的とする。
様化に対応し、同時にパッケージの実使用可能ピンを増
加した半導体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体装置は半導体チップを配線材がパタ
ーニングされたフィルム等の絶縁材の上に配置し、絶縁
材上の配線材とパッケージ側のリードフレームのインナ
ーリドピンとをボンディング等によりパッケージとして
組み立てる際にパッケージのピンがＩＣの複数パッドに
接続するものを有することを特徴とする。
に、本発明の半導体装置は半導体チップを配線材がパタ
ーニングされたフィルム等の絶縁材の上に配置し、絶縁
材上の配線材とパッケージ側のリードフレームのインナ
ーリドピンとをボンディング等によりパッケージとして
組み立てる際にパッケージのピンがＩＣの複数パッドに
接続するものを有することを特徴とする。
【０００６】
【作用】上記のように構成された半導体装置に於て、パ
ッケージのピンが半導体チップの複数パッドに接続する
ものを有することにより、ＩＣの多様化に対応し、同時
にパッケージ上の実使用ピン数を増加させ、半導体装置
の多ピン化要求に応えることが出来るのである。
ッケージのピンが半導体チップの複数パッドに接続する
ものを有することにより、ＩＣの多様化に対応し、同時
にパッケージ上の実使用ピン数を増加させ、半導体装置
の多ピン化要求に応えることが出来るのである。
【０００７】
【実施例】以下に本発明の実施例を図面にもとずいて説
明する。図１は本発明の組み立てたパッケージのピンが
半導体チップの２パッド以上に接続されるものを有する
半導体装置のパッケージ内コーナー部の平面図である。
１はリードフレームのインナーリードピン、２はダイパ
ッド、３はフィルム等絶縁物上の配線材、４はボンディ
ングワイヤー、５は半導体チップ、６は半導体チップ上
のパッドである。図２は図１の半導体装置の断面図であ
り、半導体チップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔ
ｅｄ Ｂｏｎｄｉｎｇ）等と同様の手法によりフィルム
等の絶縁物７に固定、接続し、それをリードフレームの
ダイパッド２に配置し、フィルム等の絶縁物２上にパタ
ーニングされている配線材３とリードフレームのインナ
ーリードピン１とをワイヤーボンディングした例であ
る。この半導体半導体装置は規格として４８ｍＡの出力
を（ａ１）、（ａ２）ピンに必要としている。フィルム
等の絶縁物７上の配線材３を本発明の図１に示すように
２４ｍＡ規格の出力能力を有する半導体チップの出力パ
ット（ｂ１）と（ｂ２）を、また（ｂ３）と（ｂ４）を
接続する様な構成にすることにより、図中（ａ１）、
（ａ２）で示されるピンが４８ｍＡ規格のピンとして使
用可能になる。その際にパッケージのピンは１ピンで済
み、実質的にの使用可能な入出力信号ピン数を増やすこ
とになり、多様化の要求に沿うことが出来る。
明する。図１は本発明の組み立てたパッケージのピンが
半導体チップの２パッド以上に接続されるものを有する
半導体装置のパッケージ内コーナー部の平面図である。
１はリードフレームのインナーリードピン、２はダイパ
ッド、３はフィルム等絶縁物上の配線材、４はボンディ
ングワイヤー、５は半導体チップ、６は半導体チップ上
のパッドである。図２は図１の半導体装置の断面図であ
り、半導体チップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔ
ｅｄ Ｂｏｎｄｉｎｇ）等と同様の手法によりフィルム
等の絶縁物７に固定、接続し、それをリードフレームの
ダイパッド２に配置し、フィルム等の絶縁物２上にパタ
ーニングされている配線材３とリードフレームのインナ
ーリードピン１とをワイヤーボンディングした例であ
る。この半導体半導体装置は規格として４８ｍＡの出力
を（ａ１）、（ａ２）ピンに必要としている。フィルム
等の絶縁物７上の配線材３を本発明の図１に示すように
２４ｍＡ規格の出力能力を有する半導体チップの出力パ
ット（ｂ１）と（ｂ２）を、また（ｂ３）と（ｂ４）を
接続する様な構成にすることにより、図中（ａ１）、
（ａ２）で示されるピンが４８ｍＡ規格のピンとして使
用可能になる。その際にパッケージのピンは１ピンで済
み、実質的にの使用可能な入出力信号ピン数を増やすこ
とになり、多様化の要求に沿うことが出来る。
【０００８】
【発明の効果】本発明の半導体装置は、以上説明したよ
うに、組み立てたパッケージのピンを半導体チップの２
パッド以上の出力パッドに接続することにより、半導体
装置の多様化に答えながらパッケージのピンを有効使用
可能にする効果がある。
うに、組み立てたパッケージのピンを半導体チップの２
パッド以上の出力パッドに接続することにより、半導体
装置の多様化に答えながらパッケージのピンを有効使用
可能にする効果がある。
【図１】本発明の組み立てたパッケージのピンが半導体
チップの２パッド以上に接続されるものを有する半導体
装置のパッケージ内コーナー部の平面図。
チップの２パッド以上に接続されるものを有する半導体
装置のパッケージ内コーナー部の平面図。
【図２】図１の半導体装置の断面図。
【図３】従来のリードフレームのダイパットに半導体チ
ップを固定し、半導体チップのパッドとリードフレーム
のインナーリードピンをワイヤーボンディング等で接続
した半導体装置の平面図。
ップを固定し、半導体チップのパッドとリードフレーム
のインナーリードピンをワイヤーボンディング等で接続
した半導体装置の平面図。
【図４】半導体チップを配線材がパターニングされたフ
ィルム等の絶縁材上に固定し、その配線材とインナーリ
ードピンとをワイヤーボンディング等により接続した半
導体装置の平面図。
ィルム等の絶縁材上に固定し、その配線材とインナーリ
ードピンとをワイヤーボンディング等により接続した半
導体装置の平面図。
１ リードフレームのインナーリードピン ２ ダイパッド ３ フィルム等絶縁物上の配線材 ４ ボンディングワイヤー ５ 半導体チップ ６ 半導体装置上のパッド ７ フィルム等の絶縁物 （ａ１） ４８ｍＡ規格を必要とする出力ピン （ａ２） ４８ｍＡ規格を必要とする出力ピン （ｂ１） ２４ｍＡ規格を有する出力パット （ｂ２） ２４ｍＡ規格を有する出力パット （ｂ３） ２４ｍＡ規格を有する出力パット （ｂ４） ２４ｍＡ規格を有する出力パット
Claims (1)
- 【請求項１】ゲートアレイやスタンダードセル等の半導
体チップを配線材がパターニングされたフィルム等の絶
縁材の上に配置し、絶縁材上の配線材とパッケージ側の
リードフレームのインナーリドピンとをボンディング等
によりパッケージとして組み立てる半導体集積回路にお
いて、半導体チップの複数の出力もしくは入出力パッド
が絶縁材上の配線材によって短絡され、組み立てたパッ
ケージの１つのピンに接続されているものを１つ以上有
することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3229013A JPH0567650A (ja) | 1991-09-09 | 1991-09-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3229013A JPH0567650A (ja) | 1991-09-09 | 1991-09-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567650A true JPH0567650A (ja) | 1993-03-19 |
Family
ID=16885393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3229013A Pending JPH0567650A (ja) | 1991-09-09 | 1991-09-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0567650A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022151676A1 (zh) * | 2021-01-14 | 2022-07-21 | 长鑫存储技术有限公司 | 芯片结构、封装结构及其制作方法 |
-
1991
- 1991-09-09 JP JP3229013A patent/JPH0567650A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022151676A1 (zh) * | 2021-01-14 | 2022-07-21 | 长鑫存储技术有限公司 | 芯片结构、封装结构及其制作方法 |
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