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JPH0548446A - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JPH0548446A
JPH0548446A JP3224766A JP22476691A JPH0548446A JP H0548446 A JPH0548446 A JP H0548446A JP 3224766 A JP3224766 A JP 3224766A JP 22476691 A JP22476691 A JP 22476691A JP H0548446 A JPH0548446 A JP H0548446A
Authority
JP
Japan
Prior art keywords
clock signal
frequency
ring oscillator
output
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3224766A
Other languages
English (en)
Inventor
Tomoaki Takano
知明 高野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP3224766A priority Critical patent/JPH0548446A/ja
Priority to US07/924,515 priority patent/US5329254A/en
Priority to DE69229087T priority patent/DE69229087T2/de
Priority to EP92113445A priority patent/EP0528283B1/en
Priority to KR1019920014150A priority patent/KR100192832B1/ko
Publication of JPH0548446A publication Critical patent/JPH0548446A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】 【目的】 外部から入力されるクロック信号に制御され
ている高い周波数の内部クロック信号を発生させるクロ
ック信号発生回路を、ディジタル集積回路の技術だけを
用いて構成できるようにする。 【構成】 発振周波数が可変のリングオシレータ１０
と、上記リングオシレータ１０から与えられる内部発生
クロック信号Ｓfcを所定数に分周して出力する分周器４
と、上記分周器４から与えられる分周器出力信号Ｓfiと
外部から与えられる外部クロック信号Ｓfeの周波数とを
比較する位相比較器５と、上記位相比較器５から出力さ
れるアップ信号ＳU およびダウン信号ＳD に基づいて上
記リングオシレータ１０の発振周波数を制御するアップ
ダウンカウンタ６とによりクロック信号発生回路を形成
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路に係わ
り、特に、外部から与えられるクロック信号の整数倍の
クロック信号を発生させる回路を、ディジタル回路技術
だけで構成するものに用いて好適なものである。
【０００２】
【従来の技術】周知の通り、例えばＧａＡｓ，ＩｎＰ，
ＡｌＧａＡｓ，ＩｎＧａＡｓＰ等のように、２つ以上の
元素からなる化合物により構成される半導体が使用され
るようになってきた。このような化合物半導体は、従来
より広く用いられているＳｉ半導体に比べて高速動作さ
せることができる特徴があるため、超高速・高周波数素
子に用いられる。しかし、化合物半導体は高速動作を実
現することができる反面、結晶表面が電子的に不安定で
結晶欠陥が多い、機械的な強度が弱い、価格が高価であ
る、などの問題がある。
【０００３】したがって、化合物半導体だけを用いて或
る回路の素子を全て構成することは困難なので、Ｓｉ半
導体では出せない特性の素子を化合物半導体で作るとい
う役割分担で使用されることが多い。このような理由
で、或る回路を構成する１つの基板上に化合物半導体と
Ｓｉ半導体とが混在して用いられることがある。
【０００４】
【発明が解決しようとする課題】ところで、化合物半導
体とＳｉ半導体とを混在して使用する場合、回路全体を
１つのクロック信号で動作させようとすると、動作速度
が遅いＳｉ半導体を駆動するのに合ったクロック信号を
用いて動作させなければならないことになる。したがっ
て、この場合には化合物半導体が有している優れた特性
である高速動作性能を生かすことができない。
【０００５】そこで、このような不都合を解決して化合
物半導体の持っている利点を引き出すために、化合物半
導体とＳｉ半導体とをそれぞれ別のクロック信号を用い
て動作させるようにすることが考えられる。ところで、
Ｓｉ半導体と比べて高速動作する化合物半導体用のクロ
ック信号を生成する場合、上記Ｓｉ半導体のクロック信
号と一定の関係となるように制御しなければならない。
【０００６】或るクロック信号と一定の関係にあるクロ
ック信号を生成する回路は、一般に、図６に示すように
位相比較器３０、ループフィルタ３１、電圧制御発振器
３２、１／Ｎ分周器３３等により構成されるＰＬＬ回路
を用いて構成される。しかし、図６に示したＰＬＬ回路
は、アナログ回路であるために、クロック信号生成回路
全体をディジタル集積回路の技術だけで構成することが
できない。このため、従来はクロック信号生成回路を含
んでいる回路を集積化する場合には、複雑なプロセスを
行わなければならなかった。本発明は上述の問題点に鑑
み、外部から入力されるクロック信号に対して一定の関
係に制御された高周波数のクロック信号をつくるクロッ
ク信号発生回路を、ディジタル集積回路の技術だけを用
いて構成できるようにすることを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
は、回路を構成する各素子の遅延時間の合計によって定
まる発振周波数が可変のリングオシレータと、上記リン
グオシレータから与えられる発振出力を所定数に分周し
て出力する分周器と、上記分周器から与えられる分周器
出力信号と外部から与えられる外部クロック信号の周波
数とを比較する位相比較器と、上記位相比較器から出力
される比較出力に基づいて上記リングオシレータの発振
周波数を制御するアップダウンカウンタとからなるクロ
ック信号発生回路を具備している。また、本発明の他の
特徴とするところは、回路を構成する各素子の遅延時間
の合計によって定まる発振周波数が可変のリングオシレ
ータと、上記リングオシレータから与えられる発振出力
を所定数に分周して出力する分周器と、上記分周器から
与えられる分周器出力信号と外部から与えられる外部ク
ロック信号の周波数とを比較する位相比較器と、上記位
相比較器から出力される比較出力に基づいて上記リング
オシレータの発振周波数を制御するアップダウンカウン
タとからなるクロック信号発生回路を具備し、外部から
クロック信号が与えられたときに、上記外部入力クロッ
ク信号に制御されるとともに、上記外部入力クロック信
号よりも周波数が高い内部クロック信号を発生させ、上
記外部クロック信号および内部クロック信号の両方を外
部に出力できるようにしている。また、本発明のその他
の特徴とするところは、化合物半導体により構成される
とともに、回路を構成する各素子の遅延時間の合計によ
って定まる発振周波数が可変のリングオシレータと、上
記リングオシレータから与えられる発振出力を所定数に
分周して出力する分周器と、上記分周器から与えられる
分周器出力信号と外部から与えられる外部クロック信号
の周波数とを比較する位相比較器と、上記位相比較器か
ら出力される比較出力に基づいて上記リングオシレータ
の発振周波数を制御するアップダウンカウンタとからな
るクロック信号発生回路を具備し、外部から与えられる
クロック信号よりも高い周波数の内部クロック信号を発
生させ、上記内部発生のクロック信号でもって内部回路
を高速に動作させるようにしている。
【０００８】
【作用】発振周波数が可変のリングオシレータと、上記
リングオシレータから与えられる発振出力を所定数に分
周して出力する分周器と、上記分周器から与えられる分
周器出力信号と外部から与えられる外部クロック信号の
周波数とを比較する位相比較器と、上記位相比較器から
出力される比較出力に基づいて上記リングオシレータの
発振周波数を制御するアップダウンカウンタは、それぞ
れディジタル技術のみを用いて構成可能なので、これら
の回路を用いてクロック信号発生回路を構成することに
より、外部から加えられた低い周波数のクロック信号に
制御された高周波数の内部クロック信号を発生させる回
路が、ディジタル集積回路の技術だけを用いて構成する
ことができるようになる。
【０００９】
【実施例】図１は、本発明の一実施例を示す半導体集積
回路の構成図である。図１から明らかなように、本実施
例の半導体集積回路は、リングオシレータ１０、分周器
４、位相比較器５、アップダウンカウンタ６等によって
構成されている。
【００１０】リングオシレータ１０は、第１〜第３のセ
レクタ１，２，３や、第１〜第３の遅延回路１１，１
２，１３、およびインバータ回路７，８，９等によって
構成されていて、各遅延素子の遅延時間の合計で決まる
周波数で発振するものであり、各セレクタ１，２，３に
与えられる切換え信号によりその発振周波数が変化す
る。
【００１１】本実施例においては、第１〜第３の遅延回
路１１，１２，１３の各遅延時間をτ，２τ，４τのよ
うに設定し、３ビットの切り替え信号によりリングオシ
レータ１０の発振周期をｔから（ｔ＋７τ）までτ間隔
で変化させることができるようにしている。つまり、発
振周波数を１／ｔから１／（ｔ＋７τ）まで変化させる
ことができるようにしている。なお、上記間隔τは全て
の遅延回路１１，１２，１３を通らないモードで発振し
たときの周期である。
【００１２】発振周波数を可変するために設けられる各
遅延回路１１，１２，１３は、偶数個のインバータを接
続することにより構成することができる。また、アップ
ダウンカウンタ６は、アップ信号入力端子ｕｐにアップ
信号ＳU が加えられたときに出力の値を１つ増加させ、
ダウン信号入力端子ｄｏｗｎにダウン信号ＳD が加えら
れたときには上記出力値を１つ減少させるように動作す
る。
【００１３】また、分周器４は供給された信号の周波数
を１／（Ｎ＋１）に分周して出力する回路である。例え
ば、本実施例のクロック信号発生回路が設けられる集積
回路内に１６ビットの乗算器が設けられている場合につ
いて考える。この１６ビットの乗算器を動作させるため
のクロックを発生させる場合には、Ｎは１６であるので
１／１７の分周器４が用いられる。
【００１４】位相比較器５は、分周器出力信号Ｓfiと外
部クロック信号Ｓfeとを比較し、分周器出力信号Ｓfiの
方が外部クロック信号Ｓfeよりも進んでいるときには、
ダウン信号ＳD を“Ｈ”レベルにする。また、その逆に
分周器出力信号Ｓfiの方が外部クロック信号Ｓfeよりも
遅れているときには、アップ信号ＳU を“Ｈ”レベルに
する。このような動作を行う位相比較器５は、図２の構
成図に示すように複数のＮＯＲ回路２０を用いて構成す
ることができる。
【００１５】位相比較器５の入力信号に対する出力信号
の変化を、図３および図４のタイムチャートに示す。こ
の場合、分周器出力信号Ｓfiが外部クロック信号Ｓfeよ
りも進んでいる状態を図３に示し、逆に、分周器出力信
号Ｓfiが外部クロック信号Ｓfeよりも遅れている状態を
図４に示す。図３から明らかなように、分周器出力信号
Ｓfiが外部クロック信号Ｓfeよりも進んでいる場合は、
ダウン信号ＳD に“Ｈ”レベルのパルスが発生する。ま
た、分周器出力信号Ｓfiが外部クロック信号Ｓfeよりも
遅れている場合は、アップ信号ＳUに“Ｈ”レベルのパ
ルスが発生する。
【００１６】これらの回路動作により、本実施例の半導
体集積回路全体の動作を考えると、次のようになる。す
なわち、今、内部発生クロック信号Ｓfcの周波数が外部
クロック信号Ｓfeの周波数の（ｎ＋１）倍、つまり１７
倍よりも高い場合は、内部発生クロック信号Ｓfcを分周
器４により１／１７に分周した分周器出力信号Ｓfiと外
部クロック信号Ｓfeとが位相比較器５で比較されること
により、ダウン信号ＳD が発生する。このダウン信号Ｓ
D はアップダウンカウンタ６のダウン信号入力端子ｄｏ
ｗｎに与えられ、これにより３ビットの出力信号の値は
１つ減少する。
【００１７】３ビットの信号はリングオシレータ１０の
セレクタ１，２，３に加えられ、遅延回路１１，１２，
１３による遅延時間の合計をτだけ増加させ、リングオ
シレータ１０の発振周波数を低下させる。その結果は、
位相比較器５により再び比較される。この動作は、内部
クロックの発振周波数が、外部クロックの周波数の（ｎ
＋１）倍よりも低くなるまで繰り返し行われる。一方、
内部発生クロック信号Ｓfcの発振周波数が外部クロック
信号Ｓfeの周波数の（ｎ＋１）倍よりも低くなると、今
度は位相比較器５からアップ信号ＳU が出力され、その
結果リングオシレータ１０の発振周波数が高くなる。
【００１８】このようにして、リングオシレータ１０に
より発振する内部発生クロック信号Ｓfcは、それを１／
（ｎ＋１）分周した信号の周期が外部クロック信号Ｓfe
の周期を中心として、２τの範囲に入るように制御され
る。つまり、内部発生クロック信号Ｓfcの周波数は、常
に外部クロック信号Ｓfeの周波数の（ｎ＋１）倍に近い
周波数に制御されることになる。
【００１９】そこで、今、或る半導体集積回路の内部ク
ロックを、半導体集積回路の１つの入力端子から与えら
れる外部クロック信号Ｓfeよりも高い周波数で動作させ
るものとし、１６ビットの時分割加算型の乗算器を考え
る。この場合、１回の１６ビットの乗算は、１６回の部
分積の加算で置き換えることができる。つまり、１６ビ
ットの時分割加算型の乗算器は、外部クロック１周期の
時間内に、１つの加算器で１６回加算することで、乗算
を行う加算器であると考えることができる。したがっ
て、外部クロック１周期の間に１６回の加算を行わなけ
ればならないので、内部発生クロック信号Ｓfcは外部ク
ロック信号Ｓfeの周波数の１６倍以上でなくてはならな
いことになる。
【００２０】また、内部発生クロック信号Ｓfcを必要以
上に高い周波数にすると、回路が動作しなくなってしま
うので、内部発生クロック信号Ｓfcは外部クロック信号
Ｓfeの１６倍を大幅に越えない周波数、すなわち、なる
べく外部クロックの１６倍に近い周波数であることが望
ましい。したがって、上記したようにして外部クロック
の１７倍に近い周波数に制御された内部クロックを発生
させれば、１６ビットの時分割加算型の乗算器を、外部
クロック１周期の間に必ず１６回の加算を行うことがで
き、回路を正確に動作させることができる。
【００２１】上記したように構成された本実施例のクロ
ック信号発生回路を、高速動作する半導体集積回路内に
形成することにより、外部から与えられるクロック信号
の整数倍の内部発生クロック信号Ｓfcを自動的に発生さ
せることができ、上記半導体集積回路の内部の動作を外
部よりも高速に動作させることができる。この場合、基
板上に超高速クロック信号用の配線を引き回さなくても
よいので、通常の回路基板を用いて構成することがで
き、低速用の仕様で全体の回路を構成することができ
る。
【００２２】また、図５に示すように本実施例の半導体
集積回路を用い、外部クロック信号Ｓfeに制御された高
い周波数の内部発生クロック信号Ｓfcを発生させるクロ
ック調整回路１５を構成することにより、低速集積回路
と高速集積回路とが混在する回路を効率よく動作させる
ことができる。このようにして構成した回路も、全ての
半導体集積回路をディジタルプロセスのみを用いて構成
することができるので、設計上およびプロセス上の利点
が大きい。
【００２３】
【発明の効果】本発明は上述したように、外部から与え
られる外部クロック信号に制御されている高い周波数の
クロック信号を発生するクロック信号発生回路を、発振
周波数が可変のリングオシレータと、上記リングオシレ
ータから与えられる発振出力を所定数に分周して出力す
る分周器と、上記分周器から与えられる分周器出力信号
と外部から与えられる外部クロック信号の周波数とを比
較する位相比較器と、上記位相比較器から出力される比
較出力に基づいて上記リングオシレータの発振周波数を
制御するアップダウンカウンタとを用いて構成したの
で、ディジタル集積回路の技術のみで構成することがで
きる。したがって、低速動作の半導体集積回路と高速動
作の半導体集積回路とが混在している回路を効率良く動
作させるために必要なクロック信号を生成する回路をデ
ィジタル集積回路の技術だけで構成することができ、外
部から与えられるクロック信号に制御されている高い周
波数のクロック信号を発生するクロック信号発生回路を
製作する際の設計や、製造プロセスを簡略化することが
できる。請求項２の発明によれば、低速動作の半導体集
積回路と高速動作の半導体集積回路とが混在している回
路を動作させる際に、各半導体集積回路の動作能力に合
った最適な動作速度で動作させることができるととも
に、各半導体集積回路の動作タイミングに有機的な関係
を持たせることができる。請求項３の発明によれば、外
部のクロックよりも高い内部クロックで動作させること
ができる半導体集積回路を、ディジタル回路技術だけを
用いて構成することができ、高速動作性能を生かすこと
が可能な半導体集積回路を製造するためのプロセスを簡
略化することができる。また、低速動作の半導体集積回
路と高速動作の半導体集積回路とが混在している回路を
動作させる際に、高周波数の内部クロックを発生させる
ことにより、各半導体集積回路の外部から見れば全ての
半導体集積回路が低速動作をしているかのような動作状
態で、高速動作が可能な半導体集積回路の能力を最大限
に生かして動作させることができる。したがって、上記
高速動作が可能な半導体集積回路を高速駆動させるため
の超高速クロック信号を回路基板上に引き回さなくても
よく、通常の回路基板を用いて超高速動作可能な回路を
構成することができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す半導体集積回路の構成
図である。
【図２】位相比較器の一例を示す構成図である。
【図３】位相進み時の動作を示すタイムチャートであ
る。
【図４】位相遅れ時の動作を示すタイムチャートであ
る。
【図５】低速動作集積回路と高速動作集積回路とが混在
している回路を動作させる一例を示す構成図である。
【図６】従来のクロック信号発生回路の一例を示す構成
図である。
【符号の説明】
１ 第１のセレクタ ２ 第２のセレクタ ３ 第３のセレクタ ４ 分周器 ５ 位相比較器 ６ アップダウンカウンタ ７ インバータ回路 ８ インバータ回路 ９ インバータ回路 １０ リングオシレータ １１ 第１の遅延回路 １２ 第２の遅延回路 １３ 第３の遅延回路 Ｓfi 分周器出力信号 Ｓfe 外部クロック信号 Ｓfc 内部発生クロック信号 ＳU アップ信号 ＳD ダウン信号

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 回路を構成する各素子の遅延時間の合計
    によって定まる発振周波数が可変のリングオシレータ
    と、 上記リングオシレータから与えられる発振出力を所定数
    に分周して出力する分周器と、 上記分周器から与えられる分周器出力信号と外部から与
    えられる外部クロック信号の周波数とを比較する位相比
    較器と、 上記位相比較器から出力される比較出力に基づいて上記
    リングオシレータの発振周波数を制御するアップダウン
    カウンタとからなるクロック信号発生回路を具備するこ
    とを特徴とする半導体集積回路。
  2. 【請求項２】 回路を構成する各素子の遅延時間の合計
    によって定まる発振周波数が可変のリングオシレータ
    と、 上記リングオシレータから与えられる発振出力を所定数
    に分周して出力する分周器と、 上記分周器から与えられる分周器出力信号と外部から与
    えられる外部クロック信号の周波数とを比較する位相比
    較器と、 上記位相比較器から出力される比較出力に基づいて上記
    リングオシレータの発振周波数を制御するアップダウン
    カウンタとからなるクロック信号発生回路を具備し、 外部からクロック信号が与えられたときに、上記外部入
    力クロック信号に制御されるとともに、上記外部入力ク
    ロック信号よりも周波数が高い内部クロック信号を発生
    させ、上記外部クロック信号および内部クロック信号の
    両方を外部に出力できるようにしたことを特徴とする半
    導体集積回路。
  3. 【請求項３】 化合物半導体により構成されるととも
    に、回路を構成する各素子の遅延時間の合計によって定
    まる発振周波数が可変のリングオシレータと、 上記リングオシレータから与えられる発振出力を所定数
    に分周して出力する分周器と、 上記分周器から与えられる分周器出力信号と外部から与
    えられる外部クロック信号の周波数とを比較する位相比
    較器と、 上記位相比較器から出力される比較出力に基づいて上記
    リングオシレータの発振周波数を制御するアップダウン
    カウンタとからなるクロック信号発生回路を具備し、 外部から与えられるクロック信号よりも高い周波数の内
    部クロック信号を発生させ、上記内部発生のクロック信
    号でもって内部回路を高速に動作させるようにしたこと
    を特徴とする半導体集積回路。
JP3224766A 1991-08-09 1991-08-09 半導体集積回路 Pending JPH0548446A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP3224766A JPH0548446A (ja) 1991-08-09 1991-08-09 半導体集積回路
US07/924,515 US5329254A (en) 1991-08-09 1992-08-04 Semiconductor integrated circuit having clock signal generator
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EP92113445A EP0528283B1 (en) 1991-08-09 1992-08-06 Semiconductor integrated circuit having clock signal generator
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