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JPH05268079A - 周波数合成用回路装置 - Google Patents

周波数合成用回路装置

Info

Publication number
JPH05268079A
JPH05268079A JP4167955A JP16795592A JPH05268079A JP H05268079 A JPH05268079 A JP H05268079A JP 4167955 A JP4167955 A JP 4167955A JP 16795592 A JP16795592 A JP 16795592A JP H05268079 A JPH05268079 A JP H05268079A
Authority
JP
Japan
Prior art keywords
frequency
output
frequency divider
signal
reference signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4167955A
Other languages
English (en)
Inventor
Christian Wuensch
ウンシュ クリスチャン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of JPH05268079A publication Critical patent/JPH05268079A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/191—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using at least two different signals from the frequency divider or the counter for determining the time difference
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 制御速度と制御帯域巾内の位相雑音を、簡単
な位相制御回路と比較して改良する周波数合成回路を提
供する。 【構成】 周波数合成装置は複数分岐１，２と、これら
に基準信号を供給する発振器７と、各分岐内の分周器
６，９をそれぞれ制御する制御ユニット１１からなる。
分岐１は位相弁別器３、低域フィルタ４、電圧制御発振
器５、分周比ｋの分周器６から成る。位相弁別器３は基
準信号と分周器６の出力信号を受ける。これの出力は低
域通過フィルタ４を通して電圧制御発信器５に入力され
る。発信器５の出力は各分周器６，９に入力、供給され
る。以降の分岐２は同様に遅延器１０を経た基準信号
と、分周器９により供給され出力信号とを比較し、出力
を低域フィルタ４に入力する。この出力は電圧制御発振
器５を駆動し、更にその出力は分周器６，９に入力され
る。制御信号１１は遅延素子１０の略遅延時間の後に関
連する分周器９をレリーズする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は基準信号と分周比ｋを有
する第１の分周器により供給された出力信号を受ける第
１の位相弁別器と、第１の位相弁別器の出力に結合され
た低域フィルタと、第１の分周器に供給されうる出力信
号を発生する低域フィルタの出力に結合された発振器と
を含む位相制御ループからなる周波数合成用回路装置に
係る。電圧制御発振器と、低域フィルタと、可変ディジ
タル分周器と、位相弁別器及び基準周波数を入手可能に
する安定基準発振器からなるかかる回路装置は間接周波
数合成に特に適している。この場合、分周器は発振出力
信号の周波数を基準発振器の大きさのオーダーにし、位
相弁別器はこれらのパルスを制御電圧に変換する低域フ
ィルタに位相に準ずる制御パルス又は周波数誤差を送
り、高周波数成分を抑圧し、制御電圧を発振器に供給す
る。その結果、発振器の位相及び周波数はこの発振器が
長期安定及びある制限内で基準発振器の短期安定になる
よう制御される。
【０００２】
【従来の技術】帰還ラインに整数分割係数を有する可変
分周器を有するこの種の簡単な回路装置はいくつかの欠
点を有する。従って、発振器の出力信号の周波数は屡々
望ましい小さい周波数段階の場合、特に発振器出力信号
の微細周波数ラスタの場合に低基準周波数に必要性を導
く基準信号の周波数の整数倍である。更に、基準信号の
小さい周波数は制御ループを遅くする小さい制御帯域幅
を必要とし、それにより段々に要求される小さい所望の
周波数段階を有する速い周波数変化はこの技術では不可
能になる。
【０００３】この矛盾する状態を除去する為、いくつか
の解決策が公知である。従って、いくつかの位相制御回
路は、特性を主に決めるループが比較的高い基準信号周
波数で動作するよう、混合器により互いに結合される
（ブィマナセウィッチ：「周波数合成器」、ジョン ウ
ィリー アンド サン、１９８７年、３版、３０８ＦＦ
頁；欧州特許公開第３９３９７５号）。この手段で、混
合器の追加は、対応する側波帯フィルタが必要になるの
で、高周波数技術装置の増加を必要にする。更なる変更
は基準信号周波数（米国特許第３９５９７３７号）の非
整数倍に対して発振器の出力信号周波数をセットするの
が可能である分数分周器の使用を含む。この場合、分周
器の分割比はｋはｋ＋１の間に出力信号の所望の周波数
が時間に亘って平均して得られるような方法で変化され
る。分周比の取扱いは予想可能である位相妨害を導び
き、これによりそれらはこの目的（アール ハースマ
ン：「低雑音周波数合成の突破」エレクトロニック イ
ンダストリー２２巻、５号、３２〜３７頁、ＷＯ ８６
／０５０４５；西独特許公開第３５４４３７１号）に対
しとられる手段に応じてより大きいかより小さい程度に
抑圧されうる。原則として固有の発振器出力信号の位相
妨害は部分的に非常にコスト高である手段により補償さ
れる。
【０００４】
【発明が解決しようとする課題】本発明の目的は制御速
度と制御帯域幅内の位相雑音が混合器又は分数分周器か
らなる位相制御回路なしに、簡単な位相制御回路と比較
して改良される上記の種類の周波数合成用回路装置を提
供することである。
【０００５】
【課題を解決するための手段】この目的は少なくとも１
つの更なる分岐が１つの更なる位相弁別器とリリースさ
るべきである分周比ｋを有する１つの更なる分周器と共
にあり、低域フィルタの入力に結合された更なる位相弁
別器が遅延素子により遅延された基準信号と発振器出力
信号を受けるよう設けられた更なる分周器の出力信号を
受けるよう設計され、各遅延素子は基準信号の期間Ｔ＝
１／（ｎ* ｆref ）の分数に対応する異なる遅延時間を
有し、ｎは分岐の数であり、ｆref は基準信号の周波数
であり、関連する分周器に割当てられた遅延素子の略遅
延時間の後に分周器をリリースする制御信号が設けられ
た上記の種類の回路装置で達成される。
【０００６】本発明による回路装置において、第２の位
相弁別器及び第２の分周器との少なくとも１つの更なる
分岐は位相制御回路（又は第１の分岐に加えられる。基
準信号は遅延を有する第２の位相弁別器に供給され、第
２の分周器は所定の遅延時間の後にリリースされる。遅
延素子の遅延時間は単に１つの第２の分岐の場合基準信
号の期間を半分に相当する。第２の分周器は遅延素子の
略遅延時間の後にリリースされる。次に発振器の分周さ
れた出力信号だけが第２の位相弁別器に入力されうる。
本発明による手段によると、より多くの制御パルスが低
域フィルタ、従って発振器に供給される。基準信号及び
周波数段階幅が単純位相制御回路と比較して維持される
場合、この結果は、制御速度及び位相雑音が改良される
ことである。混合器及び分数分周器を有する位相制御回
路は本発明によれば必要ではない。
【０００７】４つの分岐が用いられる時、例えば第２の
遅延素子の遅延時間は基準信号の期間の１／４であり、
第３の遅延素子の遅延時間は半分の期間であり、第４の
分岐の遅延時間は基準信号の期間の３／４である。第
２，第３及び第４の分岐は各位相弁別器及び分周器から
なる。第１の位相弁別器と、低域フィルタと、発振器
と、第１の分周器は第１の分岐を形成する。従って各遅
延素子は異なる遅延時間を有する。遅延時間はサブ期間
Ｔ＝１／（ｎ* ｆref ）から計算される。ここでｎは分
岐の数であり、ｆref は基準信号の周波数である。従っ
て第１の分岐は全く遅延されず、第２の分岐は１つのサ
ブ期間だけ、第３の分岐は２つのサブ期間だけ、ｎ番目
の分岐はｎ−１のサブ期間だけ遅延される。基準信号の
１つの期間は１つのパルスの期間及びパルス間の１つの
休止として制限される。更なる分岐の分周器は関連する
分周器に割当てられた遅延素子の略遅延時間の後にリリ
ースされる。
【０００８】ディジタル方式の周波数合成器用回路装置
では、分周器は少なくとも１つのカウンタからなる。か
かる分周器の最大カウンタ位置は分周比ｋに対応する。
可変分周器が用いられる場合、このカウンタ位置の任意
にセットされうる。制御の更なる実施例において、制御
は分周器のカウンタの内容が所定の値を越える時関連す
る分周器用リリース信号を発生する少なくとも１つの比
較器からなることが提供される。リリース信号は分周器
のカウンタの内容がプログラマブルな値を越える時に発
生される。２つの分岐の場合、このプログラマブルな値
は分周比ｋの半分に相当する。
【０００９】２つの位相弁別器を有する２つの分岐から
なる制御の更なる単純実施例では、制御は２つのＤフリ
ップフロップからなり、第１のＤフリップフロップのク
ロック入力は基準信号を受け、第２のＤフリップフロッ
プのクロック入力は遅延した基準信号を受け、第１のＤ
フリップフロップの出力は第２のＤフリップフロップの
Ｄ入力に結合され、第２のＤフリップフロップの出力は
リリース信号を供給することが確実にされる。
【００１０】位相雑音の低減は位相弁別器が交番スイッ
チを介して低域フィルタに結合されることで達成され
る。単に１つの位相弁別器はこの方法でいつでも低域フ
ィルタに結合される。交番スイッチは位相弁別器に供給
された基準信号により制御されてもよい。分周器のコス
トは分周器が直列に接続された少なくとも２つの分周器
の形で実現される時減少されうる。これは出力が分周器
の入力に結合される補助分周器の入力に発振器の出力が
結合されることで達成される。分周器の分周比は周波数
合成用回路装置の分岐の数に少なくとも等しくなければ
ならない。
【００１１】
【実施例】本発明の実施例を図面を参照して以下詳細に
説明する。図１の一般の用語で示される本発明による周
波数合成用回路装置の第１実施例は第１の分岐１と更な
るｎ−１分岐２とからなる。第１の分岐１は位相弁別器
３と、低域フィルタ４と、電圧制御発振器５と、分周係
数ｋを有するできれば調整可能である分周器６とからな
る。位相弁別器３は基準発振器７から基準信号と分周器
６の出力信号とを受ける。位相弁別器３の出力信号は低
域通過フィルタ４を介して電圧制御発振器５に与えられ
る。更なる分岐２の夫々は更なる位相弁別器８と更なる
分周器９とからなる。各位相弁別器８は遅延素子１０を
介し基準信号を受け、この信号と関連した分周器９によ
り供給された出力信号とを比較する。各位相弁別器８の
出力は低域フィルタ４の入力に接続される。基準発振器
５の出力は分周器６及び９の入力に結合される。基準発
振器７からの基準信号は関連した遅延素子１０にも供給
される。
【００１２】分周器９をリリースする制御ユニット１１
は、発振器により供給された出力信号が分周方法で位相
弁別器８に供給されるよう存在している。各遅延素子１
０は基準信号の期間の一部に対応する異なる遅延時間を
有する。基準信号の各期間はｎサブ期間に分割される。
ｎは存在する分岐の数１及び２である。サブ期間は下式
から計算されうる： Ｔ＝１／（ｎ* ｆref ）， ここでｆref は基準信号の周波数である。従って、第１
の遅延素子１０は基準発振器７から受けた基準信号を１
つのサブ期間だけ、別な遅延素子は２つのサブ期間だ
け、ｎ番目分岐の遅延素子１０はｎ−１のサブ期間だけ
遅延する。分周比ｋを有する分周器９は関連する分周器
９に割当てられた遅延素子の略遅延時間の後にリリース
される。従って制御ユニット１１は略１つのサブ期間の
間隔で交互に分周器９をリリースする。
【００１３】図１の実施例の動作を明白にする為、図２
に示す２つの分岐を有する回路装置を以下により詳細に
説明する。図２の回路装置の第１の分岐は第１の分岐に
おいて位相弁別器３、低域フィルタ４、発振器５、分周
器６とからなる。第２の分岐は位相弁別器８と分周器９
からなる。分周器６及び９は分周比ｋが最大カウンタ値
として外部から供給されうるカウンタとして構成されて
よい。遅延素子１０は位相弁別器８の上流に接続され
る。基準信号ｕref は位相弁別器３及び遅延素子１０に
供給される。この信号及び次の信号は図２に示す時間図
により詳細に示される。基準信号ｕref はこの時間図の
信号ａとして示される。この信号ｂは分周器６により供
給される。位相弁別器３はこれから低域フィルタを通っ
て発振器５に供給される信号ｃを形成する。基準信号ｕ
ref は遅延素子１０で半分の期間だけ遅延される。遅延
素子１０の出力信号は時間図の信号ｄとして示される。
これはそれから信号ｆを形成する位相弁別器８に印加さ
れる。位相弁別器８で受けた更なる信号は分周器９から
の信号ｅである。重量信号ｃ及びｆは低域フィルタ４に
供給される信号ｇになる。時間図から明らかな如く、低
域フィルタ４用制御パルスの二倍数は信号ｇに含まれ
る、その結果、位相雑音及び制御時間は単に単一ループ
を有する低域フィルタと比較して改良される。制御ユニ
ット１１は基準信号の半分の期間の後分周器９をリリー
スし、その分周器は次に位相弁別器８に供給される出力
信号を発生する。このリリースは本発明による回路装置
の初め又は周波数変化（分周比ｋが変化される）でなさ
れる。
【００１４】図２の制御ユニット１１はカウンタとして
構成された分周器９の内容を分周比ｋの半分と比較する
比較器からなる。分周器９のカウンタ内容が比ｋ／２を
越える時、分周器９用リリース信号が発生される。図２
の実施例と比べて、図３の実施例は位相弁別器３及び８
の出力信号を受け、入力信号を低域フィルタに供給する
追加交番スイッチ１２からなる。この交番スイッチ１２
は次に位相弁別器３と位相弁別器８の出力信号を低域フ
ィルタ４に供給する。この交番スイッチは例えば基準信
号と遅延基準信号の正のエッジで制御される。交番スイ
ッチ１２のスイッチは毎回基準信号と遅延基準信号の負
のエッジで開成される。
【００１５】図４の実施例は制御ユニット１１の詳細表
示だけ図２と異なる。制御ユニット１１は２つのＤフリ
ップフロップ１３及び１４からなる、第１のＤフリップ
フロップ１３のクロック入力は位相弁別器３の入力に接
続され、第２のＤフリップフロップ１４のクロック入力
は位相弁別器８の入力に接続される。更に、論理「１」
は第１のＤフリップフロップ１３のＤ入力に供給され
る。Ｄフリップフロップ１３の非反転出力（Ｑ）は第２
のＤフリップフロップ１４のＤ入力に接続される。分周
器９は信号ａ（図２）の下降エッジでリリースされる。
この場合のリリース信号は論理「１」からなる。リリー
スの前に、２つのＤフリップフロップ１３及び１４は外
部から提供されうるそのリセット入力で信号によりリセ
ットされるべきである。この実施例で用いられる分周器
６及び９は調整可能ではない。
【００１６】図５の実施例は追加補助分周器１５だけ図
２と異なる。この補助分周器１５はこの信号が分周器６
及び９に供給される前その周波数について発振器５の出
力信号を分周しうる。その結果分周器６及び９はより安
価な方法で実現されうる。しかし、分周器６及び９の比
ｋは回路装置の分岐の数より小さくてはならない。それ
故本例では、分周器６及び９の分周比は少なくとも２で
あるできである。
【図面の簡単な説明】
【図１】周波数合成用回路装置の第１の一般的実施例を
示す図である。
【図２】２つの分岐からなる周波数合成用回路装置の更
なる実施例を示す図である。
【図３】交番スイッチを有する図２による回路装置の実
施例を示す図である。
【図４】詳細に示した制御ユニットを有する図２による
回路装置の実施例を示す図である。
【図５】補助合成器を有する図２による回路装置の実施
例を示す図である。
【符号の説明】
１，２ 分岐 ３，８ 位相弁別器 ４ 低域フィルタ ５ 発振器 ６，９，１５ 分周器 ７ 基準発振器 １０ 遅延素子 １１ 制御ユニット １２ 交番スイッチ １３，１４ Ｄフリップフロップ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 −基準信号と分周比ｋを有する第１の分
    周器（６）により供給された出力信号を受ける第１の位
    相弁別器（３）と、 −第１の位相弁別器（３）の出力に結合された低域フィ
    ルタ（４）と、 −第１の分周器に供給されうる出力信号を発生する低域
    フィルタ（４）の出力に結合された発振器（５）とを含
    む位相制御ループ（１）からなる周波数合成用回路装置
    であって、 少なくとも１つの更なる分岐（２）が更なる位相弁別器
    （８）とリリースさるべき分周比（ｋ）を有する更なる
    分周器（９）と共にあり、低域フィルタ（４）の入力に
    結合された更なる位相弁別器（８）が遅延素子（１０）
    により遅延された基準信号と発振器（５）出力信号を受
    けるよう設けられた更なる分周器（９）の出力信号を受
    けるよう設計され、 各遅延素子（１０）は基準信号の期間Ｔ＝１／（ｎ* ｆ
    ref ）の分数に対応する異なる遅延時間を有し、ｎは分
    岐の数（１，２）であり、ｆref は基準信号の周波数で
    あり、 関連する分周器（９）に割当てられた遅延素子（１０）
    の略遅延時間の後に分周器（９）をリリースする制御信
    号（１１）が設けられることを特徴とする回路装置。
  2. 【請求項２】 分周器（６，９）は少なくとも１つのカ
    ウンタからなることを特徴とする請求項１記載の回路装
    置。
  3. 【請求項３】 制御（１１）は分周器（６，９）のカウ
    ンタの内容が所定の値を越える時関連する分周器（６，
    ９）用リリース信号を発生する少なくとも１つの比較器
    からなることを特徴とする請求項２記載の回路装置。
  4. 【請求項４】 ２つの位相弁別器（３，８）を有する２
    つの分岐（１，２）の場合に、制御（１１）は２つのＤ
    フリップフロップ（１３，１４）からなり、第１のＤフ
    リップフロップ（１３）のクロック入力は基準信号を受
    け、第２のＤフリップフロップ（１４）のクロック入力
    は遅延した基準信号を受け、第１のＤフリップフロップ
    （１３）の出力は第２のＤフリップフロップ（１４）の
    Ｄ入力に結合され、第２のＤフリップフロップ（１４）
    の出力はリリース信号を供給することを特徴とする請求
    項１乃至３のうちいずれか一項記載の回路装置。
  5. 【請求項５】 位相弁別器（３，８）は交番スイッチ
    （１２）を介して低域フィルタ（４）に接合されること
    を特徴とする請求項１乃至４のうちいずれか一項記載の
    回路装置。
  6. 【請求項６】 発振器（５）の出力は、出力が分周器
    （６，９）の入力に結合される補助分周器（１５）の入
    力に結合されることを特徴とする請求項１乃至５のうち
    いずれか一項記載の回路装置。
JP4167955A 1991-06-28 1992-06-25 周波数合成用回路装置 Pending JPH05268079A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE4121361:0 1991-06-28
DE4121361A DE4121361A1 (de) 1991-06-28 1991-06-28 Frequenzsynthese-schaltung

Publications (1)

Publication Number Publication Date
JPH05268079A true JPH05268079A (ja) 1993-10-15

Family

ID=6434946

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4167955A Pending JPH05268079A (ja) 1991-06-28 1992-06-25 周波数合成用回路装置

Country Status (4)

Country Link
US (1) US5254959A (ja)
EP (1) EP0520590A1 (ja)
JP (1) JPH05268079A (ja)
DE (1) DE4121361A1 (ja)

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