JPH0536271A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0536271A JPH0536271A JP3189075A JP18907591A JPH0536271A JP H0536271 A JPH0536271 A JP H0536271A JP 3189075 A JP3189075 A JP 3189075A JP 18907591 A JP18907591 A JP 18907591A JP H0536271 A JPH0536271 A JP H0536271A
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- JP
- Japan
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- read
- cell array
- write
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Abstract
(57)【要約】
【目的】高速性を損なうことなく１回のアクセスで８ビ
ット以上のシリアルデータを入出力できる半導体メモリ
を実現する。 【構成】８個の書込み増幅器ＷＡ１〜ＷＡ８，読出し増
幅器ＲＡ１〜ＲＡ８，データ入出力線ＩＯｂ１〜ＩＯｂ
８を設ける。データ入出力線ＩＯｂ１〜ＩＯｂ８のデー
タを順次シリアルに外部へ出力し、外部からのデータを
データ入出力線ＩＯｂ１〜ＩＯｂ８へ取込むシリアルス
イッチ回路ＳＳＷ，シリアルデコーダＳＤを設ける。
ット以上のシリアルデータを入出力できる半導体メモリ
を実現する。 【構成】８個の書込み増幅器ＷＡ１〜ＷＡ８，読出し増
幅器ＲＡ１〜ＲＡ８，データ入出力線ＩＯｂ１〜ＩＯｂ
８を設ける。データ入出力線ＩＯｂ１〜ＩＯｂ８のデー
タを順次シリアルに外部へ出力し、外部からのデータを
データ入出力線ＩＯｂ１〜ＩＯｂ８へ取込むシリアルス
イッチ回路ＳＳＷ，シリアルデコーダＳＤを設ける。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
にシリアルアクセス可能な半導体メモリに関する。
にシリアルアクセス可能な半導体メモリに関する。
【０００２】
【従来の技術】従来のＤＲＡＭ等の半導体メモリには、
ニブルモードと呼ばれる一種のシリアルアクセスを実現
する方式がある。まず、このニブルモードの動作につい
て説明する。
ニブルモードと呼ばれる一種のシリアルアクセスを実現
する方式がある。まず、このニブルモードの動作につい
て説明する。
【０００３】図４にニブルモードの半導体メモリの構成
を示す。この半導体メモリは、メモリセルアレイを１６
ブロックに分割し、そのうちの４ブロックが同時に動作
するという方式を採用している。すなわち、メモリセル
アレイブロックＭＣＡ１〜ＭＣＡ４のうちの１つ，ＭＣ
Ａ５〜ＭＣＡ８のうちの１つ，ＭＣＡ９〜ＭＣＡ１２の
うちの１つ，ＭＣＡ１３〜ＭＣＡ１６のうちの１つがそ
れぞれ同時に動作する。
を示す。この半導体メモリは、メモリセルアレイを１６
ブロックに分割し、そのうちの４ブロックが同時に動作
するという方式を採用している。すなわち、メモリセル
アレイブロックＭＣＡ１〜ＭＣＡ４のうちの１つ，ＭＣ
Ａ５〜ＭＣＡ８のうちの１つ，ＭＣＡ９〜ＭＣＡ１２の
うちの１つ，ＭＣＡ１３〜ＭＣＡ１６のうちの１つがそ
れぞれ同時に動作する。
【０００４】メモリセルアレイブロックからは、それぞ
れ１つの第１のデータ入出力線ＩＯａｉ（ｉ＝１〜１
６）がでている。メモリセルアレイブロックＭＣＡ１〜
ＭＣＡ１６ヘのデータ入出力は、このデータ入出力線Ｉ
Ｏａｉを介して行われる。
れ１つの第１のデータ入出力線ＩＯａｉ（ｉ＝１〜１
６）がでている。メモリセルアレイブロックＭＣＡ１〜
ＭＣＡ１６ヘのデータ入出力は、このデータ入出力線Ｉ
Ｏａｉを介して行われる。
【０００５】各データ入出力線ＩＯａｉは、スイッチ回
路ＳＷｃを介して、４台の読出し増幅器ＲＡｊ（ｊ＝１
〜４）及び書込み増幅器ＷＡｊに接続されている。スイ
ッチ回路ＳＷｃは、動作しているメモリセルアレイブロ
ックからの入出力データ線ＩＯａｉを、対応する読出し
増幅器ＲＡｊ，書込み増幅器ＷＡｊに接続する。
路ＳＷｃを介して、４台の読出し増幅器ＲＡｊ（ｊ＝１
〜４）及び書込み増幅器ＷＡｊに接続されている。スイ
ッチ回路ＳＷｃは、動作しているメモリセルアレイブロ
ックからの入出力データ線ＩＯａｉを、対応する読出し
増幅器ＲＡｊ，書込み増幅器ＷＡｊに接続する。
【０００６】読出し増幅器ＲＡｊは、メモリセルアレイ
ブロックからのデータの読出し動作時に、ＩＯａｉのデ
ータを増幅して第２のデータ入出力線ＩＯｂｊを介して
データ出力回路に送る働きをする。書込み増幅器ＷＡｊ
は、メモリセルアレイブロックへのデータの書込み動作
時に、データ入力回路から供給されたデータを増幅して
データ入出力線ＩＯａｉへ送る働きをする。 以上は、
通常の半導体メモリにも備えられている機能であるが、
これに加えニブルモードでは、ニブルスイッチ回路ＮＳ
Ｗ及びニブルデコーダＮＤがつけられていることが特徴
である。
ブロックからのデータの読出し動作時に、ＩＯａｉのデ
ータを増幅して第２のデータ入出力線ＩＯｂｊを介して
データ出力回路に送る働きをする。書込み増幅器ＷＡｊ
は、メモリセルアレイブロックへのデータの書込み動作
時に、データ入力回路から供給されたデータを増幅して
データ入出力線ＩＯａｉへ送る働きをする。 以上は、
通常の半導体メモリにも備えられている機能であるが、
これに加えニブルモードでは、ニブルスイッチ回路ＮＳ
Ｗ及びニブルデコーダＮＤがつけられていることが特徴
である。
【０００７】ニブルスイッチ回路ＮＳＷは、例えば読出
し動作時、データ入出力線ＩＯｂｊに現れた全４つのデ
ータを連続して転送するための切換えスイッチ回路であ
る。この切換えを行う信号は、ニブルデコーダＮＤで発
生されるアドレス信号である。仮に、データ入出力線Ｉ
Ｏｂｊのデータを区別するアドレスを（Ｘｋ，Ｙｋ）と
すると、ニブルデコーダＮＤは、このアドレス（Ｘｋ，
Ｙｋ）を開始アドレスとして受け取り、以下、この受け
取った開始アドレスも含め、（Ｘｋ，Ｙｋ）＝（０，
０），（０，１），（１，０），（１，１）のアドレス
を連続して次々に発生する。このニブルスイッチ回路Ｎ
ＳＷとニブルデコーダＮＤを用いてニブルモード半導体
メモリは４ビットのデータをシリアルアクセスすること
ができる。
し動作時、データ入出力線ＩＯｂｊに現れた全４つのデ
ータを連続して転送するための切換えスイッチ回路であ
る。この切換えを行う信号は、ニブルデコーダＮＤで発
生されるアドレス信号である。仮に、データ入出力線Ｉ
Ｏｂｊのデータを区別するアドレスを（Ｘｋ，Ｙｋ）と
すると、ニブルデコーダＮＤは、このアドレス（Ｘｋ，
Ｙｋ）を開始アドレスとして受け取り、以下、この受け
取った開始アドレスも含め、（Ｘｋ，Ｙｋ）＝（０，
０），（０，１），（１，０），（１，１）のアドレス
を連続して次々に発生する。このニブルスイッチ回路Ｎ
ＳＷとニブルデコーダＮＤを用いてニブルモード半導体
メモリは４ビットのデータをシリアルアクセスすること
ができる。
【０００８】図５はこの半導体メモリの動作タイミング
を示す波形図である。ニブルモード専用の信号は特にな
く、図５はＤＲＡＭ等で通常用いられるロウアドレスス
トローブ信号ＲＡＳ，コラムアドレスストローブ信号Ｃ
ＡＳ，アドレス信号ＡＤ，ライトイネーブル信号ＷＥ，
データ出力ＤＯの関係を示している。
を示す波形図である。ニブルモード専用の信号は特にな
く、図５はＤＲＡＭ等で通常用いられるロウアドレスス
トローブ信号ＲＡＳ，コラムアドレスストローブ信号Ｃ
ＡＳ，アドレス信号ＡＤ，ライトイネーブル信号ＷＥ，
データ出力ＤＯの関係を示している。
【０００９】ロウアドレスストローブ信号ＲＡＳが立下
がったあと、最初にＸ、次にＹの順でアドレスを取り込
む。コラムアドレスストローブ信号ＣＡＳの立下がりに
よりデータ出力回路が活性化してＤＯが出力される。こ
こまでは、ランダムアクセスモードのＤＲＡＭと動作は
同じである。
がったあと、最初にＸ、次にＹの順でアドレスを取り込
む。コラムアドレスストローブ信号ＣＡＳの立下がりに
よりデータ出力回路が活性化してＤＯが出力される。こ
こまでは、ランダムアクセスモードのＤＲＡＭと動作は
同じである。
【００１０】こののち、ロウアドレスストローブ信号Ｒ
ＡＳを低レベルとしたまま、コラムアドレスストローブ
信号ＣＡＳを図５のようにトグル動作させることによ
り、先に取り込んだＸ，Ｙアドレスを起点として、その
うちＸｋ，Ｙｋにより定まる異なるアドレスの４ビット
のデータを連続してアクセスする。
ＡＳを低レベルとしたまま、コラムアドレスストローブ
信号ＣＡＳを図５のようにトグル動作させることによ
り、先に取り込んだＸ，Ｙアドレスを起点として、その
うちＸｋ，Ｙｋにより定まる異なるアドレスの４ビット
のデータを連続してアクセスする。
【００１１】以上がニブルモード半導体メモリの動作の
概要である。このニブルモードでは、２個目以降のデー
タについてロウアドレスストローブ信号ＲＡＳを一度高
レベルに戻してから再度低レベルにするという動作が不
要であるので、連続した４ビットのデータのアクセスに
関しては高速にできる。
概要である。このニブルモードでは、２個目以降のデー
タについてロウアドレスストローブ信号ＲＡＳを一度高
レベルに戻してから再度低レベルにするという動作が不
要であるので、連続した４ビットのデータのアクセスに
関しては高速にできる。
【００１２】ニブルモードは、半導体メモリのビット幅
が、２５６Ｋワード×４ビットというように４ビットの
ものをつくるために、半導体メモリ内部では４ビットの
データが同時にアクセスできる構成となっていることを
利用し、１Ｍワード×１ビットというように１ビットの
ビット幅の場合に、上記４ビットのデータを連続して入
出力できるようにしたものである。
が、２５６Ｋワード×４ビットというように４ビットの
ものをつくるために、半導体メモリ内部では４ビットの
データが同時にアクセスできる構成となっていることを
利用し、１Ｍワード×１ビットというように１ビットの
ビット幅の場合に、上記４ビットのデータを連続して入
出力できるようにしたものである。
【００１３】
【発明が解決しようとする課題】しかしながら、従来の
ニブルモードの半導体メモリでは、上に述べたように、
シリアルアクセス可能なデータの長さが４ビットに限ら
れており、このことが、この半導体メモリの応用上の制
限となっていた。
ニブルモードの半導体メモリでは、上に述べたように、
シリアルアクセス可能なデータの長さが４ビットに限ら
れており、このことが、この半導体メモリの応用上の制
限となっていた。
【００１４】本発明の目的は、上記問題を解決し、ニブ
ルモードの高速アクセスの利点を生かしつつ、かつシリ
アルアクセス可能なデータの長さを増大した半導体メモ
リを提供することにある。
ルモードの高速アクセスの利点を生かしつつ、かつシリ
アルアクセス可能なデータの長さを増大した半導体メモ
リを提供することにある。
【００１５】
【課題を解決するための手段】本発明の半導体メモリ
は、それぞれ指定されたアドレスにデータを書込みかつ
指定されたアドレスから記憶しているデータを読出す２
Ｍ個（Ｍは４以上の整数）のメモリセルアレイブロック
と、これらメモリセルアレイブロックの書込み用のデー
タを増幅する２Ｎ個（Ｎは４以上の整数でＮ≦Ｍ、以下
同じ）の書込み増幅器と、前記メモリセルアレイブロッ
クから読出されたデータを増幅する２Ｎ個の読出し増幅
器と、前記２Ｍ個のメモリセルアレイブロックのうちの
２Ｎ個を選択しこの選択されたメモリセルアレイブロッ
クと前記各書込み増幅器及び各読出し増幅器とをそれぞ
れ対応して接続するスイッチ回路と、シリアルに入力さ
れる書込み用のデータを前記各書込み増幅器に順次供給
しかつ前記各読出し増幅器からのデータを順次シリアル
に出力するシリアルデータ入出力回路とを有している。
は、それぞれ指定されたアドレスにデータを書込みかつ
指定されたアドレスから記憶しているデータを読出す２
Ｍ個（Ｍは４以上の整数）のメモリセルアレイブロック
と、これらメモリセルアレイブロックの書込み用のデー
タを増幅する２Ｎ個（Ｎは４以上の整数でＮ≦Ｍ、以下
同じ）の書込み増幅器と、前記メモリセルアレイブロッ
クから読出されたデータを増幅する２Ｎ個の読出し増幅
器と、前記２Ｍ個のメモリセルアレイブロックのうちの
２Ｎ個を選択しこの選択されたメモリセルアレイブロッ
クと前記各書込み増幅器及び各読出し増幅器とをそれぞ
れ対応して接続するスイッチ回路と、シリアルに入力さ
れる書込み用のデータを前記各書込み増幅器に順次供給
しかつ前記各読出し増幅器からのデータを順次シリアル
に出力するシリアルデータ入出力回路とを有している。
【００１６】
【作用】本発明では、メモリセルアレイブロックから引
出されるデータ入出力線の数を増し、読出し時には、一
括して並列に読出されてきたこのデータ入出力線上のデ
ータを連続して出力する。一方書込み時には、まず外部
からのデータを順次取込み、そののち一括して対応する
メモリセルアレイブロックへデータを書込む。こうする
ことにより、従来のニブルモードの半導体メモリに比
べ、長いデータ長のシリアルアクセスが可能となる。
出されるデータ入出力線の数を増し、読出し時には、一
括して並列に読出されてきたこのデータ入出力線上のデ
ータを連続して出力する。一方書込み時には、まず外部
からのデータを順次取込み、そののち一括して対応する
メモリセルアレイブロックへデータを書込む。こうする
ことにより、従来のニブルモードの半導体メモリに比
べ、長いデータ長のシリアルアクセスが可能となる。
【００１７】
【実施例】次に、本発明の実施例について図面を用いて
説明する。
説明する。
【００１８】図１は本発明の第１の実施例を示すブロッ
ク図である。本実施例では、図４の従来の半導体メモリ
と同様、全メモリセルアレイを１６ブロックに分割し、
そのうちの４ブロックが同時に動作する方式を採用して
いる。
ク図である。本実施例では、図４の従来の半導体メモリ
と同様、全メモリセルアレイを１６ブロックに分割し、
そのうちの４ブロックが同時に動作する方式を採用して
いる。
【００１９】各メモリセルアレイブロックＭＣＡ１〜Ｍ
ＣＡ１６から第１のデータ入出力線ＩＯａｍ（ｍ＝１〜
３２）がでている。図４と異なり、各メモリセルアレイ
ブロックＭＣＡ１〜ＭＣＡ１６からそれぞれ２つのデー
タ入出力線がでている。これは、後述の第２のデータ入
出力線ＩＯｂｎを８本とするためである。
ＣＡ１６から第１のデータ入出力線ＩＯａｍ（ｍ＝１〜
３２）がでている。図４と異なり、各メモリセルアレイ
ブロックＭＣＡ１〜ＭＣＡ１６からそれぞれ２つのデー
タ入出力線がでている。これは、後述の第２のデータ入
出力線ＩＯｂｎを８本とするためである。
【００２０】動作しているメモリセルアレイブロックか
らのデータ入出力線ＩＯａｍを選択するスイッチ回路Ｓ
Ｗを介し、読出し増幅器ＲＡｎ（ｎ＝１〜８），書込み
増幅器ＷＡｎがある。読出し増幅器ＲＡｎ，書込み増幅
器ＷＡｎから第２のデータ入出力線ＩＯｂｎがでてい
る。以上の各構成要素の働きは図４のものとほぼ同様で
ある。
らのデータ入出力線ＩＯａｍを選択するスイッチ回路Ｓ
Ｗを介し、読出し増幅器ＲＡｎ（ｎ＝１〜８），書込み
増幅器ＷＡｎがある。読出し増幅器ＲＡｎ，書込み増幅
器ＷＡｎから第２のデータ入出力線ＩＯｂｎがでてい
る。以上の各構成要素の働きは図４のものとほぼ同様で
ある。
【００２１】ここで、８本のデータ入出力線ＩＯｂｎの
データを連続して入出力するため、データ入出力線ＩＯ
ｂと接続するシリアルスイッチ回路ＳＳＷを設ける。
データを連続して入出力するため、データ入出力線ＩＯ
ｂと接続するシリアルスイッチ回路ＳＳＷを設ける。
【００２２】さらに、どのデータ入出力線ＩＯｂｎのデ
ータを入出力するかを選択する信号を発生するシリアル
デコーダＳＤを設ける。これらは、図４のニブルスイッ
チ回路ＮＳＷとニブルデコーダＮＤに対応する。この場
合、データ入出力線ＩＯｂｎを８本とすることにより、
連続した８つのデータをアクセスすることができる。
ータを入出力するかを選択する信号を発生するシリアル
デコーダＳＤを設ける。これらは、図４のニブルスイッ
チ回路ＮＳＷとニブルデコーダＮＤに対応する。この場
合、データ入出力線ＩＯｂｎを８本とすることにより、
連続した８つのデータをアクセスすることができる。
【００２３】近年のメガビットクラスのＤＲＡＭでは、
テスト時間を削減するため、電子情報通信学会論文誌
Ｃ，Ｖｏｌ．Ｊ７０−Ｃ，Ｎｏ．１０，１３９１〜１３
９８頁に記載されているマルチビットテスト機能を搭載
している。この機能により、通常、半導体メモリ内部は
複数ブロックに分割され、各ブロック一括して同時にデ
ータの入出力を行えるようになっている。現在、この分
割数は８〜３２程度である。この機能と本発明を併用す
ることで、半導体メモリ内部を分割動作させるために必
要な制御回路等のオーバーヘッドを最小限に抑えること
ができる。このような事情があるため、本発明でシリア
ルアクセスできるデータの長さは、８〜３２という、マ
ルチビットテストのためのメモリセルアレイ分割数程度
が適しているが、もちろん上記データ長さに限りはな
い。
テスト時間を削減するため、電子情報通信学会論文誌
Ｃ，Ｖｏｌ．Ｊ７０−Ｃ，Ｎｏ．１０，１３９１〜１３
９８頁に記載されているマルチビットテスト機能を搭載
している。この機能により、通常、半導体メモリ内部は
複数ブロックに分割され、各ブロック一括して同時にデ
ータの入出力を行えるようになっている。現在、この分
割数は８〜３２程度である。この機能と本発明を併用す
ることで、半導体メモリ内部を分割動作させるために必
要な制御回路等のオーバーヘッドを最小限に抑えること
ができる。このような事情があるため、本発明でシリア
ルアクセスできるデータの長さは、８〜３２という、マ
ルチビットテストのためのメモリセルアレイ分割数程度
が適しているが、もちろん上記データ長さに限りはな
い。
【００２４】図２は、本発明の第２の実施例を示すブロ
ック図である。この実施例は、シリアルデータ入出力の
制御に、第１の実施例のようなシリアルスイッチ回路Ｓ
ＳＷ及びシリアルデコーダＳＤを用いるかわりに、各デ
ータ入出力線ＩＯｂｎのデータを記憶するレジスタＲＧ
１〜ＲＧ８を設け、これらのレジスタＲＧ１〜ＲＶ８を
縦列接続してシフトレジスタＳＲとしてデータを順次シ
フトし、シリアルデータの入出力を行うようにしてい
る。
ック図である。この実施例は、シリアルデータ入出力の
制御に、第１の実施例のようなシリアルスイッチ回路Ｓ
ＳＷ及びシリアルデコーダＳＤを用いるかわりに、各デ
ータ入出力線ＩＯｂｎのデータを記憶するレジスタＲＧ
１〜ＲＧ８を設け、これらのレジスタＲＧ１〜ＲＶ８を
縦列接続してシフトレジスタＳＲとしてデータを順次シ
フトし、シリアルデータの入出力を行うようにしてい
る。
【００２５】このように、シフトレジスタＳＲを用いる
ことにより、図３に示す方式をとることができる。
ことにより、図３に示す方式をとることができる。
【００２６】この第３の実施例では、シフトレジスタを
２グループのシフトレジスタＳＲａ，ＳＲｂにわけ、他
の構成要素も２グループに分割し、例えばシフトレジス
タＳＲａが切換回路ＳＸによって外部とのデータの入出
力を行っている間には、シフトレジスタＳＲｂが読出し
増幅器ＲＡｎ（読出し時）または書込み増幅器ＷＡｎ
（書込み時）、スイッチ回路ＳＷＤ、データ入出力回路
ＩＯａｍを介してメモリセルアレイブロックとデータの
やりとりを行い、シフトレジスタＳＲｂが外部とのデー
タの入出力を行っている際には、シフトレジスタＳＲａ
がメモリセルアレイブロックとデータのやりとりを行う
という、いわゆるインタリーブ動作が可能となる。こう
することにより、同一Ｘアドレスの中では任意の長さの
データのシリアルアクセスが可能となる。
２グループのシフトレジスタＳＲａ，ＳＲｂにわけ、他
の構成要素も２グループに分割し、例えばシフトレジス
タＳＲａが切換回路ＳＸによって外部とのデータの入出
力を行っている間には、シフトレジスタＳＲｂが読出し
増幅器ＲＡｎ（読出し時）または書込み増幅器ＷＡｎ
（書込み時）、スイッチ回路ＳＷＤ、データ入出力回路
ＩＯａｍを介してメモリセルアレイブロックとデータの
やりとりを行い、シフトレジスタＳＲｂが外部とのデー
タの入出力を行っている際には、シフトレジスタＳＲａ
がメモリセルアレイブロックとデータのやりとりを行う
という、いわゆるインタリーブ動作が可能となる。こう
することにより、同一Ｘアドレスの中では任意の長さの
データのシリアルアクセスが可能となる。
【００２７】
【発明の効果】以上述べたように本発明は、これまで４
ビットに制限されていたニブルモードのメモリアクセス
方式から、８ビット以上の長いビット幅に拡張でき、こ
の種の半導体メモリの応用範囲を拡大することができる
効果がある。
ビットに制限されていたニブルモードのメモリアクセス
方式から、８ビット以上の長いビット幅に拡張でき、こ
の種の半導体メモリの応用範囲を拡大することができる
効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】本発明の第３の実施例を示すブロック図であ
る。
る。
【図４】従来の半導体メモリの一例を示すブロック図で
ある。
ある。
【図５】図４に示された半導体メモリの動作を説明する
ための各部信号のタイミング波形図である。
ための各部信号のタイミング波形図である。
ＭＣＡ１〜ＭＣＡ１６ メモリセルアレイブロック
ＩＯａ１〜ＩＯａ３２ 第１のデータ入出力線
ＩＯｂ１〜ＩＯｂ８ 第２のデータ入出力線
ＳＷ，ＳＷａ〜ＳＷｃ スイッチ回路
ＲＡ１〜ＲＡ８ 読出し増幅器
ＷＡ１〜ＷＡ８ 書込み増幅器
ＳＳＷ シリアルスイッチ回路
ＳＤ シリアルデコーダ
ＳＲ，ＳＲａ，ＳＲｂ シフトレジスタ
ＲＧ１〜ＲＧ８ レジスタ
ＳＸ 切換回路
ＮＳＷ ニブルスイッチ回路
ＮＤ ニブルデコーダ
Claims (3)
- 【請求項１】 それぞれ指定されたアドレスにデータを
書込みかつ指定されたアドレスから記憶しているデータ
を読出す２Ｍ個（Ｍは４以上の整数）のメモリセルアレ
イブロックと、これらメモリセルアレイブロックの書込
み用のデータを増幅する２Ｎ個（Ｎは４以上の整数でＮ
≦Ｍ、以下同じ）の書込み増幅器と、前記メモリセルア
レイブロックから読出されたデータを増幅する２Ｎ個の
読出し増幅器と、前記２Ｍ個のメモリセルアレイブロッ
クのうちの２Ｎ個を選択しこの選択されたメモリセルア
レイブロックと前記各書込み増幅器及び各読出し増幅器
とをそれぞれ対応して接続するスイッチ回路と、シリア
ルに入力される書込み用のデータを前記各書込み増幅器
に順次供給しかつ前記各読出し増幅器からのデータを順
次シリアルに出力するシリアルデータ入出力回路とを有
することを特徴とする半導体メモリ。 - 【請求項２】 シリアルデータ入出力回路が、２Ｎ個の
レジスタを備えたシフトレジスを含んで構成され、シリ
アルに入力される書込み用のデータを順次前記レジスタ
に取込んで各書込み増幅器に供給し、各読出し増幅器か
らのデータを対応する前記各レジスタに取込んだ後順次
シフトしてシリアルデータとして出力する回路である請
求項１記載の半導体メモリ。 - 【請求項３】 ２Ｍ個のメモリセルアレイブロック、２
Ｎ個の書込み増幅器，読出し増幅器，及びレジスタをそ
れぞれ２つのグループに分割し、これら２つのグループ
の一方に一連の書込み動作，読出し動作の中の所定の動
作を実行させ、他方に前記一連の書込み動作，読出し動
作の中の所定の動作とは異なる動作を実行させるように
した請求項１記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3189075A JPH0536271A (ja) | 1991-07-30 | 1991-07-30 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3189075A JPH0536271A (ja) | 1991-07-30 | 1991-07-30 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536271A true JPH0536271A (ja) | 1993-02-12 |
Family
ID=16234890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3189075A Pending JPH0536271A (ja) | 1991-07-30 | 1991-07-30 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536271A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS581891A (ja) * | 1982-04-23 | 1983-01-07 | Hitachi Ltd | モノリシツク記憶装置 |
| JPS6363199A (ja) * | 1986-09-03 | 1988-03-19 | Toshiba Corp | 半導体記憶装置 |
| JPS6363198A (ja) * | 1986-09-03 | 1988-03-19 | Toshiba Corp | 半導体記憶装置 |
| JPH01267893A (ja) * | 1988-04-18 | 1989-10-25 | Toshiba Corp | 半導体記憶装置及び半導体記憶システム |
-
1991
- 1991-07-30 JP JP3189075A patent/JPH0536271A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS581891A (ja) * | 1982-04-23 | 1983-01-07 | Hitachi Ltd | モノリシツク記憶装置 |
| JPS6363199A (ja) * | 1986-09-03 | 1988-03-19 | Toshiba Corp | 半導体記憶装置 |
| JPS6363198A (ja) * | 1986-09-03 | 1988-03-19 | Toshiba Corp | 半導体記憶装置 |
| JPH01267893A (ja) * | 1988-04-18 | 1989-10-25 | Toshiba Corp | 半導体記憶装置及び半導体記憶システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991026 |