JPH0529847A - 能動負荷回路及びそれを用いた差動増幅器 - Google Patents
能動負荷回路及びそれを用いた差動増幅器Info
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- JPH0529847A JPH0529847A JP3169765A JP16976591A JPH0529847A JP H0529847 A JPH0529847 A JP H0529847A JP 3169765 A JP3169765 A JP 3169765A JP 16976591 A JP16976591 A JP 16976591A JP H0529847 A JPH0529847 A JP H0529847A
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- 238000000605 extraction Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】ゲート電荷の引抜き効率を高めることにより、
電力消費を抑えつつ、出力論理信号の立上りや立ち下が
りを早めることを目的とする。 【構成】能動負荷回路は、第１の回路に挿入された第１
のＭＯＳトランジスタと、第２の回路に挿入された第２
のＭＯＳトランジスタとを備えるとともに、これら第１
及び第２のＭＯＳトランジスタのゲート同士を接続して
構成し、第１の回路に流れる電流と同量の電流またはｎ
倍の電流を第２の回路に流し込むミラー回路において、
前記第１のＭＯＳトランジスタ及び第２のＭＯＳトラン
ジスタのゲートに定電流源を接続した。差動増幅器は、
前記能動負荷回路を少なくとも２組備え、各組の第１の
ＭＯＳトランジスタを一対の差動トランジスタの各能動
負荷素子として使用し、且つ、各組の第２のＭＯＳトラ
ンジスタを出力スイッチング素子、または、スイッチン
グ素子の駆動素子として使用する。
電力消費を抑えつつ、出力論理信号の立上りや立ち下が
りを早めることを目的とする。 【構成】能動負荷回路は、第１の回路に挿入された第１
のＭＯＳトランジスタと、第２の回路に挿入された第２
のＭＯＳトランジスタとを備えるとともに、これら第１
及び第２のＭＯＳトランジスタのゲート同士を接続して
構成し、第１の回路に流れる電流と同量の電流またはｎ
倍の電流を第２の回路に流し込むミラー回路において、
前記第１のＭＯＳトランジスタ及び第２のＭＯＳトラン
ジスタのゲートに定電流源を接続した。差動増幅器は、
前記能動負荷回路を少なくとも２組備え、各組の第１の
ＭＯＳトランジスタを一対の差動トランジスタの各能動
負荷素子として使用し、且つ、各組の第２のＭＯＳトラ
ンジスタを出力スイッチング素子、または、スイッチン
グ素子の駆動素子として使用する。
Description
【０００１】
【産業上の利用分野】本発明は、能動負荷回路及びそれ
を用いた差動増幅器に関し、特にＭＯＳトランジスタに
よって構成する能動負荷回路に関する。近年、高速性と
低電力性とを兼ね備えた、バイポーラトランジスタ／Ｃ
ＭＯＳトランジスタ混載型のＩＣ、いわゆるＢｉ−ＣＭ
ＯＳ型のＩＣが多用されているが、こうしたＩＣでは、
任意振幅のアナログ信号をＣＭＯＳ論理の信号に変換す
ることが求められる。
を用いた差動増幅器に関し、特にＭＯＳトランジスタに
よって構成する能動負荷回路に関する。近年、高速性と
低電力性とを兼ね備えた、バイポーラトランジスタ／Ｃ
ＭＯＳトランジスタ混載型のＩＣ、いわゆるＢｉ−ＣＭ
ＯＳ型のＩＣが多用されているが、こうしたＩＣでは、
任意振幅のアナログ信号をＣＭＯＳ論理の信号に変換す
ることが求められる。
【０００２】
【従来の技術】図６は、この種の信号変換に適用する従
来のレベル変換回路の図であり、能動負荷回路を含む差
動増幅器を用いたレベル変換回路の例である。図６にお
いて、Ｑ1、Ｑ2は差動トランジスタ、Ｃ1は定電流源、
ＩＮＶ1は反転回路、Ｔ1a、Ｔ1b、Ｔ2a、Ｔ2b、T3a及び
Ｔ3bはＭＯＳトランジスタであり、Ｔ1 aとＴ1bでＰＭＯ
Ｓ構成の第１のミラー回路Ｍ1を構成し、Ｔ2aとＴ2bで
同じくＰＭＯＳ構成の第２のミラー回路Ｍ2を構成し、
Ｔ3aとＴ3bでＮＭＯＳ構成の第３のミラー回路Ｍ3を構
成している。
来のレベル変換回路の図であり、能動負荷回路を含む差
動増幅器を用いたレベル変換回路の例である。図６にお
いて、Ｑ1、Ｑ2は差動トランジスタ、Ｃ1は定電流源、
ＩＮＶ1は反転回路、Ｔ1a、Ｔ1b、Ｔ2a、Ｔ2b、T3a及び
Ｔ3bはＭＯＳトランジスタであり、Ｔ1 aとＴ1bでＰＭＯ
Ｓ構成の第１のミラー回路Ｍ1を構成し、Ｔ2aとＴ2bで
同じくＰＭＯＳ構成の第２のミラー回路Ｍ2を構成し、
Ｔ3aとＴ3bでＮＭＯＳ構成の第３のミラー回路Ｍ3を構
成している。
【０００３】Ｍ1のミラー比は１倍、Ｍ2及びＭ3のミラ
ー比は共にｎ倍（ｎ＞１）であり、これらのミラー比に
より、Ｔ1aを流れる電流Ｉ1の１倍の電流Ｉ4がＴ1bに流
れ、また、Ｔ2aを流れる電流Ｉ2のｎ倍の電流Ｉ5がＴ2b
に流れ、さらに、Ｔ3aを流れる電流Ｉ4のｎ倍の電流、
すなわちＩ4＝Ｉ1であるからＩ1のｎ倍の電流Ｉ6がＴ3 b
に流れ込む。
ー比は共にｎ倍（ｎ＞１）であり、これらのミラー比に
より、Ｔ1aを流れる電流Ｉ1の１倍の電流Ｉ4がＴ1bに流
れ、また、Ｔ2aを流れる電流Ｉ2のｎ倍の電流Ｉ5がＴ2b
に流れ、さらに、Ｔ3aを流れる電流Ｉ4のｎ倍の電流、
すなわちＩ4＝Ｉ1であるからＩ1のｎ倍の電流Ｉ6がＴ3 b
に流れ込む。
【０００４】今、２つの入力信号Ｖ1、Ｖ2の大小関係が
Ｖ1＞Ｖ2のときは、Ｑ1がオン、Ｑ2がオフ状態であり、
Ｉ1＝Ｉ3、Ｉ2＝０となってＴ3bにＩ1のｎ倍の電流Ｉ6
が流れる結果、Ａ点の電位がＶSS相当の低電位レベルに
引き下げられる。一方、Ｖ1＜Ｖ2のときは、上記と逆に
Ｑ1がオフ、Ｑ2がオン状態となり、Ｉ1＝０、Ｉ2＝Ｉ3
となってＴ2bにＩ2のｎ倍の電流Ｉ5が流れる結果、Ａ点
の電位がＶCC相当の高電位レベルに引き上げられる。
Ｖ1＞Ｖ2のときは、Ｑ1がオン、Ｑ2がオフ状態であり、
Ｉ1＝Ｉ3、Ｉ2＝０となってＴ3bにＩ1のｎ倍の電流Ｉ6
が流れる結果、Ａ点の電位がＶSS相当の低電位レベルに
引き下げられる。一方、Ｖ1＜Ｖ2のときは、上記と逆に
Ｑ1がオフ、Ｑ2がオン状態となり、Ｉ1＝０、Ｉ2＝Ｉ3
となってＴ2bにＩ2のｎ倍の電流Ｉ5が流れる結果、Ａ点
の電位がＶCC相当の高電位レベルに引き上げられる。
【０００５】すなわち、入力信号Ｖ1、Ｖ2のレベルがＶ
CC相当のＨ論理とＶSS相当のＬ論理の２値論理に変換さ
れ、この論理信号がＩＮＶ1で反転された後、Ｖoとして
出力される。
CC相当のＨ論理とＶSS相当のＬ論理の２値論理に変換さ
れ、この論理信号がＩＮＶ1で反転された後、Ｖoとして
出力される。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
回路にあっては、第１及び第２のミラー回路Ｍ1、Ｍ2の
各ＭＯＳトランジスタＴ1a、Ｔ2aのゲートを、それぞれ
差動トランジスタＱ1、Ｑ2のコレクタに接続する構成と
なっていたため、差動トランジスタのオフ直後では、Ｔ
1aやＴ2aのゲート電荷の引抜きが円滑に行われず、Ｔ1a
やＴ2aのオフ遷移が遅れるといった不具合がある。
回路にあっては、第１及び第２のミラー回路Ｍ1、Ｍ2の
各ＭＯＳトランジスタＴ1a、Ｔ2aのゲートを、それぞれ
差動トランジスタＱ1、Ｑ2のコレクタに接続する構成と
なっていたため、差動トランジスタのオフ直後では、Ｔ
1aやＴ2aのゲート電荷の引抜きが円滑に行われず、Ｔ1a
やＴ2aのオフ遷移が遅れるといった不具合がある。
【０００７】このため、これらのＭＯＳトランジスタＴ
1a、Ｔ2aとミラー関係にある他方のＭＯＳトランジスタ
Ｔ1b、Ｔ2bのオンからオフへの過渡時間が長くなり、そ
の間Ｔ1b、Ｔ2bを通して負荷電流が流れ続ける結果、電
力消費が大きくなるといった問題点や、出力論理信号Ｖ
oの立上りｔｐLH、または立ち下がりｔｐHLが遅れる
（図７参照）といった問題点がある。
1a、Ｔ2aとミラー関係にある他方のＭＯＳトランジスタ
Ｔ1b、Ｔ2bのオンからオフへの過渡時間が長くなり、そ
の間Ｔ1b、Ｔ2bを通して負荷電流が流れ続ける結果、電
力消費が大きくなるといった問題点や、出力論理信号Ｖ
oの立上りｔｐLH、または立ち下がりｔｐHLが遅れる
（図７参照）といった問題点がある。
【０００８】本発明は、このような問題点に鑑みてなさ
れたもので、ゲート電荷の引抜き効率を高めることによ
り、電力消費を抑えつつ、出力論理信号の立上りや立ち
下がりを早めることを目的とする。
れたもので、ゲート電荷の引抜き効率を高めることによ
り、電力消費を抑えつつ、出力論理信号の立上りや立ち
下がりを早めることを目的とする。
【０００９】
【課題を解決するための手段】本発明に係る能動負荷回
路は、その原理図を図１に示すように、第１の回路に挿
入された第１のＭＯＳトランジスタと、第２の回路に挿
入された第２のＭＯＳトランジスタとを備えるととも
に、これら第１及び第２のＭＯＳトランジスタのゲート
同士を接続して構成し、第１の回路に流れる電流と同量
の電流またはｎ倍の電流を第２の回路に流し込む能動負
荷回路において、前記第１のＭＯＳトランジスタ及び第
２のＭＯＳトランジスタのゲートに定電流源を接続した
ことを特徴とする。
路は、その原理図を図１に示すように、第１の回路に挿
入された第１のＭＯＳトランジスタと、第２の回路に挿
入された第２のＭＯＳトランジスタとを備えるととも
に、これら第１及び第２のＭＯＳトランジスタのゲート
同士を接続して構成し、第１の回路に流れる電流と同量
の電流またはｎ倍の電流を第２の回路に流し込む能動負
荷回路において、前記第１のＭＯＳトランジスタ及び第
２のＭＯＳトランジスタのゲートに定電流源を接続した
ことを特徴とする。
【００１０】また、本発明に係る差動増幅器は、前記能
動負荷回路を少なくとも２組備え、各組の第１のＭＯＳ
トランジスタを一対の差動トランジスタの各能動負荷素
子として使用し、且つ、各組の第２のＭＯＳトランジス
タを出力スイッチング素子、または、スイッチング素子
の駆動素子として使用することを特徴とする。さらに好
ましくは、前記定電流源（Ｃ11）の電流値を、第１のＭ
ＯＳトランジスタのドレインに流れる最大電流の５％〜
２０％とすることを特徴とする。
動負荷回路を少なくとも２組備え、各組の第１のＭＯＳ
トランジスタを一対の差動トランジスタの各能動負荷素
子として使用し、且つ、各組の第２のＭＯＳトランジス
タを出力スイッチング素子、または、スイッチング素子
の駆動素子として使用することを特徴とする。さらに好
ましくは、前記定電流源（Ｃ11）の電流値を、第１のＭ
ＯＳトランジスタのドレインに流れる最大電流の５％〜
２０％とすることを特徴とする。
【００１１】
【作用】本発明では、定電流源からのゲート電流供給に
より、第１のＭＯＳトランジスタ及び第２のＭＯＳトラ
ンジスタのオフ遷移速度が早められる。したがって、不
要な負荷電流供給を早期に遮断でき、電力消費を抑制で
きると共に、出力論理信号Ｖoの立上り立ち下がりを早
めることができる。
より、第１のＭＯＳトランジスタ及び第２のＭＯＳトラ
ンジスタのオフ遷移速度が早められる。したがって、不
要な負荷電流供給を早期に遮断でき、電力消費を抑制で
きると共に、出力論理信号Ｖoの立上り立ち下がりを早
めることができる。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２、図３は本発明に係る能動負荷回路及びそれ
を用いた差動増幅器の一実施例を示す図であり、図６と
同様にレベル変換回路に適用した例である。なお、図６
と同一部分には同一符号を付すと共に、その説明の重複
を避けるものとする。
する。図２、図３は本発明に係る能動負荷回路及びそれ
を用いた差動増幅器の一実施例を示す図であり、図６と
同様にレベル変換回路に適用した例である。なお、図６
と同一部分には同一符号を付すと共に、その説明の重複
を避けるものとする。
【００１３】図２と図６の相違点は、２つの定電流源を
追加した点にある。すなわち、第１のミラー回路Ｍ1の
ＭＯＳトランジスタＴ1a、Ｔ1bのゲートとＶCC間に定電
流源Ｃ11を接続し、さらに、第２のミラー回路Ｍ2のＭ
ＯＳトランジスタＴ2a、Ｔ2bのゲートとＶCC間に定電流
源Ｃ12を接続した点が本実施例の特徴点である。ここ
で、第１のミラー回路Ｍ1は、一方のＭＯＳトランジス
タ（第１のＭＯＳトランジスタ）Ｔ1aを、第１の回路と
しての差動トランジスタＱ1側の回路に挿入し、他方の
ＭＯＳトランジスタ（第２のＭＯＳトランジスタ）Ｔ1b
を、Ｔ3aを含む第２の回路に挿入して構成する。第１の
回路に流れる電流Ｉ1の１倍の電流（吸い込み電流）Ｉ4
を第２の回路に流し込む。
追加した点にある。すなわち、第１のミラー回路Ｍ1の
ＭＯＳトランジスタＴ1a、Ｔ1bのゲートとＶCC間に定電
流源Ｃ11を接続し、さらに、第２のミラー回路Ｍ2のＭ
ＯＳトランジスタＴ2a、Ｔ2bのゲートとＶCC間に定電流
源Ｃ12を接続した点が本実施例の特徴点である。ここ
で、第１のミラー回路Ｍ1は、一方のＭＯＳトランジス
タ（第１のＭＯＳトランジスタ）Ｔ1aを、第１の回路と
しての差動トランジスタＱ1側の回路に挿入し、他方の
ＭＯＳトランジスタ（第２のＭＯＳトランジスタ）Ｔ1b
を、Ｔ3aを含む第２の回路に挿入して構成する。第１の
回路に流れる電流Ｉ1の１倍の電流（吸い込み電流）Ｉ4
を第２の回路に流し込む。
【００１４】また、第２のミラー回路Ｍ2は、一方のＭ
ＯＳトランジスタ（第１のＭＯＳトランジスタ）Ｔ
2aを、第１の回路としての差動トランジスタＱ2側の回
路に挿入し、他方のＭＯＳトランジスタ（第２のＭＯＳ
トランジスタ）Ｔ2bを、Ｔ3bを含む第２の回路に挿入し
て構成する。第１の回路に流れる電流Ｉ2のｎ倍の電流
（吸い込み電流）Ｉ6を第２の回路に流し込む。
ＯＳトランジスタ（第１のＭＯＳトランジスタ）Ｔ
2aを、第１の回路としての差動トランジスタＱ2側の回
路に挿入し、他方のＭＯＳトランジスタ（第２のＭＯＳ
トランジスタ）Ｔ2bを、Ｔ3bを含む第２の回路に挿入し
て構成する。第１の回路に流れる電流Ｉ2のｎ倍の電流
（吸い込み電流）Ｉ6を第２の回路に流し込む。
【００１５】さらに、一対の差動トランジスタＱ1、Ｑ2
は、第１から第３までのミラー回路Ｍ1〜Ｍ3と共に差動
増幅器を構成し、この差動増幅器は、ＭＯＳトランジス
タＴ 1a、Ｔ2a（第１のＭＯＳトランジスタ）を差動トラ
ンジスタＱ1、Ｑ2の能動負荷とし、ＭＯＳトランジスタ
Ｔ2bをＨ論理側のスイッチング素子とし、ＭＯＳトラン
ジスタＴ3bをＬ論理側のスイッチング素子とし、ＭＯＳ
トランジスタＴ2bをスイッチング素子Ｔ3bの駆動素子と
して使用する。
は、第１から第３までのミラー回路Ｍ1〜Ｍ3と共に差動
増幅器を構成し、この差動増幅器は、ＭＯＳトランジス
タＴ 1a、Ｔ2a（第１のＭＯＳトランジスタ）を差動トラ
ンジスタＱ1、Ｑ2の能動負荷とし、ＭＯＳトランジスタ
Ｔ2bをＨ論理側のスイッチング素子とし、ＭＯＳトラン
ジスタＴ3bをＬ論理側のスイッチング素子とし、ＭＯＳ
トランジスタＴ2bをスイッチング素子Ｔ3bの駆動素子と
して使用する。
【００１６】以上の構成において、入力信号が、（１）
Ｖ1＞Ｖ2の状態からＶ1＜Ｖ2の状態へ変化する場合、
（２）この逆にＶ1＜Ｖ2の状態からＶ1＞Ｖ2の状態へ変
化する場合を考える。（１）の場合は「Ｑ1」がオンか
らオフへと遷移し、（２）の場合は「Ｑ2」がオンから
オフへと遷移する。そして何れの場合も、そのオフ遷移
側のトランジスタに接続されたＭＯＳトランジスタ「Ｔ
1a」または「Ｔ2a」のドレイン−ソース間電圧がピンチ
オフ電圧以下となり、同じくオンからオフへ変化する。
ここで、Ｔ1aのゲートには定電流源Ｃ11が、またＴ2aの
ゲートには定電流源Ｃ12が接続されており、これらの定
電流源は何れもソースの定電流源として働く。
Ｖ1＞Ｖ2の状態からＶ1＜Ｖ2の状態へ変化する場合、
（２）この逆にＶ1＜Ｖ2の状態からＶ1＞Ｖ2の状態へ変
化する場合を考える。（１）の場合は「Ｑ1」がオンか
らオフへと遷移し、（２）の場合は「Ｑ2」がオンから
オフへと遷移する。そして何れの場合も、そのオフ遷移
側のトランジスタに接続されたＭＯＳトランジスタ「Ｔ
1a」または「Ｔ2a」のドレイン−ソース間電圧がピンチ
オフ電圧以下となり、同じくオンからオフへ変化する。
ここで、Ｔ1aのゲートには定電流源Ｃ11が、またＴ2aの
ゲートには定電流源Ｃ12が接続されており、これらの定
電流源は何れもソースの定電流源として働く。
【００１７】したがって、Ｔ1a、Ｔ2aのオフ遷移時に
は、定電流源Ｃ11、Ｃ12から電流を供給してゲート電荷
を速やかに引き抜くことができ、オフ遷移時間を早める
ことができる。その結果、Ｔ2bまたはＴ1b（Ｔ3a、
Ｔ3b）を直ちにオフさせることができ、負荷電流を速や
かに遮断して電力消費を抑えることができるとともに、
図３に示すように論理信号Ｖoの立ち下がり及び立ち下
がりを短縮化できる。
は、定電流源Ｃ11、Ｃ12から電流を供給してゲート電荷
を速やかに引き抜くことができ、オフ遷移時間を早める
ことができる。その結果、Ｔ2bまたはＴ1b（Ｔ3a、
Ｔ3b）を直ちにオフさせることができ、負荷電流を速や
かに遮断して電力消費を抑えることができるとともに、
図３に示すように論理信号Ｖoの立ち下がり及び立ち下
がりを短縮化できる。
【００１８】ここで、定電流源Ｃ11、Ｃ12の電流値は、
定電流源Ｃ1の電流値（Ｉ1及びＩ2の最大値）との比が
一定の範囲（５％〜２０％）となるように設定すると、
最大の効果を得ることができる。なお、上記の実施例で
は、第３のミラー回路Ｍ3を除くミラー回路に定電流源
を接続しているが、これに限るものではなく、例えば、
図４に示すように、第３のミラー回路Ｍ3を構成する２
つのＭＯＳトランジスタＴ3a、Ｔ3bのゲートとＶS Sの間
にシンクの定電流源Ｃ13を接続してもよい。
定電流源Ｃ1の電流値（Ｉ1及びＩ2の最大値）との比が
一定の範囲（５％〜２０％）となるように設定すると、
最大の効果を得ることができる。なお、上記の実施例で
は、第３のミラー回路Ｍ3を除くミラー回路に定電流源
を接続しているが、これに限るものではなく、例えば、
図４に示すように、第３のミラー回路Ｍ3を構成する２
つのＭＯＳトランジスタＴ3a、Ｔ3bのゲートとＶS Sの間
にシンクの定電流源Ｃ13を接続してもよい。
【００１９】このようにすると、Ｔ3aのオフ遷移時間を
さらに早めることができ、Ｔ3bを速やかにオフさせるこ
とができる。したがって、図５に示すように、Ｖoの立
上りをより短縮化できる。
さらに早めることができ、Ｔ3bを速やかにオフさせるこ
とができる。したがって、図５に示すように、Ｖoの立
上りをより短縮化できる。
【００２０】
【発明の効果】本発明によれば、ゲート電荷の引抜き効
率を高めることができ、電力消費を抑えつつ、出力論理
信号の立上りや立ち下がりを早めることができる。
率を高めることができ、電力消費を抑えつつ、出力論理
信号の立上りや立ち下がりを早めることができる。
【図１】本発明の原理図である。
【図２】一実施例の構成図である。
【図３】一実施例の波形図である。
【図４】一実施例の他の構成図である。
【図５】一実施例の他の波形図である。
【図６】従来例の構成図である。
【図７】従来例の波形図である。
Ｔ1a：ＭＯＳトランジスタ（第１のＭＯＳトランジス
タ） Ｔ2a：ＭＯＳトランジスタ（第１のＭＯＳトランジス
タ） Ｔ1b：ＭＯＳトランジスタ（第２のＭＯＳトランジス
タ、駆動素子） Ｔ2b：ＭＯＳトランジスタ（第２のＭＯＳトランジス
タ、出力スイッチング素子） Ｍ1〜Ｍ4：ミラー回路 Ｃ11、Ｃ12：定電流源 Ｑ1、Ｑ2：差動トランジスタ
タ） Ｔ2a：ＭＯＳトランジスタ（第１のＭＯＳトランジス
タ） Ｔ1b：ＭＯＳトランジスタ（第２のＭＯＳトランジス
タ、駆動素子） Ｔ2b：ＭＯＳトランジスタ（第２のＭＯＳトランジス
タ、出力スイッチング素子） Ｍ1〜Ｍ4：ミラー回路 Ｃ11、Ｃ12：定電流源 Ｑ1、Ｑ2：差動トランジスタ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０３Ｋ 19/0175
Claims (3)
- 【請求項１】第１の回路に挿入された第１のＭＯＳトラ
ンジスタと、第２の回路に挿入された第２のＭＯＳトラ
ンジスタとを備えるとともに、これら第１及び第２のＭ
ＯＳトランジスタのゲート同士を接続して構成し、第１
の回路に流れる電流と同量の電流またはｎ倍の電流を第
２の回路に流し込む能動負荷回路において、 前記第１のＭＯＳトランジスタ及び第２のＭＯＳトラン
ジスタのゲートに定電流源を接続したことを特徴とする
能動負荷回路。 - 【請求項２】請求項１記載の能動負荷回路を少なくとも
２組備え、 各組の第１のＭＯＳトランジスタを一対の差動トランジ
スタの各能動負荷素子として使用し、 且つ、各組の第２のＭＯＳトランジスタを出力スイッチ
ング素子、または、スイッチング素子の駆動素子として
使用することを特徴とする差動増幅器。 - 【請求項３】請求項１記載の定電流源（Ｃ11）の電流値
は、第１のＭＯＳトランジスタのドレインに流れる最大
電流の５％〜２０％とすることを特徴とする能動負荷回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3169765A JPH0529847A (ja) | 1991-07-10 | 1991-07-10 | 能動負荷回路及びそれを用いた差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3169765A JPH0529847A (ja) | 1991-07-10 | 1991-07-10 | 能動負荷回路及びそれを用いた差動増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529847A true JPH0529847A (ja) | 1993-02-05 |
Family
ID=15892443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3169765A Pending JPH0529847A (ja) | 1991-07-10 | 1991-07-10 | 能動負荷回路及びそれを用いた差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529847A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129849A (ja) * | 1991-10-30 | 1993-05-25 | Nec Corp | Ｉｆリミツタ増幅回路 |
| JPH10335952A (ja) * | 1997-06-04 | 1998-12-18 | Toshiba Corp | バッファアンプ |
| US6111469A (en) * | 1997-08-20 | 2000-08-29 | Nec Corporation | Charge pumping circuit and PLL frequency synthesizer |
| JP2010161753A (ja) * | 2009-01-12 | 2010-07-22 | Denso Corp | レベルシフト回路 |
-
1991
- 1991-07-10 JP JP3169765A patent/JPH0529847A/ja active Pending
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