JPH0527713A - Display driving device and display device - Google Patents
Display driving device and display deviceInfo
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- JPH0527713A JPH0527713A JP18652691A JP18652691A JPH0527713A JP H0527713 A JPH0527713 A JP H0527713A JP 18652691 A JP18652691 A JP 18652691A JP 18652691 A JP18652691 A JP 18652691A JP H0527713 A JPH0527713 A JP H0527713A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は液晶表示パネルの映像信
号駆動回路を改良した表示駆動装置および表示装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display driving device and a display device in which a video signal driving circuit of a liquid crystal display panel is improved.
【０００２】[0002]
【従来の技術】図６は従来の駆動回路一体型のアクティ
ブマトリクス液晶表示パネルの駆動回路を示す。即ち、
駆動回路一体型のアクティブマトリクス液晶表示パネル
はデータラインＬ２０１，Ｌ２０２……と共通電位Ｖ
COM との間に薄膜トランジスタＴＦＴ及び負荷容量ＬＣ
が直列に接続され、前記各薄膜トランジスタＴＦＴのゲ
ートはゲートラインＬ３０１，Ｌ３０２………に接続さ
れる。このゲートラインＬ３０１，Ｌ３０２………はイ
ンバータＩＮを介して走査用シフトレジスタ４に接続さ
れ、この走査用シフトレジスタ４には外部回路５から垂
直同期信号φV 及び垂直用クロック信号ＣＰＶが加えら
れる。この垂直同期信号φV 及び垂直用クロック信号Ｃ
ＰＶにより走査用シフトレジスタ４はゲートラインＬ３
０１，Ｌ３０２………に水平走査信号を加えて、液晶表
示パネルの画素である薄膜トランジスタＴＦＴをオンに
する水平走査を行う。前記各データラインＬ２０１，Ｌ
２０２……と映像信号ラインＬ１との間にはスイッチン
グ用の薄膜トランジスタＴＦＴ１０１，ＴＦＴ１０２…
…が接続され、この各薄膜トランジスタＴＦＴ１０１，
ＴＦＴ１０２……と前記各データラインＬ２０１，Ｌ２
０２……との接続点にはそれぞれ負荷容量ＣL １０１，
ＣL １０２……が接続される。前記映像信号ラインＬ１
には外部回路５から映像信号が加えられる。前記スイッ
チング用の薄膜トランジスタＴＦＴ１０１，ＴＦＴ１０
２……のゲートはデータ用シフトレジスタ６に接続さ
れ、このデータ用シフトレジスタ６には外部回路５から
水平同期信号φH 及び水平用クロック信号ＣＰＨが加え
られる。この水平同期信号φH及び水平用クロック信号
ＣＰＨによりデータ用シフトレジスタ６はスイッチング
用の薄膜トランジスタＴＦＴ１０１，ＴＦＴ１０２……
をオンして負荷容量ＣL １０１，ＣL １０２……に信号
電荷を蓄積する。2. Description of the Related Art FIG. 6 shows a conventional drive circuit of an active matrix liquid crystal display panel integrated with a drive circuit. That is,
The drive circuit integrated type active matrix liquid crystal display panel has a data line L201, L202 ...
Thin film transistor TFT and load capacitance LC between COM
Are connected in series, and the gates of the thin film transistors TFT are connected to the gate lines L301, L302 .... The gate lines L301, L302 ... Are connected to the scanning shift register 4 via an inverter IN, and the vertical synchronizing signal φ V and the vertical clock signal CPV are applied to the scanning shift register 4 from an external circuit 5. . The vertical synchronizing signal φ V and the vertical clock signal C
The scanning shift register 4 is connected to the gate line L3 by PV.
A horizontal scanning signal is applied to 01, L302, ... And horizontal scanning is performed to turn on the thin film transistor TFT which is a pixel of the liquid crystal display panel. Each data line L201, L
.. and the video signal line L1 are provided between the switching thin film transistors TFT101, TFT102 ...
Are connected to each of the thin film transistors TFT101,
TFT102 ... and each of the data lines L201 and L2
02 ... and load points C L 101,
C L 102 ... Is connected. The video signal line L1
A video signal is applied from the external circuit 5. The switching thin film transistors TFT101 and TFT10
The gates of 2 ... Are connected to the data shift register 6, and the horizontal synchronizing signal φ H and the horizontal clock signal CPH are applied to the data shift register 6 from the external circuit 5. The horizontal shift signal φ H and the horizontal clock signal CPH cause the data shift register 6 to switch the thin film transistors TFT101, TFT102 ...
Is turned on and signal charges are accumulated in the load capacitors C L 101, C L 102 ....
【０００３】而して、映像信号は映像信号ラインＬ１を
通りスイッチング用の薄膜トランジスタＴＦＴ１０１，
ＴＦＴ１０２……のうち、ゲート信号が加えられてオン
された薄膜トランジスタを通って、負荷容量ＣL １０
１，ＣL １０２……に信号電荷を蓄積していた。このよ
うにして負荷容量ＣL １０１，ＣL １０２……に信号電
荷を蓄積する処理を全データラインＬ２０１，Ｌ２０２
……について逐次行い、１走査ライン分の負荷容量ＣL
１０１，ＣL １０２……に信号電荷を蓄積する処理を完
了した時点で走査用シフトレジスタ４からゲートライン
Ｌ３０１，Ｌ３０２………に水平走査信号を加えて選択
された画素すなわち薄膜トランジスタＴＦＴに信号電荷
を伝送していた。The video signal passes through the video signal line L1 and the switching thin film transistor TFT101,
Among the TFTs 102, ..., Through the thin film transistor which is turned on by applying the gate signal, the load capacitance CL 10
1, C L 102 ... Accumulated signal charges. In this way, the process of accumulating the signal charges in the load capacitors C L 101, C L 102 ... Is carried out on all the data lines L201, L202.
.. are sequentially performed, and the load capacitance C L for one scanning line
101, C L 102 ...... to the signal gate line from the scanning shift register 4 charge upon completion of the process of accumulating L301, L302 ......... horizontal scanning signal addition selected pixel or signals charges to the thin film transistor TFT Was being transmitted.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、映像信
号をスイッチング用の薄膜トランジスタＴＦＴ１０１，
ＴＦＴ１０２……及び負荷容量ＣL １０１，ＣL １０２
……によりサンプリングするタイミングが先の画面の左
側の薄膜トランジスタＴＦＴ１０１及び負荷容量ＣL １
０１は１走査ライン分のサンプリングが完了するまでに
薄膜トランジスタＴＦＴ１０１のオフ電流により負荷容
量ＣL １０１に蓄積された信号電荷が薄膜トランジスタ
ＴＦＴ１０１を通して映像信号ラインＬ１に放電し、他
のデータラインＬ２０２……への信号に影響を与えるい
わゆるクロストークが発生する虞れがあった。したがっ
て、１走査ライン分のサンプリングが完了するまで負荷
容量ＣL １０１，ＣL １０２……に信号電荷を保持して
おかなければならず、この為、スイッチング用の薄膜ト
ランジスタＴＦＴ１０１，ＴＦＴ１０２……のオフ電流
は極めて微小にすると共に、負荷容量ＣL １０１，ＣL
１０２……は許される限り大きくする必要があった。し
かしながら、駆動回路一体型のアクティブマトリクス液
晶表示パネルの駆動回路は通常ポリシリコンでスイッチ
ング用の薄膜トランジスタＴＦＴ１０１，ＴＦＴ１０２
……が作られる為、オフ電流の制御は極めて困難であっ
た。また、負荷容量ＣL １０１，ＣL １０２……を大き
くすることはスイッチング用の薄膜トランジスタＴＦＴ
１０１，ＴＦＴ１０２……の電流駆動能力を高めること
が必要であり、結局、技術的にはスイッチング用の薄膜
トランジスタＴＦＴ１０１，ＴＦＴ１０２……のオフ電
流を小さくすることと、電流駆動能力を高めることはト
レードオフの関係がある為、極めて製造上困難であっ
た。However, the thin film transistor TFT101 for switching the video signal,
TFT 102 ... and load capacitors C L 101 and C L 102
The sampling timing by the left side of the screen is the thin film transistor TFT 101 and the load capacitance C L 1
In 01, the signal charge accumulated in the load capacitance C L 101 is discharged to the video signal line L1 through the thin film transistor TFT 101 by the off current of the thin film transistor TFT 101 until the sampling for one scanning line is completed, and then to another data line L202. There is a possibility that so-called crosstalk that affects the signal of 1 may occur. Therefore, the signal charges must be held in the load capacitors C L 101, C L 102, ... Until the sampling for one scanning line is completed, and therefore the switching thin film transistors TFT 101, TFT 102 ... The current is extremely small and the load capacitances CL 101, CL
102 ... had to be as large as possible. However, the drive circuit of the active matrix liquid crystal display panel integrated with the drive circuit is usually made of polysilicon, and the switching thin film transistors TFT101 and TFT102 are used.
It was extremely difficult to control the off-state current because ...... was created. Further, increasing the load capacitances C L 101, C L 102, ...
It is necessary to enhance the current driving capability of the TFT 101, the TFT 102, ... Technically, there is a trade-off between reducing the off-current of the switching thin film transistors TFT 101, TFT 102, ... Therefore, it was extremely difficult to manufacture.
【０００５】本発明は上記の実情に鑑みてなされたもの
で、クロストークが少なく、設計が容易で安定動作を得
ることができる表示駆動装置および表示装置を提供する
ことを目的とする。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a display driving device and a display device which have a small crosstalk, can be easily designed, and can achieve stable operation.
【０００６】[0006]
【課題を解決するための手段】本発明は上記課題を解決
するために、映像信号を順次取り込んで保持し、各出力
端より所定期間出力する映像信号供給手段と、所定周期
毎に高電圧と低電圧が交互に供給される表示信号ライン
と前記映像信号供給手段の各出力ラインに接続され、前
記映像信号供給手段から出力される出力信号に制御され
て表示信号に対応する信号を出力する表示信号出力手段
と、前記映像信号供給手段の各出力端から出力される出
力信号に制御されて共通電位との接続をオン・オフする
スイッチング手段とを具備することを特徴とするもので
ある。In order to solve the above problems, the present invention provides a video signal supply means for sequentially capturing and holding a video signal and outputting it from each output terminal for a predetermined period, and a high voltage for each predetermined period. A display which is connected to a display signal line to which a low voltage is alternately supplied and each output line of the video signal supply means, and which is controlled by an output signal output from the video signal supply means to output a signal corresponding to the display signal. It is characterized by comprising a signal output means and a switching means which is controlled by an output signal outputted from each output terminal of the video signal supply means to turn on / off a connection with a common potential.
【０００７】[0007]
【作用】本発明は上記手段により、従来のいわゆるサン
プルホールド回路の様なダイナミック回路を用いない
で、論理回路よりなるスタテックな回路でデータライン
駆動回路を構成することにより、クロストークが少な
く、製造条件が緩和されるため、より設計が容易で、安
定な動作を得ることができる。According to the present invention, since the data line driving circuit is configured by a static circuit including a logic circuit without using a dynamic circuit such as a conventional so-called sample-hold circuit, the present invention can reduce the crosstalk and can be manufactured. Since the conditions are relaxed, the design is easier and stable operation can be obtained.
【０００８】[0008]
【実施例】以下図面を参照して本発明の実施例を詳細に
説明する。Embodiments of the present invention will now be described in detail with reference to the drawings.
【０００９】図４は本発明の一実施例である駆動回路一
体型のアクティブマトリクス液晶表示パネルの駆動回路
を示す概略ブロック図である。即ち、表示駆動素子マト
リクス回路部１１は信号線駆動回路部１２及び走査線駆
動回路部１３により駆動される。尚、これらのすべての
回路は薄膜トランジスタにより構成することができ、す
べての回路を一枚の基板上に形成することができる。FIG. 4 is a schematic block diagram showing a drive circuit of an active matrix liquid crystal display panel integrated with a drive circuit according to an embodiment of the present invention. That is, the display driving element matrix circuit unit 11 is driven by the signal line driving circuit unit 12 and the scanning line driving circuit unit 13. Note that all of these circuits can be formed using thin film transistors and all the circuits can be formed over one substrate.
【００１０】図５は図４の信号線駆動回路部１２の一例
を示すブロック図である。即ち、映像信号供給手段１４
は映像信号を順次取り込んで保持し、各出力端より所定
期間出力する。表示信号出力手段１６は前記映像信号供
給手段１４の各出力ラインと所定周期毎に高電圧と低電
圧に交互に切換わる表示信号（フレーム信号）が供給さ
れる表示信号ライン１５に接続されており、前記映像信
号供給手段１４から出力される出力信号に制御されて表
示信号に対応する信号を出力する。スイッチング手段１
７は前記映像信号供給手段１４の各出力端から出力され
る出力信号に制御されて共通電位との接続をオン・オフ
する。尚、前記映像信号供給手段１４，表示信号出力手
段１６およびスイッチング手段１７を薄膜トランジスタ
を用いて構成するようにしてもよい。FIG. 5 is a block diagram showing an example of the signal line drive circuit section 12 of FIG. That is, the video signal supply means 14
The video signal is sequentially captured and held, and is output from each output terminal for a predetermined period. The display signal output means 16 is connected to each output line of the video signal supply means 14 and a display signal line 15 to which a display signal (frame signal) which is alternately switched between high voltage and low voltage at predetermined intervals is supplied. The signal corresponding to the display signal is output under the control of the output signal output from the video signal supply means 14. Switching means 1
Reference numeral 7 controls the output signal output from each output terminal of the video signal supply means 14 to turn on / off the connection with the common potential. The video signal supply means 14, the display signal output means 16 and the switching means 17 may be constituted by using thin film transistors.
【００１１】図１は図４の駆動回路の具体例の一部を示
し、図２及び図３は図１の各部の信号のタイムチャート
を示す。尚、図２は表示信号（フレーム信号）φf がハ
イレベルの時に対応し、図３は表示信号（フレーム信
号）φf がローレベルの時に対応する。即ち、駆動回路
一体型のアクティブマトリクス液晶表示パネルはデータ
ラインＤ１，Ｄ２………と共通電位ＶCOM との間に薄膜
トランジスタＴＦＴ及び負荷容量ＬＣが直列に接続さ
れ、前記各薄膜トランジスタＴＦＴのゲートはゲートラ
インＧ１，Ｇ２，Ｇ３………に接続される。このゲート
ラインＧ１，Ｇ２，Ｇ３………はアンドゲートＡＮＤの
出力端に接続され、このアンドゲートＡＮＤは一方の入
力端に信号ＯＥが供給されると共に他方の入力端は走査
用シフトレジスタ４に接続され、この走査用シフトレジ
スタ４には外部回路５０から垂直同期信号φV 及び垂直
用クロック信号ＣＰＶが加えられる。この垂直同期信号
φV 及び垂直用クロック信号ＣＰＶにより走査用シフト
レジスタ４はゲートラインＧ１，Ｇ２，Ｇ３………に水
平走査信号を加えて、液晶表示パネルの画素である薄膜
トランジスタＴＦＴをオンにする水平走査を行う。FIG. 1 shows a part of a concrete example of the drive circuit of FIG. 4, and FIGS. 2 and 3 show time charts of signals of respective parts of FIG. 2 corresponds to when the display signal (frame signal) φ f is at high level, and FIG. 3 corresponds to when the display signal (frame signal) φ f is at low level. That is, in the active matrix liquid crystal display panel integrated with the driving circuit, the thin film transistor TFT and the load capacitor LC are connected in series between the data lines D1, D2 ... And the common potential V COM, and the gate of each thin film transistor TFT is a gate. It is connected to the lines G1, G2, G3 .... The gate lines G1, G2, G3 ... Are connected to the output terminals of the AND gate AND, and the AND gate AND has one input terminal supplied with the signal OE and the other input terminal connected to the scanning shift register 4. The vertical shift signal φ V and the vertical clock signal CPV are applied to the scanning shift register 4 from the external circuit 50. The scanning shift register 4 applies a horizontal scanning signal to the gate lines G1, G2, G3 ... By the vertical synchronizing signal φ V and the vertical clock signal CPV to turn on the thin film transistor TFT which is a pixel of the liquid crystal display panel. Performs horizontal scanning.
【００１２】一方、外部回路５０から水平同期信号φH
及び水平用クロック信号ＣＰＨが加えられるデータ用シ
フトレジスタ６の出力端はラッチＬＡ１０１，ＬＡ１０
２………の制御端子Ｌに接続され、このラッチＬＡ１０
１，ＬＡ１０２………の入力端子Ｉは映像信号ラインＬ
１００に接続され、この映像信号ラインＬ１００には外
部回路５０から二値映像信号ＤＡＴＡが印加される。前
記ラッチＬＡ１０１，ＬＡ１０２………の出力端子Ｏは
トライステートＴＳ１０１，ＴＳ１０２………の制御端
子、トランスファゲートＴＧ１０１，ＴＧ１０２………
のＰ側制御端子及びインバータＩ１０１，Ｉ１０２……
…の入力端子Ｉにそれぞれ接続される。このインバータ
Ｉ１０１，Ｉ１０２………の出力端子は前記トランスフ
ァゲートＴＧ１０１，ＴＧ１０２………のＮ側制御端子
に接続される。前記トライステートＴＳ１０１，ＴＳ１
０２………は入力端子が表示信号（フレーム信号）ライ
ン１５に接続され、出力端子がデータラインＤ１，Ｄ２
………に接続される。このデータラインＤ１，Ｄ２……
…と共通電位ＶCOM との間には前記トランスファゲート
ＴＧ１０１，ＴＧ１０２………が接続される。前記共通
電位ＶCOM は接地端子ＧＮＤに接続される。On the other hand, the horizontal synchronizing signal φ H from the external circuit 50.
And the output terminals of the data shift register 6 to which the horizontal clock signal CPH is added are latches LA101, LA10.
This latch LA10 is connected to the control terminal L of 2 ...
1, LA102 ... The input terminal I of the video signal line L
A binary video signal DATA is applied from the external circuit 50 to the video signal line L100. The output terminals O of the latches LA101, LA102 ... Are control terminals of the tristates TS101, TS102 ..., Transfer gates TG101, TG102.
P side control terminal and inverters I101, I102 ...
Are connected to the input terminals I of. The output terminals of the inverters I101, I102 ... Are connected to the N-side control terminals of the transfer gates TG101, TG102. The tristates TS101 and TS1
02 ... has its input terminal connected to the display signal (frame signal) line 15 and its output terminal connected to the data lines D1, D2.
......... is connected to. These data lines D1, D2 ...
The transfer gates TG101, TG102 ... Are connected between ... And the common potential V COM . The common potential V COM is connected to the ground terminal GND.
【００１３】即ち、先ず図２の表示信号（フレーム信
号）φf がハイレベルの場合について説明する。データ
用シフトレジスタ６は外部回路５０から水平同期信号φ
H 及び水平用クロック信号ＣＰＨが加えられて信号ＤＳ
Ｒ１，ＤＳＲ２………を出力し、ラッチＬＡ１０１，Ｌ
Ａ１０２………の制御端子Ｌに供給される。このラッチ
ＬＡ１０１，ＬＡ１０２………の入力端子Ｉには映像信
号ＤＡＴＡが供給される。したがって、信号ＤＳＲ１が
ハイレベルのとき、映像信号ＤＡＴＡがハイレベルであ
ればラッチＬＡ１０１，ＬＡ１０２………の出力Ｏはハ
イレベルになる。一方、信号ＤＳＲ１がハイレベルのと
き、映像信号ＤＡＴＡがローレベルであればラッチＬＡ
１０１，ＬＡ１０２………の出力Ｏはローレベルにな
る。このラッチＬＡ１０１，ＬＡ１０２………の出力Ｏ
はトライステートＴＳ１０１，ＴＳ１０２………の制御
端子、トランスファゲートＴＧ１０１，ＴＧ１０２……
…のＰ側制御端子及びインバータＩ１０１，Ｉ１０２…
……の入力端子Ｉにそれぞれ供給される。このインバー
タＩ１０１，Ｉ１０２………の出力は前記トランスファ
ゲートＴＧ１０１，ＴＧ１０２………のＮ側制御端子に
供給される。また、前記トライステートＴＳ１０１，Ｔ
Ｓ１０２………の入力端子にはハイレベルの表示信号
（フレーム信号）φf が供給される。したがって、ラッ
チＬＡ１０１，ＬＡ１０２………の出力Ｏがハイレベル
であれば、トランスファゲートＴＧ１０１，ＴＧ１０２
………はオフとなり、トライステートＴＳ１０１，ＴＳ
１０２………はアクティブになる為、トライステートＴ
Ｓ１０１，ＴＳ１０２………の出力であるデータライン
Ｄ１，Ｄ２………はハイレベル（表示）となる。一方、
ラッチＬＡ１０１，ＬＡ１０２………の出力Ｏがローレ
ベルであれば、トライステートＴＳ１０１，ＴＳ１０２
………はオフとなり、トランスファゲートＴＧ１０１，
ＴＧ１０２………はアクティブになる為、データライン
Ｄ１，Ｄ２………は液晶表示パネルの走査電極と同電位
の共通電位ＶCOM （非表示）となる。That is, first, the case where the display signal (frame signal) φ f in FIG. 2 is at a high level will be described. The data shift register 6 receives the horizontal synchronizing signal φ from the external circuit 50.
H and the horizontal clock signal CPH are added to obtain the signal DS
Outputs R1, DSR2, ..., Latches LA101, L
It is supplied to the control terminal L of A102 .... The video signal DATA is supplied to the input terminal I of each of the latches LA101, LA102 .... Therefore, when the signal DSR1 is at the high level and the video signal DATA is at the high level, the outputs O of the latches LA101, LA102 ... On the other hand, when the signal DSR1 is at high level and the video signal DATA is at low level, the latch LA
The output O of 101, LA102 ... becomes low level. Output O of these latches LA101, LA102 ...
Is a control terminal of tristates TS101, TS102 ..., Transfer gates TG101, TG102 ...
... P-side control terminal and inverters I101, I102 ...
Are supplied to the input terminals I of. The outputs of the inverters I101, I102 ... Are supplied to the N-side control terminals of the transfer gates TG101, TG102. Also, the tristates TS101, T
A high-level display signal (frame signal) φ f is supplied to the input terminals of S102 .... Therefore, if the output O of the latches LA101, LA102 ... Is at high level, the transfer gates TG101, TG102
...... turns off, and tristate TS101 and TS
102 ......... becomes active, so tri-state T
The data lines D1, D2, ..., Which are the outputs of S101, TS102, ... Become high level (display). on the other hand,
If the output O of the latches LA101, LA102 ... Is at a low level, the tristates TS101, TS102
……… is turned off and the transfer gate TG101,
Since the TGs 102 ... Become active, the data lines D1, D2 ... Becomes the common potential V COM (not shown) having the same potential as the scan electrodes of the liquid crystal display panel.
【００１４】又、走査用シフトレジスタ４は外部回路５
０から垂直同期信号φV 及び垂直用クロック信号ＣＰＶ
が加えられて信号ＧＳＲ１，ＧＳＲ２………を出力し、
アンドゲートＡＮＤの他方の入力端に供給され、このア
ンドゲートＡＮＤの一方の入力端には信号ＯＥが供給さ
れる。したがって、信号ＧＳＲ１，ＧＳＲ２………及び
信号ＯＥが両方ハイレベルであるときのみ、アンドゲー
トＡＮＤの出力であるゲートラインＧ１，Ｇ２，Ｇ３…
……がハイレベルとなり、その他の場合はゲートライン
Ｇ１，Ｇ２，Ｇ３………がローレベルとなる。Further, the scanning shift register 4 is an external circuit 5
0 to vertical sync signal φ V and vertical clock signal CPV
Are added to output signals GSR1, GSR2 ...
The signal is supplied to the other input terminal of the AND gate AND, and the signal OE is supplied to one input terminal of the AND gate AND. Therefore, only when the signals GSR1, GSR2 ... And the signal OE are both at the high level, the gate lines G1, G2, G3 ... Which are the outputs of the AND gate AND.
.. becomes high level, and in other cases, the gate lines G1, G2, G3 ..
【００１５】次に、図３の表示信号（フレーム信号）φ
f がローレベルの場合について説明する。トライステー
トＴＳ１０１，ＴＳ１０２………の入力端子にはローレ
ベルの表示信号（フレーム信号）φf が供給される。し
たがって、ラッチＬＡ１０１，ＬＡ１０２………の出力
Ｏがハイレベルであれば、トランスファゲートＴＧ１０
１，ＴＧ１０２………はオフとなり、トライステートＴ
Ｓ１０１，ＴＳ１０２………はアクティブになる為、ト
ライステートＴＳ１０１，ＴＳ１０２………の出力であ
るデータラインＤ１，Ｄ２………はローレベル（表示）
となる。一方、ラッチＬＡ１０１，ＬＡ１０２………の
出力Ｏがローレベルであれば、トライステートＴＳ１０
１，ＴＳ１０２………はオフとなり、トランスファゲー
トＴＧ１０１，ＴＧ１０２………はアクティブになる
為、データラインＤ１，Ｄ２………は液晶表示パネルの
走査電極と同電位の共通電位ＶCOM （非表示）となる。
その他の動作は図２の表示信号（フレーム信号）φf が
ハイレベルの場合と同様である。従って、表示の場合に
液晶に印加される電圧の正・負は図２と図３とでは逆と
なっており、交流駆動となっている。Next, the display signal (frame signal) φ of FIG.
A case where f is low level will be described. A low-level display signal (frame signal) φ f is supplied to the input terminals of the tristates TS101, TS102 .... Therefore, if the output O of the latches LA101, LA102 ...
1, TG102 ......... is turned off and tri-state T
Since S101, TS102, ... Become active, the data lines D1, D2 ,.
Becomes On the other hand, if the output O of the latches LA101, LA102 ...
1, TS102 ......... is turned off, the transfer gate TG101, TG102 ......... is to become active, the data lines D1, D2 ......... the common potential V COM (hidden scan electrodes at the same potential as the liquid crystal display panel ).
Other operations are similar to those in the case where the display signal (frame signal) φ f in FIG. 2 is at the high level. Therefore, the positive / negative of the voltage applied to the liquid crystal in the case of display is opposite in FIG. 2 and FIG. 3, and AC drive is performed.
【００１６】このように、データラインＤ１，Ｄ２……
…の信号に対応して、ゲートラインＧ１，Ｇ２，Ｇ３…
……に水平走査信号を加えて選択された液晶表示パネル
の画素である薄膜トランジスタＴＦＴに信号電荷を伝送
することによって表示ができる。In this way, the data lines D1, D2 ...
In response to the signal of ..., The gate lines G1, G2, G3 ...
.. can be displayed by transmitting a signal charge to the thin film transistor TFT which is a pixel of the selected liquid crystal display panel by adding a horizontal scanning signal to.
【００１７】尚、上記実施例では駆動回路一体型のアク
ティブマトリクス液晶表示パネルの駆動回路としたが、
図５に示す信号線駆動回路部１２を表示駆動素子マトリ
クス回路部１１とは別の基板に形成した駆動回路分離型
としてもよい。In the above embodiment, the drive circuit of the active matrix liquid crystal display panel integrated with the drive circuit is used.
The signal line drive circuit section 12 shown in FIG. 5 may be a drive circuit separated type formed on a substrate different from the display drive element matrix circuit section 11.
【００１８】[0018]
【発明の効果】以上述べたように本発明によれば、従来
のいわゆるサンプルホールド回路の様なダイナミック回
路を用いないで、論理回路よりなるスタテックな回路で
データライン駆動回路を構成することにより、クロスト
ークが少なく、製造条件が緩和されるため、より設計が
容易で、安定な動作を得ることができ、ＯＡ機器等のデ
ィスプレイに応用できる。As described above, according to the present invention, the data line driving circuit is configured by a static circuit including a logic circuit without using a dynamic circuit such as a conventional so-called sample hold circuit. Since there is little crosstalk and the manufacturing conditions are relaxed, it is easier to design, stable operation can be obtained, and it can be applied to displays such as office automation equipment.
【図１】本発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
【図２】図１の各部の信号の一例を示す波形図である。FIG. 2 is a waveform chart showing an example of signals of respective parts of FIG.
【図３】図１の各部の信号の他の例を示す波形図であ
る。FIG. 3 is a waveform diagram showing another example of the signals of the respective parts of FIG.
【図４】本発明の一実施例を示す概略構成説明図であ
る。FIG. 4 is a schematic configuration explanatory view showing an embodiment of the present invention.
【図５】図４の信号線駆動回路部を示す構成説明図であ
る。5 is a configuration explanatory view showing a signal line drive circuit unit in FIG.
【図６】従来の映像表示装置の一部を示す回路図であ
る。FIG. 6 is a circuit diagram showing a part of a conventional video display device.
４…走査用シフトレジスタ、６…データ用シフトレジス
タ、５０…外部回路、ＴＦＴ…薄膜トランジスタ、ＬＣ
…負荷容量、Ｄ１，Ｄ２……データライン、Ｇ１，Ｇ２
……ゲートライン、ＬＡ１０１，ＬＡ１０２……ラッ
チ、ＴＳ１０１，ＴＳ１０２……トライステート、ＴＧ
１０１，ＴＧ１０２………トランスファゲート、Ｉ１０
１，Ｉ１０２……インバータ、ＡＮＤ…アンドゲート。4 ... Scan shift register, 6 ... Data shift register, 50 ... External circuit, TFT ... Thin film transistor, LC
… Load capacity, D1, D2… Data line, G1, G2
...... Gate line, LA101, LA102 …… Latch, TS101, TS102 …… Tri-state, TG
101, TG102 ......... Transfer gate, I10
1, I102 ... Inverter, AND ... AND gate.
Claims (5)
力端より所定期間出力する映像信号供給手段と、 所定周期毎に高電圧と低電圧が交互に供給される表示信
号ラインと前記映像信号供給手段の各出力ラインに接続
され、前記映像信号供給手段から出力される出力信号に
制御されて表示信号に対応する信号を出力する表示信号
出力手段と、 前記映像信号供給手段の各出力端から出力される出力信
号に制御されて共通電位との接続をオン・オフするスイ
ッチング手段とを具備することを特徴とする表示駆動装
置。1. A video signal supply means for sequentially capturing and holding a video signal and outputting it from each output terminal for a predetermined period, a display signal line to which a high voltage and a low voltage are alternately supplied at a predetermined cycle, and the video signal. Display signal output means connected to each output line of the supply means and outputting a signal corresponding to the display signal under the control of the output signal output from the video signal supply means, and from each output end of the video signal supply means A display driving device, comprising: a switching unit which is controlled by an output signal to be output and which turns on / off a connection with a common potential.
よびスイッチング手段を薄膜トランジスタを用いて構成
することを特徴とする請求項１記載の表示駆動装置。2. The display drive device according to claim 1, wherein the video signal supply means, the display signal output means and the switching means are constituted by using thin film transistors.
される表示駆動素子マトリクス回路部を有することを特
徴とする表示装置。3. A display device comprising a display drive element matrix circuit section driven by the display drive device according to claim 1.
ことを特徴とする請求項３記載の表示装置。4. The display device according to claim 3, wherein all the circuits are formed on one substrate.
て構成することを特徴とする請求項３記載の表示装置。5. The display device according to claim 3, wherein all circuits are formed using thin film transistors.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18652691A JP3149084B2 (en) | 1991-07-25 | 1991-07-25 | Display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP18652691A JP3149084B2 (en) | 1991-07-25 | 1991-07-25 | Display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0527713A true JPH0527713A (en) | 1993-02-05 |
| JP3149084B2 JP3149084B2 (en) | 2001-03-26 |
Family
ID=16190039
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18652691A Expired - Lifetime JP3149084B2 (en) | 1991-07-25 | 1991-07-25 | Display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3149084B2 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6373295A (en) * | 1986-09-17 | 1988-04-02 | 三洋電機株式会社 | Image display device |
| JPS63223788A (en) * | 1987-03-13 | 1988-09-19 | 日本電気株式会社 | Drive ic for active matrix display device |
| JPH01147525A (en) * | 1987-12-04 | 1989-06-09 | Hosiden Electron Co Ltd | Driving method for liquid crystal display panel |
| JPH0216596A (en) * | 1988-07-05 | 1990-01-19 | Hitachi Ltd | Liquid crystal display device |
-
1991
- 1991-07-25 JP JP18652691A patent/JP3149084B2/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6373295A (en) * | 1986-09-17 | 1988-04-02 | 三洋電機株式会社 | Image display device |
| JPS63223788A (en) * | 1987-03-13 | 1988-09-19 | 日本電気株式会社 | Drive ic for active matrix display device |
| JPH01147525A (en) * | 1987-12-04 | 1989-06-09 | Hosiden Electron Co Ltd | Driving method for liquid crystal display panel |
| JPH0216596A (en) * | 1988-07-05 | 1990-01-19 | Hitachi Ltd | Liquid crystal display device |
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| Publication number | Publication date |
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| JP3149084B2 (en) | 2001-03-26 |
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