JPH05265946A - 遷移ベースワイヤード「オア」バス回路 - Google Patents
遷移ベースワイヤード「オア」バス回路Info
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- JPH05265946A JPH05265946A JP4268452A JP26845292A JPH05265946A JP H05265946 A JPH05265946 A JP H05265946A JP 4268452 A JP4268452 A JP 4268452A JP 26845292 A JP26845292 A JP 26845292A JP H05265946 A JPH05265946 A JP H05265946A
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- G06F13/38—Information transfer, e.g. on bus
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- G06F13/4063—Device-to-bus coupling
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- G06F13/4072—Drivers or receivers
- G06F13/4077—Precharging or discharging
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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Abstract
(57)【要約】 （修正有）
【目的】製造および組立てが相対的に簡単でかつ経済的
であるがなお先行技術のバス回路の欠点を克服する改良
されたワイヤード「オア」バス回路を提供する。 【構成】共通バスラインおよびバスラインに接続された
複数個のI.C.チップを含むＶＬＳＩシステムでの使用の
ための遷移ベースワイヤード「オア」バス回路は、デジ
タルバスライン上で複数個の相互接続されたI.C.チップ
間の相互チップ通信を許容する。バス回路は出力ドライ
バ段とサンプリング／保持回路３２と制御論理回路３０
とを含む。制御論理回路はアサーションを示すように、
バスライン上のトグル信号が先行サンプルでサンプリン
グされた値とは異なるべき現サイクルの値に駆動される
ことを引起こす。サンプリング／保持回路は、現サイク
ルの間にサンプリングされた値が先行サイクルでサンプ
リングされた値とは異なるときにのみ、ハイの論理レベ
ルで維持されるトグルベース「オア」の結果として生じ
る信号を発生する。
であるがなお先行技術のバス回路の欠点を克服する改良
されたワイヤード「オア」バス回路を提供する。 【構成】共通バスラインおよびバスラインに接続された
複数個のI.C.チップを含むＶＬＳＩシステムでの使用の
ための遷移ベースワイヤード「オア」バス回路は、デジ
タルバスライン上で複数個の相互接続されたI.C.チップ
間の相互チップ通信を許容する。バス回路は出力ドライ
バ段とサンプリング／保持回路３２と制御論理回路３０
とを含む。制御論理回路はアサーションを示すように、
バスライン上のトグル信号が先行サンプルでサンプリン
グされた値とは異なるべき現サイクルの値に駆動される
ことを引起こす。サンプリング／保持回路は、現サイク
ルの間にサンプリングされた値が先行サイクルでサンプ
リングされた値とは異なるときにのみ、ハイの論理レベ
ルで維持されるトグルベース「オア」の結果として生じ
る信号を発生する。
Description
【０００１】
【発明の背景】この発明は一般にデジタル通信システム
で使用されるための集積論理回路に関し、より特定的に
はデジタルバス上の多数の相互接続ＶＬＳＩ（超大規模
集積）チップ間で相互チップ通信を許容する遷移ベース
ワイヤード「オア」バス回路に関する。
で使用されるための集積論理回路に関し、より特定的に
はデジタルバス上の多数の相互接続ＶＬＳＩ（超大規模
集積）チップ間で相互チップ通信を許容する遷移ベース
ワイヤード「オア」バス回路に関する。
【０００２】ここで使用されるように、ワイヤード「オ
ア」論理は相互接続された全てのＶＬＳＩチップの任意
の１つまたは複数個のものは共通のデジタルバスライン
上の信号を駆動またはアサートする一方で、相互接続さ
れた全てのＶＬＳＩチップの任意の１つまたは複数個の
ものは共通のバスラインからアサートされた信号を受信
してもよいということを意味するように規定される。相
互接続された装置間でバスされたデジタル通信を行なう
ための様々な先行技術のワイヤード「オア」バス回路が
これまでに既知である。図１の１つのかかる先行技術の
ワイヤード「オア」バス回路は、集積回路チップ１０
ａ、１０ｂ、…１０ｎの各々へノードＡを介して接続さ
れるべき外部のプルアップ抵抗器Ｒの使用を必要とす
る。ワイヤード「オア」接続を達成するために、ノード
Ａをプルダウンし、それによって電流が外部抵抗器Ｒを
通って流れることを引起こすようにチップのうちの１つ
以上のチップが活性化されるかもしれない。この機構は
この外的構成要素のためにより大きな空間を占有するこ
と、高い電流ドレイン、および大量の電力消費という欠
点を有する。
ア」論理は相互接続された全てのＶＬＳＩチップの任意
の１つまたは複数個のものは共通のデジタルバスライン
上の信号を駆動またはアサートする一方で、相互接続さ
れた全てのＶＬＳＩチップの任意の１つまたは複数個の
ものは共通のバスラインからアサートされた信号を受信
してもよいということを意味するように規定される。相
互接続された装置間でバスされたデジタル通信を行なう
ための様々な先行技術のワイヤード「オア」バス回路が
これまでに既知である。図１の１つのかかる先行技術の
ワイヤード「オア」バス回路は、集積回路チップ１０
ａ、１０ｂ、…１０ｎの各々へノードＡを介して接続さ
れるべき外部のプルアップ抵抗器Ｒの使用を必要とす
る。ワイヤード「オア」接続を達成するために、ノード
Ａをプルダウンし、それによって電流が外部抵抗器Ｒを
通って流れることを引起こすようにチップのうちの１つ
以上のチップが活性化されるかもしれない。この機構は
この外的構成要素のためにより大きな空間を占有するこ
と、高い電流ドレイン、および大量の電力消費という欠
点を有する。
【０００３】他の先行技術のワイヤード「オア」バス回
路が図２に示される。わかるように、外的論理ゲート１
２（つまりオアゲート）の使用が必要とされ、そこで論
理ゲート１２の入力の各々は複数個の第１のコンダクタ
１１によって集積回路チップ１４ａ、１４ｂ、…１４ｎ
のそれぞれの出力ピン１３へ接続される。さらに、論理
ゲート１２の出力は集積回路チップの各々へ複数個の第
２のコンダクタ１７およびチップのそれぞれの入力ピン
１５を介してフィードバックされる。この先行技術のア
プローチは外的構成要素の使用からだけではなくまた個
々の集積回路チップで必要とされる入力／出力ピンの数
および関連するコンダクタの数からも損害を被り、それ
は厳しい抑制を課す。
路が図２に示される。わかるように、外的論理ゲート１
２（つまりオアゲート）の使用が必要とされ、そこで論
理ゲート１２の入力の各々は複数個の第１のコンダクタ
１１によって集積回路チップ１４ａ、１４ｂ、…１４ｎ
のそれぞれの出力ピン１３へ接続される。さらに、論理
ゲート１２の出力は集積回路チップの各々へ複数個の第
２のコンダクタ１７およびチップのそれぞれの入力ピン
１５を介してフィードバックされる。この先行技術のア
プローチは外的構成要素の使用からだけではなくまた個
々の集積回路チップで必要とされる入力／出力ピンの数
および関連するコンダクタの数からも損害を被り、それ
は厳しい抑制を課す。
【０００４】したがって、いかなる外的構成要素の使用
も解消しかつ低減された電力消費で動作する改良された
ワイヤード「オア」バス回路を提供することが所望され
るであろう。すべての集積回路チップ間で単一の信号を
利用するワイヤード「オア」バス回路を提供することも
また好都合であろう。
も解消しかつ低減された電力消費で動作する改良された
ワイヤード「オア」バス回路を提供することが所望され
るであろう。すべての集積回路チップ間で単一の信号を
利用するワイヤード「オア」バス回路を提供することも
また好都合であろう。
【０００５】
【発明の概要】したがって、この発明の一般的な目的
は、製造および組立てが相対的に簡単でかつ経済的であ
るがなお先行技術のバス回路の欠点を克服する改良され
たワイヤード「オア」バス回路を提供することである。
は、製造および組立てが相対的に簡単でかつ経済的であ
るがなお先行技術のバス回路の欠点を克服する改良され
たワイヤード「オア」バス回路を提供することである。
【０００６】この発明の目的はいかなる外的構成要素の
使用も解消しかつ低減された電力消費で動作する改良さ
れたワイヤード「オア」バス回路を提供することであ
る。
使用も解消しかつ低減された電力消費で動作する改良さ
れたワイヤード「オア」バス回路を提供することであ
る。
【０００７】この発明の他の目的は高周波数でデジタル
バスライン上の多数の相互接続されたＶＬＳＩチップ間
での相互チップ通信を許容する遷移ベースワイヤード
「オア」バス回路を提供することである。
バスライン上の多数の相互接続されたＶＬＳＩチップ間
での相互チップ通信を許容する遷移ベースワイヤード
「オア」バス回路を提供することである。
【０００８】この発明のさらに他の目的は出力ドライバ
段と、サンプリング／保持回路と、制御論理回路とを含
む遷移ベースワイヤード「オア」バス回路を提供するこ
とである。
段と、サンプリング／保持回路と、制御論理回路とを含
む遷移ベースワイヤード「オア」バス回路を提供するこ
とである。
【０００９】この発明のさらに他の目的は、内部ノード
がローからハイへの遷移した後ハイの論理レベルで、ま
たは内部ノードがハイからローへの遷移した後ローの論
理レベルでのいずれかで内部ノードを維持するためのキ
ーパ回路を含む遷移ベースワイヤード「オア」バス回路
を提供することである。
がローからハイへの遷移した後ハイの論理レベルで、ま
たは内部ノードがハイからローへの遷移した後ローの論
理レベルでのいずれかで内部ノードを維持するためのキ
ーパ回路を含む遷移ベースワイヤード「オア」バス回路
を提供することである。
【００１０】これらの目標および目的に従って、この発
明は共通バスラインおよびバスラインに接続された複数
個の集積回路チップを含むＶＬＳＩシステムでの使用の
ための遷移ベースワイヤード「オア」バス回路を提供す
ることに関する。バス回路は出力ドライバ段と、サンプ
リング／保持回路と、制御論理回路とを含む。出力ドラ
イバ段は第１の制御信号に応答して、バスラインに結合
された内部出力ノードでローの論理レベルからハイの論
理レベルへの遷移を発生し、かつ第２の制御信号に応答
して、内部ノードでハイの論理レベルからローの論理レ
ベルへの遷移を発生する。
明は共通バスラインおよびバスラインに接続された複数
個の集積回路チップを含むＶＬＳＩシステムでの使用の
ための遷移ベースワイヤード「オア」バス回路を提供す
ることに関する。バス回路は出力ドライバ段と、サンプ
リング／保持回路と、制御論理回路とを含む。出力ドラ
イバ段は第１の制御信号に応答して、バスラインに結合
された内部出力ノードでローの論理レベルからハイの論
理レベルへの遷移を発生し、かつ第２の制御信号に応答
して、内部ノードでハイの論理レベルからローの論理レ
ベルへの遷移を発生する。
【００１１】サンプリング／保持回路はシステムクロッ
ク信号と、第１の内部クロック信号と、第２の内部クロ
ック信号とに応答して現サイクルの間バスライン上でト
グル信号の値をサンプリングし、先行サイクルの間バス
ライン上でトグル信号のサンプルに対応するサンプリン
グされた制御信号の値をストアし、かつトグルベース
「オア」の結果として生じる信号を発生する。制御論理
回路は入力アサーション信号およびサンプリングされた
制御信号のストアされた値に応答して第１および第２の
制御信号を発生する。
ク信号と、第１の内部クロック信号と、第２の内部クロ
ック信号とに応答して現サイクルの間バスライン上でト
グル信号の値をサンプリングし、先行サイクルの間バス
ライン上でトグル信号のサンプルに対応するサンプリン
グされた制御信号の値をストアし、かつトグルベース
「オア」の結果として生じる信号を発生する。制御論理
回路は入力アサーション信号およびサンプリングされた
制御信号のストアされた値に応答して第１および第２の
制御信号を発生する。
【００１２】入力アサーション信号は第１の内部クロッ
ク信号がハイの論理レベルである時間の間ローの論理レ
ベルへ駆動されて、アサーションを示すように、バスラ
イン上のトグル信号が先行サイクルでサンプリングされ
た値とは異なるべき現サイクルでの値に駆動されること
を引起こす。結果として生じる信号はシステムクロック
信号の現サイクルの間にサンプリングされた値が先行サ
イクルでサンプリングされた値とは異なるときのみハイ
の論理レベルで維持される。
ク信号がハイの論理レベルである時間の間ローの論理レ
ベルへ駆動されて、アサーションを示すように、バスラ
イン上のトグル信号が先行サイクルでサンプリングされ
た値とは異なるべき現サイクルでの値に駆動されること
を引起こす。結果として生じる信号はシステムクロック
信号の現サイクルの間にサンプリングされた値が先行サ
イクルでサンプリングされた値とは異なるときのみハイ
の論理レベルで維持される。
【００１３】この発明のこれらのおよび他の目的および
利点は添付の図面とともに読まれるときに以下の詳細な
説明からより完全に明らかになり、図面全体にわたって
類似の参照番号は対応する部分を示す。
利点は添付の図面とともに読まれるときに以下の詳細な
説明からより完全に明らかになり、図面全体にわたって
類似の参照番号は対応する部分を示す。
【００１４】
【好ましい実施例の説明】ここで図面を詳しく参照し
て、図３で複数個の異なる集積回路（I.C.）チップＩＣ
１、ＩＣ１…ＩＣｎを有するＶＬＳＩシステム２０がブ
ロック図形式で示される。I.C.チップの各々はデジタル
バスライン上でワイヤード「オア」相互チップ通信を達
成するように外部ポイントまたはノード２４で単一デジ
タルバスライン２２へ接続される。I.C.チップの各々は
中央処理装置、メモリ装置、周辺装置などのような異な
る形式の回路素子であると考えられる一方、I.C.チップ
はまたすべて同一の形式であってもよく、または類似の
および異なる回路素子の混合された組合わせの任意の数
であってもよい。I.C.チップＩＣ１、ＩＣ２、…ＩＣｎ
の各々は、出力ドライバ段２８と、制御論理回路３０
と、サンプリング／保持回路３２と、キーパ回路３４と
からなるこの発明の遷移ベースワイヤード「オア」バス
回路２６を含む。バス回路２６の各々は同一であるの
で、集積回路ＩＣ１上に形成される回路２６のみを議論
するだけで十分であろう。
て、図３で複数個の異なる集積回路（I.C.）チップＩＣ
１、ＩＣ１…ＩＣｎを有するＶＬＳＩシステム２０がブ
ロック図形式で示される。I.C.チップの各々はデジタル
バスライン上でワイヤード「オア」相互チップ通信を達
成するように外部ポイントまたはノード２４で単一デジ
タルバスライン２２へ接続される。I.C.チップの各々は
中央処理装置、メモリ装置、周辺装置などのような異な
る形式の回路素子であると考えられる一方、I.C.チップ
はまたすべて同一の形式であってもよく、または類似の
および異なる回路素子の混合された組合わせの任意の数
であってもよい。I.C.チップＩＣ１、ＩＣ２、…ＩＣｎ
の各々は、出力ドライバ段２８と、制御論理回路３０
と、サンプリング／保持回路３２と、キーパ回路３４と
からなるこの発明の遷移ベースワイヤード「オア」バス
回路２６を含む。バス回路２６の各々は同一であるの
で、集積回路ＩＣ１上に形成される回路２６のみを議論
するだけで十分であろう。
【００１５】出力ドライバ段２８の出力は内部出力ノー
ド４４を介して共通バスライン２２へ結合されかつそれ
を駆動する。ドライバ段２８の入力は制御論理回路３０
へ接続される内部ライン３８上の制御信号へ結合されか
つそれによって制御される。サンプリング／保持回路３
２は現サイクル（Ｎ）の間内部トグル接続ライン３６を
介してバスライン２２上でトグル信号ＴＳの値をサンプ
リングし、かつその値を前サイクル（Ｎ−１）の間にト
グル信号のサンプリングされた値と比較する。２つのサ
ンプルの比較が異なっていれば、それからトグルベース
「オア」の結果として生じる信号ＴＲはライン４０上で
発生されるハイまたは論理「１」で設定されまたは維持
されるであろう。他の場合は、結果として生じる信号Ｔ
Ｒはローまたは論理「０」レベルに設定されるであろ
う。
ド４４を介して共通バスライン２２へ結合されかつそれ
を駆動する。ドライバ段２８の入力は制御論理回路３０
へ接続される内部ライン３８上の制御信号へ結合されか
つそれによって制御される。サンプリング／保持回路３
２は現サイクル（Ｎ）の間内部トグル接続ライン３６を
介してバスライン２２上でトグル信号ＴＳの値をサンプ
リングし、かつその値を前サイクル（Ｎ−１）の間にト
グル信号のサンプリングされた値と比較する。２つのサ
ンプルの比較が異なっていれば、それからトグルベース
「オア」の結果として生じる信号ＴＲはライン４０上で
発生されるハイまたは論理「１」で設定されまたは維持
されるであろう。他の場合は、結果として生じる信号Ｔ
Ｒはローまたは論理「０」レベルに設定されるであろ
う。
【００１６】制御論理回路３０はライン４２上で入力ア
サーション信号ＤＡＴＡと、先行サイクル（Ｎ−１）で
サンプリングされた値を示すサンプリング／保持回路か
らのサンプリングされた制御信号とを受信する。集積回
路ＩＣ１がバスラインを駆動すために使用されることが
所望されれば、入力アサーション信号ＤＡＴＡはアサー
トされ、つまりＤＡＴＡ＝０となるであろう。結果とし
て、制御論理回路３０は現サイクル（Ｎ）の間出力ドラ
イバ段２８が先行サイクル（Ｎ−１）の間にサンプリン
グされた値とは異なる値にバスライン２２を駆動するこ
とを引起こすであろう。出力ドライバ段２８はこの現サ
イクル（Ｎ）が終了する前にバスライン２２を駆動する
ことを停止するであろう。その後、キーパ回路３４は、
集積回路チップのうちの１つ以上がバス接続上で再び値
を変えることによってバスラインを駆動またはアサート
することを所望するまで、バスライン上でこの値を維持
するように働くであろう。
サーション信号ＤＡＴＡと、先行サイクル（Ｎ−１）で
サンプリングされた値を示すサンプリング／保持回路か
らのサンプリングされた制御信号とを受信する。集積回
路ＩＣ１がバスラインを駆動すために使用されることが
所望されれば、入力アサーション信号ＤＡＴＡはアサー
トされ、つまりＤＡＴＡ＝０となるであろう。結果とし
て、制御論理回路３０は現サイクル（Ｎ）の間出力ドラ
イバ段２８が先行サイクル（Ｎ−１）の間にサンプリン
グされた値とは異なる値にバスライン２２を駆動するこ
とを引起こすであろう。出力ドライバ段２８はこの現サ
イクル（Ｎ）が終了する前にバスライン２２を駆動する
ことを停止するであろう。その後、キーパ回路３４は、
集積回路チップのうちの１つ以上がバス接続上で再び値
を変えることによってバスラインを駆動またはアサート
することを所望するまで、バスライン上でこの値を維持
するように働くであろう。
【００１７】図４にこの発明のワイヤード「オア」バス
回路２６の詳細な概略の回路図が示され、それは図３の
I.C.チップＩＣ１、ＩＣ２、…ＩＣｎの各々で使用され
てもよい。出力ドライバ段２８はＮチャネルプルアップ
ＭＯＳトランジスタＮ１とＮチャネルプルダウンＭＯＳ
トランジスタＮ２とから形成される。トランジスタＮ１
のドレインは典型的には＋５．０ボルトである電源電圧
または電位ＶＣＣに接続され、かつトランジスタＮ１の
ソースはノード２４を介してバスライン２２へ結合され
る内部出力ノード４４に接続される。トランジスタＮ２
のドレインはまた内部出力ノード４４に接続され、かつ
トランジスタＮ２のソースは典型的には０ボルトである
接地電位に接続される。出力ドライバ段２８はさらにイ
ンバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３およびＩＮＶ４
を含む。インバータＩＮＶ１の入力はライン４６に接続
されて、かつその出力はインバータＩＮＶ２の入力に接
続されて制御論理回路３０の出力から第１の制御信号を
受ける。インバータＩＮＶ２の出力はプルアップトラン
ジスタＮ１のゲートまたは制御電極に接続される。イン
バータＩＮＶ３の入力はライン４８に接続され、かつそ
の出力はインバータＩＮＶ４入力に接続されて、制御論
理回路３０の他の出力から第２の制御信号を受ける。イ
ンバータＩＮＶ４の出力はプルダウントランジスタＮ２
のゲートまたは制御電極に接続される。ライン４６およ
びライン４８は図３の単一内部ライン３８に対応するこ
とが認められるであろう。
回路２６の詳細な概略の回路図が示され、それは図３の
I.C.チップＩＣ１、ＩＣ２、…ＩＣｎの各々で使用され
てもよい。出力ドライバ段２８はＮチャネルプルアップ
ＭＯＳトランジスタＮ１とＮチャネルプルダウンＭＯＳ
トランジスタＮ２とから形成される。トランジスタＮ１
のドレインは典型的には＋５．０ボルトである電源電圧
または電位ＶＣＣに接続され、かつトランジスタＮ１の
ソースはノード２４を介してバスライン２２へ結合され
る内部出力ノード４４に接続される。トランジスタＮ２
のドレインはまた内部出力ノード４４に接続され、かつ
トランジスタＮ２のソースは典型的には０ボルトである
接地電位に接続される。出力ドライバ段２８はさらにイ
ンバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３およびＩＮＶ４
を含む。インバータＩＮＶ１の入力はライン４６に接続
されて、かつその出力はインバータＩＮＶ２の入力に接
続されて制御論理回路３０の出力から第１の制御信号を
受ける。インバータＩＮＶ２の出力はプルアップトラン
ジスタＮ１のゲートまたは制御電極に接続される。イン
バータＩＮＶ３の入力はライン４８に接続され、かつそ
の出力はインバータＩＮＶ４入力に接続されて、制御論
理回路３０の他の出力から第２の制御信号を受ける。イ
ンバータＩＮＶ４の出力はプルダウントランジスタＮ２
のゲートまたは制御電極に接続される。ライン４６およ
びライン４８は図３の単一内部ライン３８に対応するこ
とが認められるであろう。
【００１８】制御論理回路３０はプルアップ論理回路３
０ａと、プルダウン論理回路３０ｂと、イネーブル回路
３０ｃとを含む。プルアップ論理回路３０ａはＰチャネ
ルＭＯＳトランジスタＰ１およびＰ２と、ＮチャネルＭ
ＯＳトランジスタＮ３と、転送ゲートＴＧ１と、インバ
ータＩＮＶ６、ＩＮＶ７およびＩＮＶ１０と、３入力の
ＮＡＮＤ論理ゲートＮＡＮＤ１とからなる。トランジス
タＰ１のソースは電源電圧ＶＣＣに接続され、そのゲー
トはトランジスタＮ３のゲートに接続され、そのドレイ
ンはトランジスタＰ２のソースに接続される。トランジ
スタＰ２のゲートはインバータＩＮＶ６の出力に接続さ
れ、かつトランジスタＰ２のドレインはトランジスタＮ
３のドレインに接続される。トランジスタＮ３のソース
は接地電位に接続される。転送ゲートＴＧ１のシグナル
イン接続は入力アサーション信号ＤＡＴＡを受信するラ
イン４２上にある。転送ゲートＴＧ１のシグナルアウト
接続はトランジスタＰ２およびＮ３の共通ドレインとイ
ンバータＩＮＶ７の入力とに結合されるライン５０上に
ある。インバータＩＮＶ７の出力はライン４６上で第１
の制御信号を与える。ゲートＮＡＮＤ１は内部クロック
信号ＰＨ１を受信するためにライン５２上に第１の入力
を有し、イネーブル回路３０ｃに結合されるライン５４
上に第２の入力を有し、インバータＩＮＶ１０を介して
サンプリング／保持回路３２に結合されるライン５６上
に第３の入力を有する。ゲートＮＡＮＤ１の出力は転送
ゲートＴＧ１の第１の制御ノード５８に接続され、かつ
転送ゲートＴＧ１の第２の制御ノード６０にインバータ
ＩＮＶ６を介して接続される。転送ゲートＴＧ１は従来
の転送ゲートであり、かつＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタとから形成される。
Ｐチャネルトランジスタのゲートは第１の制御ノード５
８を規定し、かつＮチャネルトランジスタのゲートは第
２の制御ノード６０を規定する。
０ａと、プルダウン論理回路３０ｂと、イネーブル回路
３０ｃとを含む。プルアップ論理回路３０ａはＰチャネ
ルＭＯＳトランジスタＰ１およびＰ２と、ＮチャネルＭ
ＯＳトランジスタＮ３と、転送ゲートＴＧ１と、インバ
ータＩＮＶ６、ＩＮＶ７およびＩＮＶ１０と、３入力の
ＮＡＮＤ論理ゲートＮＡＮＤ１とからなる。トランジス
タＰ１のソースは電源電圧ＶＣＣに接続され、そのゲー
トはトランジスタＮ３のゲートに接続され、そのドレイ
ンはトランジスタＰ２のソースに接続される。トランジ
スタＰ２のゲートはインバータＩＮＶ６の出力に接続さ
れ、かつトランジスタＰ２のドレインはトランジスタＮ
３のドレインに接続される。トランジスタＮ３のソース
は接地電位に接続される。転送ゲートＴＧ１のシグナル
イン接続は入力アサーション信号ＤＡＴＡを受信するラ
イン４２上にある。転送ゲートＴＧ１のシグナルアウト
接続はトランジスタＰ２およびＮ３の共通ドレインとイ
ンバータＩＮＶ７の入力とに結合されるライン５０上に
ある。インバータＩＮＶ７の出力はライン４６上で第１
の制御信号を与える。ゲートＮＡＮＤ１は内部クロック
信号ＰＨ１を受信するためにライン５２上に第１の入力
を有し、イネーブル回路３０ｃに結合されるライン５４
上に第２の入力を有し、インバータＩＮＶ１０を介して
サンプリング／保持回路３２に結合されるライン５６上
に第３の入力を有する。ゲートＮＡＮＤ１の出力は転送
ゲートＴＧ１の第１の制御ノード５８に接続され、かつ
転送ゲートＴＧ１の第２の制御ノード６０にインバータ
ＩＮＶ６を介して接続される。転送ゲートＴＧ１は従来
の転送ゲートであり、かつＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタとから形成される。
Ｐチャネルトランジスタのゲートは第１の制御ノード５
８を規定し、かつＮチャネルトランジスタのゲートは第
２の制御ノード６０を規定する。
【００１９】プルダウン論理回路３０ｂはインバータＩ
ＮＶ８と、４入力ＮＡＮＤ論理ゲートＮＡＮＤ２と、Ｎ
ＯＲ論理ゲートＮＯＲ１とからなる。インバータＩＮＶ
８の入力はライン４６上でインバータＩＮＶ７の出力に
接続されて第１の制御信号を受け、かつその出力はゲー
トＮＡＮＤ２のライン６２上で第１の入力に接続され
る。ゲートＮＡＮＤ２はまたライン５２を介して内部ク
ロック信号ＰＨ１を受信するための第２の入力と、ライ
ン５４を介してイネーブル回路３０ｃに結合される第３
の入力と、サンプリング／保持回路３２に結合されるラ
イン６４上に第４の入力とを有する。ゲートＮＡＮＤ２
の出力はライン６６を介してゲートＮＯＲ１の第１の入
力へ接続される。ゲートＮＯＲ１の第２の入力は入力ア
サーション信号ＤＡＴＡを受信するためにライン４２に
接続される。ゲートＮＯＲ１の出力はライン４８上で第
２の制御信号を与える。
ＮＶ８と、４入力ＮＡＮＤ論理ゲートＮＡＮＤ２と、Ｎ
ＯＲ論理ゲートＮＯＲ１とからなる。インバータＩＮＶ
８の入力はライン４６上でインバータＩＮＶ７の出力に
接続されて第１の制御信号を受け、かつその出力はゲー
トＮＡＮＤ２のライン６２上で第１の入力に接続され
る。ゲートＮＡＮＤ２はまたライン５２を介して内部ク
ロック信号ＰＨ１を受信するための第２の入力と、ライ
ン５４を介してイネーブル回路３０ｃに結合される第３
の入力と、サンプリング／保持回路３２に結合されるラ
イン６４上に第４の入力とを有する。ゲートＮＡＮＤ２
の出力はライン６６を介してゲートＮＯＲ１の第１の入
力へ接続される。ゲートＮＯＲ１の第２の入力は入力ア
サーション信号ＤＡＴＡを受信するためにライン４２に
接続される。ゲートＮＯＲ１の出力はライン４８上で第
２の制御信号を与える。
【００２０】イネーブル回路３０ｃはＮＯＲ論理ゲート
ＮＯＲ２およびＮＯＲ３と、インバータＩＮＶ９と、Ｎ
ＡＮＤ論理ゲートＮＡＮＤ３とからなる。ゲートＮＯＲ
２は通常はローまはた論理「０」レベルである信号ＲＥ
ＳＥＴを受信するためにライン６８上に第１の入力を有
し、かつまた通常ローの論理レベルである信号ＴＥＳＴ
を受信するためにライン７０上に第２の入力を有する。
電力が与えられた後内部出力ノード４４をハイの論理状
態に最初にリセットすることが所望されるとき、信号Ｒ
ＥＳＥＴは一時的にハイまたは論理「１」レベルになる
ようにされる。もしシステムをテストすることが所望さ
れれば、信号ＴＥＳＴはハイの論理レベルにされるであ
ろ。ゲートＮＯＲ２の出力はライン５４上でゲートＮＡ
ＮＤ１の第２の入力に接続され、かつゲートＮＡＮＤ３
の第１の入力に接続される。ゲートＮＯＲ３の第１の入
力はライン６８に結合されてインバータＩＮＶ９を介し
て信号ＲＥＳＥＴをまた受信し、かつ第２の入力はライ
ン７０に接続されて信号ＴＥＳＴをまた受信する。ゲー
トＮＯＲ３の出力はライン７２を介してトランジスタＰ
１およびＮ３の共通ゲートに接続される。ゲートＮＡＮ
Ｄ３は後に説明されるようにキーパ回路３４をイネーブ
ルするために使用される信号ＥＮＢＫを受信するために
ライン７４上に第２の入力を有する。キーパ回路をイネ
ーブルすることが所望されるとき、信号ＥＮＢＫはハイ
の論理レベルに設定される。ゲートＮＡＮＤ３の出力は
ライン７６上でキーパ制御信号を与える。
ＮＯＲ２およびＮＯＲ３と、インバータＩＮＶ９と、Ｎ
ＡＮＤ論理ゲートＮＡＮＤ３とからなる。ゲートＮＯＲ
２は通常はローまはた論理「０」レベルである信号ＲＥ
ＳＥＴを受信するためにライン６８上に第１の入力を有
し、かつまた通常ローの論理レベルである信号ＴＥＳＴ
を受信するためにライン７０上に第２の入力を有する。
電力が与えられた後内部出力ノード４４をハイの論理状
態に最初にリセットすることが所望されるとき、信号Ｒ
ＥＳＥＴは一時的にハイまたは論理「１」レベルになる
ようにされる。もしシステムをテストすることが所望さ
れれば、信号ＴＥＳＴはハイの論理レベルにされるであ
ろ。ゲートＮＯＲ２の出力はライン５４上でゲートＮＡ
ＮＤ１の第２の入力に接続され、かつゲートＮＡＮＤ３
の第１の入力に接続される。ゲートＮＯＲ３の第１の入
力はライン６８に結合されてインバータＩＮＶ９を介し
て信号ＲＥＳＥＴをまた受信し、かつ第２の入力はライ
ン７０に接続されて信号ＴＥＳＴをまた受信する。ゲー
トＮＯＲ３の出力はライン７２を介してトランジスタＰ
１およびＮ３の共通ゲートに接続される。ゲートＮＡＮ
Ｄ３は後に説明されるようにキーパ回路３４をイネーブ
ルするために使用される信号ＥＮＢＫを受信するために
ライン７４上に第２の入力を有する。キーパ回路をイネ
ーブルすることが所望されるとき、信号ＥＮＢＫはハイ
の論理レベルに設定される。ゲートＮＡＮＤ３の出力は
ライン７６上でキーパ制御信号を与える。
【００２１】サンプリング／保持回路３２はインバータ
ＩＮＶ１１ないしＩＮＶ２３と、ＰチャネルＭＯＳトラ
ンジスタＮ４−Ｎ６と、転送ゲートＴＧ２およびＴＧ３
と、ＮＡＮＤ論理ゲートＮＡＮＤ４およびＮＡＮＤ５と
からなる。インバータＩＮＶ１１の入力は接続ライン３
６に接続されてノード２４および４４を介してバスライ
ン２２上でトグル信号ＴＳを受信する。インバータＩＮ
Ｖ１２の入力はインバータＩＮＶ１１の出力に接続さ
れ、かつその出力はトランジスタＮ４の主電極の一方
（ドレインまたはソース）に接続される。トランジスタ
Ｎ４の主電極の他方（ソースまたはドレイン）はトラン
ジスタＮ５の主電極の一方に接続される。インバータＩ
ＮＶ１３の出力はインバータＩＮＶ１４の入力に結合さ
れ、かつインバータＩＮＶ１４の出力は第１のラッチを
形成するようにインバータＩＮＶ１３の入力に結合され
る。第１のラッチの入力を規定するインバータＩＮＶ１
３の入力はトランジスタＮ５の主電極の他方に接合され
る。トランジスタＮ５のゲートはライン７５で内部クロ
ック信号ＰＨ２を受信するために接続され、それは内部
クロック信号ＰＨ１の補数である。インバータＩＮＶ１
３の出力は第１のラッチの出力を規定し、かつインバー
タＩＮＶ１５の入力に接合される。
ＩＮＶ１１ないしＩＮＶ２３と、ＰチャネルＭＯＳトラ
ンジスタＮ４−Ｎ６と、転送ゲートＴＧ２およびＴＧ３
と、ＮＡＮＤ論理ゲートＮＡＮＤ４およびＮＡＮＤ５と
からなる。インバータＩＮＶ１１の入力は接続ライン３
６に接続されてノード２４および４４を介してバスライ
ン２２上でトグル信号ＴＳを受信する。インバータＩＮ
Ｖ１２の入力はインバータＩＮＶ１１の出力に接続さ
れ、かつその出力はトランジスタＮ４の主電極の一方
（ドレインまたはソース）に接続される。トランジスタ
Ｎ４の主電極の他方（ソースまたはドレイン）はトラン
ジスタＮ５の主電極の一方に接続される。インバータＩ
ＮＶ１３の出力はインバータＩＮＶ１４の入力に結合さ
れ、かつインバータＩＮＶ１４の出力は第１のラッチを
形成するようにインバータＩＮＶ１３の入力に結合され
る。第１のラッチの入力を規定するインバータＩＮＶ１
３の入力はトランジスタＮ５の主電極の他方に接合され
る。トランジスタＮ５のゲートはライン７５で内部クロ
ック信号ＰＨ２を受信するために接続され、それは内部
クロック信号ＰＨ１の補数である。インバータＩＮＶ１
３の出力は第１のラッチの出力を規定し、かつインバー
タＩＮＶ１５の入力に接合される。
【００２２】インバータＩＮＶ１５の出力はトランジス
タＮ６の主電極の一方に接続される。インバータＩＮＶ
１６の出力はインバータＩＮＶ１７の入力に接続され、
かつインバータＩＮＶ１７の出力は第２のラッチを形成
するようにインバータＩＮＶ１６の入力に接続される。
インバータＩＮＶ１６の入力は第２のラッチの入力を規
定し、かつトランジスタＮ６の主電極の他方に接合され
る。トランジスタＮ６のゲートはライン７７上で内部ク
ロック信号ＰＨ１を受信するために接続される。インバ
ータＩＮＶ１６の出力は第２のラッチの出力を規定し、
かつゲートＮＡＮＤ４の第１の入力とインバータＩＮＶ
１９を介してゲートＮＡＮＤ５の第１の入力とに与えら
れる。インバータＩＮＶ１８の入力はライン７８に接続
されてシステムクロック信号ＳＹＳＣＬＫを受信する。
インバータＩＮＶ１８の出力はゲートＮＡＮＤ４の第２
の入力とゲートＮＡＮＤ５の第２の入力とに接続され
る。ゲートＮＡＮＤ４の出力は転送ゲートＴＧ３の第１
の制御ノード８０とインバータＩＮＶ２２を介して転送
ゲートＴＧ３の第２の制御ノード８２とに接続される。
ゲートＮＡＮＤ５の出力は転送ゲートＴＧ２の第１の制
御ノード８４とインバータＩＮＶ２１を介して転送ゲー
トＴＧ２の第２の制御ノード８６とに結合される。
タＮ６の主電極の一方に接続される。インバータＩＮＶ
１６の出力はインバータＩＮＶ１７の入力に接続され、
かつインバータＩＮＶ１７の出力は第２のラッチを形成
するようにインバータＩＮＶ１６の入力に接続される。
インバータＩＮＶ１６の入力は第２のラッチの入力を規
定し、かつトランジスタＮ６の主電極の他方に接合され
る。トランジスタＮ６のゲートはライン７７上で内部ク
ロック信号ＰＨ１を受信するために接続される。インバ
ータＩＮＶ１６の出力は第２のラッチの出力を規定し、
かつゲートＮＡＮＤ４の第１の入力とインバータＩＮＶ
１９を介してゲートＮＡＮＤ５の第１の入力とに与えら
れる。インバータＩＮＶ１８の入力はライン７８に接続
されてシステムクロック信号ＳＹＳＣＬＫを受信する。
インバータＩＮＶ１８の出力はゲートＮＡＮＤ４の第２
の入力とゲートＮＡＮＤ５の第２の入力とに接続され
る。ゲートＮＡＮＤ４の出力は転送ゲートＴＧ３の第１
の制御ノード８０とインバータＩＮＶ２２を介して転送
ゲートＴＧ３の第２の制御ノード８２とに接続される。
ゲートＮＡＮＤ５の出力は転送ゲートＴＧ２の第１の制
御ノード８４とインバータＩＮＶ２１を介して転送ゲー
トＴＧ２の第２の制御ノード８６とに結合される。
【００２３】転送ゲートＴＧ２およびＴＧ３は同様に従
来の伝送ゲートであり、かつ伝送ゲートＴＧ１に類似し
て構成される。インバータＩＮＶ１２の出力はまたライ
ン８８上で伝送ゲートＴＧ２のシグナルイン接続と、イ
ンバータＩＮＶ２３を介してライン９０上で転送ゲート
ＴＧ３のシグナルイン接続とに与えられる。ライン９２
上の転送ゲートＴＧ２のシグナルアウト接続およびライ
ン９４上の転送ゲートＴＧ３のシグナルアウト接続はノ
ード９６で共通に一体結合され、かつインバータＩＮＶ
２０の入力にさらに結合される。インバータＩＮＶ２０
の出力はライン４０上でトグルベース「オア」の結果と
して生じる信号ＴＲを与える。ライン９７上でサンプリ
ングされた制御信号を規定するインバータＩＮＶ１５の
出力はまたライン６４を介してプルダウン論理回路３０
ｂのゲートＮＡＮＤ２の第４の入力と、インバータＩＮ
Ｖ１０およびライン５６を介してプルアップ論理回路３
０ａのゲートＮＡＮＤ１の第３の入力とに与えられる。
来の伝送ゲートであり、かつ伝送ゲートＴＧ１に類似し
て構成される。インバータＩＮＶ１２の出力はまたライ
ン８８上で伝送ゲートＴＧ２のシグナルイン接続と、イ
ンバータＩＮＶ２３を介してライン９０上で転送ゲート
ＴＧ３のシグナルイン接続とに与えられる。ライン９２
上の転送ゲートＴＧ２のシグナルアウト接続およびライ
ン９４上の転送ゲートＴＧ３のシグナルアウト接続はノ
ード９６で共通に一体結合され、かつインバータＩＮＶ
２０の入力にさらに結合される。インバータＩＮＶ２０
の出力はライン４０上でトグルベース「オア」の結果と
して生じる信号ＴＲを与える。ライン９７上でサンプリ
ングされた制御信号を規定するインバータＩＮＶ１５の
出力はまたライン６４を介してプルダウン論理回路３０
ｂのゲートＮＡＮＤ２の第４の入力と、インバータＩＮ
Ｖ１０およびライン５６を介してプルアップ論理回路３
０ａのゲートＮＡＮＤ１の第３の入力とに与えられる。
【００２４】キーパ回路３４は上部キーパ部分３４ａと
下部キーパ部分３４ｂとから形成される。上部キーパ部
分３４ａはＰチャネルＭＯＳトランジスタＰ３と、Ｎチ
ャネルＭＯＳトランジスタＮ７と、インバータＩＮＶ２
４およびＩＮＶ２５とからなる。トランジスタＰ３のソ
ースは電源電位ＶＣＣに接続され、そのゲートは接地電
位に接続され、そのドレインはトランジスタＮ７のドレ
インに接続される。トランジスタＮ７のゲートはインバ
ータＩＮＶ２４の出力に接続され、かつそのソースはイ
ンバータＩＮＶ２５の入力と内部出力ノード４４とに接
続される。インバータＩＮＶ２５の出力はインバータＩ
ＮＶ２４の入力に結合される。
下部キーパ部分３４ｂとから形成される。上部キーパ部
分３４ａはＰチャネルＭＯＳトランジスタＰ３と、Ｎチ
ャネルＭＯＳトランジスタＮ７と、インバータＩＮＶ２
４およびＩＮＶ２５とからなる。トランジスタＰ３のソ
ースは電源電位ＶＣＣに接続され、そのゲートは接地電
位に接続され、そのドレインはトランジスタＮ７のドレ
インに接続される。トランジスタＮ７のゲートはインバ
ータＩＮＶ２４の出力に接続され、かつそのソースはイ
ンバータＩＮＶ２５の入力と内部出力ノード４４とに接
続される。インバータＩＮＶ２５の出力はインバータＩ
ＮＶ２４の入力に結合される。
【００２５】下部キーパ部分３４ｂはＮチャネルトラン
ジスタＮ８およびＮ９と、インバータＩＮＶ２６および
ＩＮＶ２７と、転送ゲートＴＧ４とからなる。インバー
タＩＮＶ２６の出力はライン９８上で転送ゲートＴＧ４
のシグナルイン接続に接続される。トランジスタＮ８の
ドレインはインバータＩＮＶ２６の入力と内部出力ノー
ド４４とに接続される。トランジスタＮ８のゲートはラ
イン１００上で転送ゲートＴＧ４のシグナルアウト接続
とトランジスタＮ９のドレインとに接続される。トラン
ジスタＮ８およびＮ９のソースは接地電位に接続され
る。イネーブル回路３０ｃのゲートＮＡＮＤ３からのラ
イン７６上のキーパ制御信号は転送ゲートＴＧ４の第１
の制御ノードと、インバータＩＮＶ２７を介して転送ゲ
ートＴＧ４の第２の制御ノードと、トランジスタＮ９の
ゲートとに与えられる。ここでもまた、転送ゲートＴＧ
４は従来の伝送ゲートであり伝送ゲートＴＧ１に類似し
て構成される。この発明の遷移ベース「オア」バス回路
２６の動作の理解を与えるために、図４のバス回路の様
々なポイントでの波形図を示す図５（ａ）−図５（ｊ）
がここで参照される。最初に、信号ＲＥＳＥＴおよび信
号ＴＥＳＴはともにローまはた論理「０」レベルである
と仮定する。さらに、信号ＥＮＢＫはハイまたは論理
「１」レベルであり、かつバスライン２２（またノード
２４および４４も）は時間ｔ０に先行してハイの論理レ
ベルで相対的に長い時間の間維持されてきたと仮定す
る。システムクロック信号ＳＹＳＣＬＫは図５（ａ）に
示され、ライン７８に与えられかつシステムクロック発
生器回路（図示せず）によって受信されて図５（ｂ）お
よび図５（ｃ）にそれぞれ示される内部クロック信号Ｐ
Ｈ１およびＰＨ２を発生する。内部クロック信号ＰＨ１
はシステムクロック信号ＳＹＳＣＬＫに対してわずかに
遅延され、かつ内部クロック信号ＰＨ２は信号ＰＨ１の
補数であることが認められるであろう。内部クロック信
号ＰＨ１およびＰＨ２はまた重畳しないものとして示さ
れる。言換えれば、信号ＳＹＳＣＬＫおよびＰＨ１がハ
イの論理レベルのとき内部クロック信号ＰＨ２はローの
論理レベルであり、信号ＳＹＳＣＬＫおよびＰＨ１がロ
ーの論理レベルのとき信号ＰＨ２はハイの論理レベルで
ある。バスライン２２上のトグル信号ＴＳは図５（ｄ）
に示されかつ時間ｔ０でハイの論理レベルである。
ジスタＮ８およびＮ９と、インバータＩＮＶ２６および
ＩＮＶ２７と、転送ゲートＴＧ４とからなる。インバー
タＩＮＶ２６の出力はライン９８上で転送ゲートＴＧ４
のシグナルイン接続に接続される。トランジスタＮ８の
ドレインはインバータＩＮＶ２６の入力と内部出力ノー
ド４４とに接続される。トランジスタＮ８のゲートはラ
イン１００上で転送ゲートＴＧ４のシグナルアウト接続
とトランジスタＮ９のドレインとに接続される。トラン
ジスタＮ８およびＮ９のソースは接地電位に接続され
る。イネーブル回路３０ｃのゲートＮＡＮＤ３からのラ
イン７６上のキーパ制御信号は転送ゲートＴＧ４の第１
の制御ノードと、インバータＩＮＶ２７を介して転送ゲ
ートＴＧ４の第２の制御ノードと、トランジスタＮ９の
ゲートとに与えられる。ここでもまた、転送ゲートＴＧ
４は従来の伝送ゲートであり伝送ゲートＴＧ１に類似し
て構成される。この発明の遷移ベース「オア」バス回路
２６の動作の理解を与えるために、図４のバス回路の様
々なポイントでの波形図を示す図５（ａ）−図５（ｊ）
がここで参照される。最初に、信号ＲＥＳＥＴおよび信
号ＴＥＳＴはともにローまはた論理「０」レベルである
と仮定する。さらに、信号ＥＮＢＫはハイまたは論理
「１」レベルであり、かつバスライン２２（またノード
２４および４４も）は時間ｔ０に先行してハイの論理レ
ベルで相対的に長い時間の間維持されてきたと仮定す
る。システムクロック信号ＳＹＳＣＬＫは図５（ａ）に
示され、ライン７８に与えられかつシステムクロック発
生器回路（図示せず）によって受信されて図５（ｂ）お
よび図５（ｃ）にそれぞれ示される内部クロック信号Ｐ
Ｈ１およびＰＨ２を発生する。内部クロック信号ＰＨ１
はシステムクロック信号ＳＹＳＣＬＫに対してわずかに
遅延され、かつ内部クロック信号ＰＨ２は信号ＰＨ１の
補数であることが認められるであろう。内部クロック信
号ＰＨ１およびＰＨ２はまた重畳しないものとして示さ
れる。言換えれば、信号ＳＹＳＣＬＫおよびＰＨ１がハ
イの論理レベルのとき内部クロック信号ＰＨ２はローの
論理レベルであり、信号ＳＹＳＣＬＫおよびＰＨ１がロ
ーの論理レベルのとき信号ＰＨ２はハイの論理レベルで
ある。バスライン２２上のトグル信号ＴＳは図５（ｄ）
に示されかつ時間ｔ０でハイの論理レベルである。
【００２６】トグルの結果として生じる信号ＴＲは現サ
イクル（Ｎ）でトグル信号ＴＳについてサンプリングさ
れた値が前サイクル（Ｎ−１）でトグル信号についてサ
ンプリングされた値とは異なるときのみハイの論理レベ
ルに駆動されることになっている。他の場合は、トグル
の結果として生じる信号ＴＲは論理「０」レベルで維持
されることになっている。したがって、トグル信号ＴＳ
は時間ｔ０に先行してしばらくの間ハイの論理レベルで
維持されると仮定されたので、図５（ｇ）で示されるよ
うにトグルの結果として生じる信号ＴＲはローの論理レ
ベルであろう。ハイの論理レベルでのこのトグル信号Ｔ
Ｓは、システムクロック信号ＳＹＳＣＬＫがローでかつ
内部クロック信号ＰＨ２がハイであったときには、トラ
ンジスタＮ４およびＮ５と第１のラッチとインバータＩ
ＮＶ１５とを通過することがまたわかる。したがって、
ライン９７上でサンプリングされた制御信号を規定する
インバータＩＮＶ１５の出力は先行サイクル中にサンプ
リングされた値に対応するハイの論理レベルを保持また
はストアしているであろう。時間ｔ０に先行して内部ク
ロック信号ＰＨ１がハイであった場合は、このハイのレ
ベルはトランジスタＮ６と第２のラッチとインバータＩ
ＮＶ１９とを通過する。したがって、ゲートＮＡＮＤ４
の第１の入力はローのレベルであり、かつゲートＮＡＮ
Ｄ５の第１の入力はハイのレベルであろう。時間ｔ０に
先行してシステムクロック信号ＳＹＳＣＬＫが次にロー
になるとき、ゲートＮＡＮＤ５の出力もまた、インバー
タＩＮＶ１２の出力でのハイが転送ゲートＴＧ２および
インバータＩＮＶ２０を通過することを引起こすように
ローになるであろう。したがって、トグルの結果として
生じる信号ＴＲは時間ｔ０で最初は実際にローのレベル
であることが証明された。
イクル（Ｎ）でトグル信号ＴＳについてサンプリングさ
れた値が前サイクル（Ｎ−１）でトグル信号についてサ
ンプリングされた値とは異なるときのみハイの論理レベ
ルに駆動されることになっている。他の場合は、トグル
の結果として生じる信号ＴＲは論理「０」レベルで維持
されることになっている。したがって、トグル信号ＴＳ
は時間ｔ０に先行してしばらくの間ハイの論理レベルで
維持されると仮定されたので、図５（ｇ）で示されるよ
うにトグルの結果として生じる信号ＴＲはローの論理レ
ベルであろう。ハイの論理レベルでのこのトグル信号Ｔ
Ｓは、システムクロック信号ＳＹＳＣＬＫがローでかつ
内部クロック信号ＰＨ２がハイであったときには、トラ
ンジスタＮ４およびＮ５と第１のラッチとインバータＩ
ＮＶ１５とを通過することがまたわかる。したがって、
ライン９７上でサンプリングされた制御信号を規定する
インバータＩＮＶ１５の出力は先行サイクル中にサンプ
リングされた値に対応するハイの論理レベルを保持また
はストアしているであろう。時間ｔ０に先行して内部ク
ロック信号ＰＨ１がハイであった場合は、このハイのレ
ベルはトランジスタＮ６と第２のラッチとインバータＩ
ＮＶ１９とを通過する。したがって、ゲートＮＡＮＤ４
の第１の入力はローのレベルであり、かつゲートＮＡＮ
Ｄ５の第１の入力はハイのレベルであろう。時間ｔ０に
先行してシステムクロック信号ＳＹＳＣＬＫが次にロー
になるとき、ゲートＮＡＮＤ５の出力もまた、インバー
タＩＮＶ１２の出力でのハイが転送ゲートＴＧ２および
インバータＩＮＶ２０を通過することを引起こすように
ローになるであろう。したがって、トグルの結果として
生じる信号ＴＲは時間ｔ０で最初は実際にローのレベル
であることが証明された。
【００２７】時間ｔ１で、内部クロック信号ＰＨ１がハ
イになるとき、前サイクルでサンプリングされ（ハイレ
ベル）かつインバータＩＮＶ１５の出力でストアされた
値はゲートＮＡＮＤ４の第１の入力にローのレベルを提
示し、かつゲートＮＡＮＤ５の第１の入力にハイのレベ
ルを提示するであろう。時間ｔ２で、内部クロック信号
ＰＨ２がハイになるとき、システムクロック信号の現在
のまたはサイクル１に対するトグル信号ＴＳの値がサン
プリングされるであろう。ここで再びインバータＩＮＶ
１５の出力でハイのレベルがストアされるであろう。同
時に、タイムｔ２でローであるシステムクロック信号は
ゲートＮＡＮＤ５の出力がローになることを引起こすで
あろう。ゲートＮＡＮＤ５の出力は図５（ｅ）に示され
る。これはひいては伝送ゲートＴＧ２が閉鎖することを
引起こすであろう。したがって、インバータＩＮＶ１２
からのハイはインバータＩＮＶ２０によって再び反転さ
れ、かつ結果として生じる信号ＴＲはタイムｔ２でロー
のレベルでとどまるであろう。結果として生じる信号Ｔ
Ｒは図５（ｇ）に示される。
イになるとき、前サイクルでサンプリングされ（ハイレ
ベル）かつインバータＩＮＶ１５の出力でストアされた
値はゲートＮＡＮＤ４の第１の入力にローのレベルを提
示し、かつゲートＮＡＮＤ５の第１の入力にハイのレベ
ルを提示するであろう。時間ｔ２で、内部クロック信号
ＰＨ２がハイになるとき、システムクロック信号の現在
のまたはサイクル１に対するトグル信号ＴＳの値がサン
プリングされるであろう。ここで再びインバータＩＮＶ
１５の出力でハイのレベルがストアされるであろう。同
時に、タイムｔ２でローであるシステムクロック信号は
ゲートＮＡＮＤ５の出力がローになることを引起こすで
あろう。ゲートＮＡＮＤ５の出力は図５（ｅ）に示され
る。これはひいては伝送ゲートＴＧ２が閉鎖することを
引起こすであろう。したがって、インバータＩＮＶ１２
からのハイはインバータＩＮＶ２０によって再び反転さ
れ、かつ結果として生じる信号ＴＲはタイムｔ２でロー
のレベルでとどまるであろう。結果として生じる信号Ｔ
Ｒは図５（ｇ）に示される。
【００２８】図５（ｈ）からわかるように、アサーショ
ン信号は時間ｔ１の間アサートされなかった（つまりＤ
ＡＴＡ＝１）ことが認められるであろう。内部クロック
信号ＰＨ１がハイである時間ｔ１の間、ゲートＮＡＮＤ
２の出力はローになるであろう、なぜならインバータＩ
ＮＶ５の出力で前サイクルでストアされたハイはライン
６４で与えられかつライン６２は既にハイのレベルであ
るからである。しかしながら、入力アサーション信号は
ハイのレベルであるので、第２の制御信号を規定するゲ
ートＮＯＲ１の出力はローでありかつそれによりトラン
ジスタＮ２を非導通的にさせる。同時に、時間ｔ１のゲ
ートＮＡＮＤ１の出力はハイになるであろう、なぜなら
インバータＩＮＶ１５からのハイはインバータＩＮＶ１
０によって反転されライン５６上でローを引起こすから
である。したがって、転送ゲートＴＧ１は開きかつ第１
の制御信号を規定するインバータＩＮＶ７の出力はトラ
ンジスタＮ１を非導通的にさせるように（トランジスタ
Ｐ２の導通のために）ローになるであろう。したがっ
て、内部出力ノード４４上のハイのレベルはトランジス
タＮ７がオンにされるので上部キーパ回路部分３４ａに
よって維持されるであろう。下部キーパ部分３４ｂはト
ランジスタＮ８は導通でないのでオフにされることもま
た認められるであろう。
ン信号は時間ｔ１の間アサートされなかった（つまりＤ
ＡＴＡ＝１）ことが認められるであろう。内部クロック
信号ＰＨ１がハイである時間ｔ１の間、ゲートＮＡＮＤ
２の出力はローになるであろう、なぜならインバータＩ
ＮＶ５の出力で前サイクルでストアされたハイはライン
６４で与えられかつライン６２は既にハイのレベルであ
るからである。しかしながら、入力アサーション信号は
ハイのレベルであるので、第２の制御信号を規定するゲ
ートＮＯＲ１の出力はローでありかつそれによりトラン
ジスタＮ２を非導通的にさせる。同時に、時間ｔ１のゲ
ートＮＡＮＤ１の出力はハイになるであろう、なぜなら
インバータＩＮＶ１５からのハイはインバータＩＮＶ１
０によって反転されライン５６上でローを引起こすから
である。したがって、転送ゲートＴＧ１は開きかつ第１
の制御信号を規定するインバータＩＮＶ７の出力はトラ
ンジスタＮ１を非導通的にさせるように（トランジスタ
Ｐ２の導通のために）ローになるであろう。したがっ
て、内部出力ノード４４上のハイのレベルはトランジス
タＮ７がオンにされるので上部キーパ回路部分３４ａに
よって維持されるであろう。下部キーパ部分３４ｂはト
ランジスタＮ８は導通でないのでオフにされることもま
た認められるであろう。
【００２９】ここで集積回路チップＩＣ１、ＩＣ２、…
ＩＣｎのうちの１つ以上がバスライン２２を駆動または
アサートするつもりであると仮定する。アサートするた
めにバスライン２２上のトグル信号ＴＳは前サイクルま
たはサイクル１でサンプリングされた値とは異なるシス
テムクロック信号の現サイクルまたはサイクル２の値に
駆動されなければならない。したがって、トグル信号Ｔ
Ｓは時間ｔ３ｃでローのレベルに駆動されなければなら
ない。議論を容易にするために、アサートしているのは
チップＩＣ１であるとさらに仮定する。この結果を得る
ために入力アサーション信号ＤＡＴＡは内部クロック信
号ＰＨ１がハイである時間の間でのみアサートされ（Ｄ
ＡＴＡ＝０）、他の態様ではハイのレベルであることが
強制される。したがって、信号ＰＨ１が時間ｔ３でハイ
のとき信号ＤＡＴＡは時間ｔ３ａでローにされる。転送
ゲートＴＧ１はゲートＮＡＮＤ１の出力がハイのままで
あるために時間ｔ３で開き、図５（ｉ）で示されるよう
にライン４６上の第１の制御信号はトランジスタＰ２の
導通のためにローであろう。同時に、ゲートＮＡＮＤ２
の出力はその入力すべてがハイになるので時間ｔ３でロ
ーになるであろう。結果として、図５（ｊ）で示される
ようにライン４８上の第２の制御信号は時間ｔ３ｂでハ
イになり、それはトランジスタＮ２をオンにしそれによ
りノード４４でハイのレベルをプルダウンする。その結
果トグル信号ＴＳは時間ｔ３ｃでローになるであろう。
ＩＣｎのうちの１つ以上がバスライン２２を駆動または
アサートするつもりであると仮定する。アサートするた
めにバスライン２２上のトグル信号ＴＳは前サイクルま
たはサイクル１でサンプリングされた値とは異なるシス
テムクロック信号の現サイクルまたはサイクル２の値に
駆動されなければならない。したがって、トグル信号Ｔ
Ｓは時間ｔ３ｃでローのレベルに駆動されなければなら
ない。議論を容易にするために、アサートしているのは
チップＩＣ１であるとさらに仮定する。この結果を得る
ために入力アサーション信号ＤＡＴＡは内部クロック信
号ＰＨ１がハイである時間の間でのみアサートされ（Ｄ
ＡＴＡ＝０）、他の態様ではハイのレベルであることが
強制される。したがって、信号ＰＨ１が時間ｔ３でハイ
のとき信号ＤＡＴＡは時間ｔ３ａでローにされる。転送
ゲートＴＧ１はゲートＮＡＮＤ１の出力がハイのままで
あるために時間ｔ３で開き、図５（ｉ）で示されるよう
にライン４６上の第１の制御信号はトランジスタＰ２の
導通のためにローであろう。同時に、ゲートＮＡＮＤ２
の出力はその入力すべてがハイになるので時間ｔ３でロ
ーになるであろう。結果として、図５（ｊ）で示される
ようにライン４８上の第２の制御信号は時間ｔ３ｂでハ
イになり、それはトランジスタＮ２をオンにしそれによ
りノード４４でハイのレベルをプルダウンする。その結
果トグル信号ＴＳは時間ｔ３ｃでローになるであろう。
【００３０】さらに、信号ＰＨ１は時間ｔ３ｂでなおハ
イであるので、インバータＩＮＶ５の出力でサンプリン
グされかつストアされた前の値（つまりハイのレベル）
はトランジスタＮ６を通過するであろう。したがって、
インバータＩＮＶ１９の出力はここでハイになるであろ
う。システムクロック信号ＳＹＳＣＬＫが時間ｔ４でロ
ーになるとき、ゲートＮＡＮＤ５の出力は転送ゲートＴ
Ｇ２をオンにするようにローになるであろう。このこと
はノード４４のローがそこを通過することを許容しかつ
ライン４０上で結果として生じる信号ＴＲが時間ｔ５で
ハイになることを引起こすであろう。これは結果として
生じる信号ＴＲはサイクル（Ｎ）またはサイクル２でサ
ンプリングされた値がサイクル（Ｎ−１）またはサイク
ル１でサンプリングされたものと異なるときにのみハイ
にされるという強制と一致する。
イであるので、インバータＩＮＶ５の出力でサンプリン
グされかつストアされた前の値（つまりハイのレベル）
はトランジスタＮ６を通過するであろう。したがって、
インバータＩＮＶ１９の出力はここでハイになるであろ
う。システムクロック信号ＳＹＳＣＬＫが時間ｔ４でロ
ーになるとき、ゲートＮＡＮＤ５の出力は転送ゲートＴ
Ｇ２をオンにするようにローになるであろう。このこと
はノード４４のローがそこを通過することを許容しかつ
ライン４０上で結果として生じる信号ＴＲが時間ｔ５で
ハイになることを引起こすであろう。これは結果として
生じる信号ＴＲはサイクル（Ｎ）またはサイクル２でサ
ンプリングされた値がサイクル（Ｎ−１）またはサイク
ル１でサンプリングされたものと異なるときにのみハイ
にされるという強制と一致する。
【００３１】システムクロック信号のサイクル２の間、
時間ｔ４で値がサンプリングされた後すぐに、信号ＰＨ
２はタイムｔ６でハイになるであろう。これはサイクル
２に対してサンプリングされた値（つまりローのレベ
ル）がインバータＩＮＶ１５の出力でストアされること
を許容する。時間ｔ７ｃでライン３６上で他のアサーシ
ョンを行なうために、トグル信号ＴＳがサイクル２でサ
ンプリングされたものと異なるサイクル３の値に駆動さ
れることを引起こすことによって、アサーション信号Ｄ
ＡＴＡは時間ｔ７でローにされる。信号ＰＨ１が時間ｔ
７でハイであるので、ゲートＮＡＮＤ１の出力はそのす
べての入力がハイでありかつ転送ゲートＴＧ１はオンさ
れるのでローになるであろう。これはアサーション信号
ＤＡＴＡが転送ゲートＴＧ１を通過することを許容し、
かつ時間ｔ７ｂでライン４６上の第１の制御信号はトラ
ンジスタＮ１を導通的にさせるようにハイになるであろ
う。ゲートＮＡＮＤ２の出力はライン６４上の入力がロ
ーになるのでハイにされるであろうことが認められるで
あろう。したがって、第２の制御信号はローになりかつ
トランジスタＮ２はオフにされるであろう。
時間ｔ４で値がサンプリングされた後すぐに、信号ＰＨ
２はタイムｔ６でハイになるであろう。これはサイクル
２に対してサンプリングされた値（つまりローのレベ
ル）がインバータＩＮＶ１５の出力でストアされること
を許容する。時間ｔ７ｃでライン３６上で他のアサーシ
ョンを行なうために、トグル信号ＴＳがサイクル２でサ
ンプリングされたものと異なるサイクル３の値に駆動さ
れることを引起こすことによって、アサーション信号Ｄ
ＡＴＡは時間ｔ７でローにされる。信号ＰＨ１が時間ｔ
７でハイであるので、ゲートＮＡＮＤ１の出力はそのす
べての入力がハイでありかつ転送ゲートＴＧ１はオンさ
れるのでローになるであろう。これはアサーション信号
ＤＡＴＡが転送ゲートＴＧ１を通過することを許容し、
かつ時間ｔ７ｂでライン４６上の第１の制御信号はトラ
ンジスタＮ１を導通的にさせるようにハイになるであろ
う。ゲートＮＡＮＤ２の出力はライン６４上の入力がロ
ーになるのでハイにされるであろうことが認められるで
あろう。したがって、第２の制御信号はローになりかつ
トランジスタＮ２はオフにされるであろう。
【００３２】同時に、インバータＩＮＶ１５の出力での
ローのレベルはトランジスタＮ６を通過し、かつハイは
ゲートＮＡＮＤ４の第１の入力に現われるであろう。時
間ｔ８でシステムクロック信号がローでありかつ内部ク
ロック信号ＰＨ２がハイになるとき、ゲートＮＡＮＤ４
の出力は転送ゲートＴＧ３をオンにするようにローにな
るであろう。したがって、システムクロックの第３のサ
イクルの間インバータＩＮＶ１２の出力でのハイは転送
ゲートＴＧ３を通過し、結果として生じる信号ＴＲがハ
イでとどまることを引起こすであろう。
ローのレベルはトランジスタＮ６を通過し、かつハイは
ゲートＮＡＮＤ４の第１の入力に現われるであろう。時
間ｔ８でシステムクロック信号がローでありかつ内部ク
ロック信号ＰＨ２がハイになるとき、ゲートＮＡＮＤ４
の出力は転送ゲートＴＧ３をオンにするようにローにな
るであろう。したがって、システムクロックの第３のサ
イクルの間インバータＩＮＶ１２の出力でのハイは転送
ゲートＴＧ３を通過し、結果として生じる信号ＴＲがハ
イでとどまることを引起こすであろう。
【００３３】図５（ｄ）で示されるトグル信号ＴＳのお
よび図５（ｇ）で示されるトグルの結果として生じる信
号ＴＲの波形図を得るためにシステムクロック信号の残
余のサイクル４ないし７に対して同様の分析がなされ得
ることは明らかなはずである。例示のためにサイクル４
およびサイクル６の間で追加のアサーションがなされた
が、システムクロック信号のサイクル５およびサイクル
７の間ではいかなるアサーションもなされなかったこと
がわかる。簡潔に言うと入力アサーション信号はシステ
ムクロック信号ＳＹＳＣＬＫまたは第１の内部クロック
信号ＰＨ１がハイの論理レベルである時間の間ローの論
理レベルへ駆動され、アサーションを示すように、バス
ライン上のトグル信号ＴＳが先行サイクル（Ｎ−１）で
サンプリングされた値とは異なるべき現サイクル（Ｎ）
の値に駆動されることを引起こす。言換えればもしハイ
の論理レベルが先行サイクルでサンプリングされれば、
プルダウン論理回路３０ｂはライン４８上の第２の制御
信号を介して出力ドライバ段２８のトランジスタＮ２が
オンにされることを引起こすであろう。結果として、ハ
イの論理レベルはローのレベルへプルダウンされるであ
ろう。一方、もしローのレベルが先行サイクルでサンプ
リングされれば、プルアップ論理回路３０ａは出力ドラ
イバ段２８のトランジスタＮ１が、入力アサーション信
号がローの論理レベルへ駆動されるときライン４６上の
第１の制御信号を介してオンにされることを引起こすで
あろう。これはひいてはトグル信号がハイの論理レベル
へプルアップされることを引起こすであろう。
よび図５（ｇ）で示されるトグルの結果として生じる信
号ＴＲの波形図を得るためにシステムクロック信号の残
余のサイクル４ないし７に対して同様の分析がなされ得
ることは明らかなはずである。例示のためにサイクル４
およびサイクル６の間で追加のアサーションがなされた
が、システムクロック信号のサイクル５およびサイクル
７の間ではいかなるアサーションもなされなかったこと
がわかる。簡潔に言うと入力アサーション信号はシステ
ムクロック信号ＳＹＳＣＬＫまたは第１の内部クロック
信号ＰＨ１がハイの論理レベルである時間の間ローの論
理レベルへ駆動され、アサーションを示すように、バス
ライン上のトグル信号ＴＳが先行サイクル（Ｎ−１）で
サンプリングされた値とは異なるべき現サイクル（Ｎ）
の値に駆動されることを引起こす。言換えればもしハイ
の論理レベルが先行サイクルでサンプリングされれば、
プルダウン論理回路３０ｂはライン４８上の第２の制御
信号を介して出力ドライバ段２８のトランジスタＮ２が
オンにされることを引起こすであろう。結果として、ハ
イの論理レベルはローのレベルへプルダウンされるであ
ろう。一方、もしローのレベルが先行サイクルでサンプ
リングされれば、プルアップ論理回路３０ａは出力ドラ
イバ段２８のトランジスタＮ１が、入力アサーション信
号がローの論理レベルへ駆動されるときライン４６上の
第１の制御信号を介してオンにされることを引起こすで
あろう。これはひいてはトグル信号がハイの論理レベル
へプルアップされることを引起こすであろう。
【００３４】さらに、ライン４０上の結果として生じる
信号ＴＲは、システムクロック信号の現サイクル（Ｎ）
の間でサンプリングされた値が先行サイクル（Ｎ−１）
でサンプリングされた値とは異なるときにのみハイの論
理レベルで維持されるであろう。言換えればもしインバ
ータＩＮＶ１２の出力が現サイクルに対応するローの論
理レベルでありかつインバータＩＮＶ１５の出力が先行
サイクルに対応するハイの論理レベルであれば、ゲート
ＮＡＮＤ５は結果として生じる信号にハイのレベルを提
示するように転送ゲートＴＧ２がオンになることを引起
こすであろう。またもしインバータＩＮＶ１２の出力が
現サイクルに対してローのレベルでありかつインバータ
ＩＮＶ１５の出力が先行サイクルに対してハイのレベル
であれば、ゲートＮＡＮＤ４はライン４０上の結果とし
て生じる信号ＴＲにハイのレベルを再び提示するように
転送ゲートＴＧ３がオンになることを引起こすであろ
う。現サイクルおよび前サイクルの間にサンプリングさ
れた値が同一（つまり両方ともハイまたはロー）である
他の場合では、結果として生じる信号ＴＲはローのレベ
ルであろう。
信号ＴＲは、システムクロック信号の現サイクル（Ｎ）
の間でサンプリングされた値が先行サイクル（Ｎ−１）
でサンプリングされた値とは異なるときにのみハイの論
理レベルで維持されるであろう。言換えればもしインバ
ータＩＮＶ１２の出力が現サイクルに対応するローの論
理レベルでありかつインバータＩＮＶ１５の出力が先行
サイクルに対応するハイの論理レベルであれば、ゲート
ＮＡＮＤ５は結果として生じる信号にハイのレベルを提
示するように転送ゲートＴＧ２がオンになることを引起
こすであろう。またもしインバータＩＮＶ１２の出力が
現サイクルに対してローのレベルでありかつインバータ
ＩＮＶ１５の出力が先行サイクルに対してハイのレベル
であれば、ゲートＮＡＮＤ４はライン４０上の結果とし
て生じる信号ＴＲにハイのレベルを再び提示するように
転送ゲートＴＧ３がオンになることを引起こすであろ
う。現サイクルおよび前サイクルの間にサンプリングさ
れた値が同一（つまり両方ともハイまたはロー）である
他の場合では、結果として生じる信号ＴＲはローのレベ
ルであろう。
【００３５】前述の詳細な説明から、この発明は共通バ
スラインおよびバスラインに接続された複数個のI.C.チ
ップを含むＶＬＳＩシステムでの使用のための出力ドラ
イバ段とサンプリング／保持回路と制御論理回路とから
形成される遷移ベースワイヤード「オア」バス回路を提
供することがわかる。この発明のワイヤード「オア」バ
ス回路はいかなる外的構成要素の使用も解消し、かつ低
減された電力消費を有し、かつ動作の高速性を有する。
さらに、特定の応用に依存して、キーパ回路はバスライ
ン上で特定の論理レベルを維持するためにI.C.チップの
うちただ１つ上でまたはI.C.チップの各々上で与えられ
てもよい。
スラインおよびバスラインに接続された複数個のI.C.チ
ップを含むＶＬＳＩシステムでの使用のための出力ドラ
イバ段とサンプリング／保持回路と制御論理回路とから
形成される遷移ベースワイヤード「オア」バス回路を提
供することがわかる。この発明のワイヤード「オア」バ
ス回路はいかなる外的構成要素の使用も解消し、かつ低
減された電力消費を有し、かつ動作の高速性を有する。
さらに、特定の応用に依存して、キーパ回路はバスライ
ン上で特定の論理レベルを維持するためにI.C.チップの
うちただ１つ上でまたはI.C.チップの各々上で与えられ
てもよい。
【００３６】現在のところこの発明の好ましい実施例と
考えられるものが例示されかつ説明されてきたが、様々
な変形および修正がなされてもよくかつこの発明の真の
範囲を逸脱することなく均等物によってそのエレメント
が代用されもよいということが当業者によって理解され
るであろう。それに加えて、多くの修正がその中心の範
囲から逸脱することなくこの発明の教示に対して特定の
状況または材料を適合するためになされてもよい。した
がって、この発明はこの発明を実施するために企図され
たベストモードとして開示された特定の実施例に制限さ
れず、この発明は前掲の特許請求の範囲に入るすべての
実施例を含むであろうことが意図される。
考えられるものが例示されかつ説明されてきたが、様々
な変形および修正がなされてもよくかつこの発明の真の
範囲を逸脱することなく均等物によってそのエレメント
が代用されもよいということが当業者によって理解され
るであろう。それに加えて、多くの修正がその中心の範
囲から逸脱することなくこの発明の教示に対して特定の
状況または材料を適合するためになされてもよい。した
がって、この発明はこの発明を実施するために企図され
たベストモードとして開示された特定の実施例に制限さ
れず、この発明は前掲の特許請求の範囲に入るすべての
実施例を含むであろうことが意図される。
【図１】先行技術のワイヤード「オア」バス回路の単純
化された概略図である。
化された概略図である。
【図２】他の先行技術のワイヤード「オア」バス回路の
単純化された概略の回路図である。
単純化された概略の回路図である。
【図３】複数個の相互接続された集積回路チップを有
し、各々のチップはこの発明の原理に従って構成された
ワイヤード「オア」バス回路を含むＶＬＳＩシステムを
示すブロック図である。
し、各々のチップはこの発明の原理に従って構成された
ワイヤード「オア」バス回路を含むＶＬＳＩシステムを
示すブロック図である。
【図４】この発明のワイヤード「オア」バス回路の詳細
な概略の回路図である。
な概略の回路図である。
【図５】（ａ）−（ｊ）はその動作を理解するのに役立
つ図４の回路の様々なポイントでのタイミング図であ
る。
つ図４の回路の様々なポイントでのタイミング図であ
る。
２８ 出力ドライバ段手段 ３０ 制御論理回路手段 ３０ａ プルアップ論理手段 ３０ｂ プルダウン論理手段 ３２ サンプリング／保持回路 ３４ キーパ回路手段 ３４ａ 上部キーパ部分 ３４ｂ 下部キーパ部分
Claims (20)
- 【請求項１】 共通バスラインおよびバスラインに接続
された複数個のI.C.チップを含むＶＬＳＩシステムでの
使用のための遷移ベースワイヤード「オア」バス回路で
あって、 第１の制御信号に応答してバスラインに結合された内部
出力ノードでローの論理レベルからハイの論理レベルへ
の遷移を発生し、かつ第２の制御信号に応答して内部出
力ノードでハイの論理レベルからローの論理レベルへの
遷移を発生するための出力ドライバ段手段（２８）と、 システムクロック信号と第１の内部クロック信号と第２
の内部クロック信号とに応答して、現サイクル（Ｎ）の
間バスライン上でトグル信号の値をサンプリングし、先
行サイクル（Ｎ−１）の間バスライン上でトグル信号の
サンプルに対応するサンプル制御信号の値をストアし、
かつトグルベース「オア」の結果として生ずる信号を発
生するためのサンプリング／保持回路手段（３２）と、 入力アサーション信号とサンプル制御信号のストアされ
た値とに応答して前記第１および第２の制御信号を発生
するための制御論理回路手段（３０）とを含み、 前記入力アサーション信号は第１の内部クロック信号が
ハイの論理レベルである時間の間ローの論理レベルへ駆
動されて、アサーションを示すように、バスライン上の
トグル信号が先行サイクルでサンプリングされた値とは
異なるべき現サイクルの値に駆動されることを引起こ
し、 前記結果として生じる信号は現サイクルの間にサンプリ
ングされた値が先行サイクルでサンプリングされた値と
は異なるときにのみハイの論理レベルで維持される、遷
移ベースワイヤード「オア」バス回路。 - 【請求項２】 前記出力ドライバ段手段（２８）はプル
アップトランジスタ（Ｎ１）とプルダウントランジスタ
（Ｎ２）とを含み、前記プルアップトランジスタ（Ｎ
１）の主電極の一方は電源電位に接続され、主電極の他
方は内部ノードに接続され、かつその制御電極は前記第
１の前記信号を受けるために結合され、前記プルダウン
トランジスタ（Ｎ２）の主電極の一方は内部ノードに接
続され、その主電極の他方は接地電位に接続され、かつ
その制御電極は前記第２の制御信号を受けるために結合
される、請求項１に記載のバス回路。 - 【請求項３】 前記プルアップトランジスタ（Ｎ１）は
ＮチャネルＭＯＳトランジスタである、請求項２に記載
のバス回路。 - 【請求項４】 前記プルダウントランジスタ（Ｎ２）は
ＮチャネルＭＯＳトランジスタである、請求項３に記載
のバス回路。 - 【請求項５】 前記サンプリング／保持回路手段（３
２）は、前記バスラインに結合されて前記第２の内部ク
ロック信号がハイの論理レベルであるとき現サイクルの
間トグル信号の値をサンプリングするための、かつ前記
第１の内部クロック信号がハイの論理レベルであるとき
現サイクルの間にサンプリングされた値をストアするた
めの第１のラッチ手段と、前記第１のラッチ手段に結合
されて前記第１の内部クロック信号がハイの論理レベル
であるとき前サイクルの間に前記第１のラッチにストア
されたトグル信号の値をサンプリングするための、かつ
前記第２の内部クロック信号がハイの論理レベルである
とき前サイクルに応答する値のサンプルをストアするた
めの第２のラッチ手段と、結果として生じる信号を発生
するように、システムクロック信号がローの論理レベル
であるとき、現サイクルの間にトグル信号についてサン
プリングされた値と前サイクルの間でトグル信号につい
てサンプリングされた値とに対して排他的「オア」関数
を行なうための第１の論理手段とを含む、請求項１に記
載のバス回路。 - 【請求項６】 前記第１のラッチ手段は第１のＮチャネ
ルＭＯＳトランジスタ（Ｎ４）と第２のＮチャネルＭＯ
トランジスタ（Ｎ５）と第１ないし第３のインバータ
（ＩＮＶ１３、ＩＮＶ１４、ＩＮＶ１５）とを含み、前
記第１のトランジスタ（Ｎ４）の主電極の一方は前記バ
スラインに結合されかつそのゲートはシステムクロック
信号を受けるために結合され、前記第２のトランジスタ
（Ｎ５）の主電極の一方は前記第１のトランジスタ（Ｎ
４）の主電極の他方に結合されかつそのゲートは第２の
内部クロック信号を受けるために結合され、前記第１の
インバータ（ＩＮＶ１３）の入力は前記第２のトランジ
スタ（Ｎ５）の主電極のもう一方と前記第２のインバー
タ（ＩＮＶ１４）の出力とに結合され、前記第１のイン
バータ（ＩＮＶ１３）の出力は前記第２のインバータ
（ＩＮＶ１４）の入力と前記第３のインバータ（ＩＮＶ
１５）の出力とに結合され、前記第１および第２のイン
バータは第１のラッチを規定し、前記第３のインバータ
の出力は前サイクルの間トグル信号についてサンプリン
グされた値を示すサンプリングされた制御信号を与え
る、請求項５に記載のバス回路。 - 【請求項７】 前記第２のラッチ手段は第３のＮチャネ
ルＭＯＳトランジスタ（Ｎ６）と第４および第５のイン
バータ（ＩＮＶ１６、ＩＮＶ１７）とを含み、前記第３
のトランジスタ（Ｎ６）の主電極の一方は前記第３のイ
ンバータ（ＩＮＶ１５）の出力に結合されかつそのゲー
トは第１の内部クロック信号を受けるために結合され、
前記第４のインバータ（ＩＮＶ１６）の入力は前記第３
のトランジスタ（Ｎ６）の主電極のもう一方と前記第５
のインバータ（ＩＮＶ１７）の出力とに結合され、前記
第４のインバータ（ＩＮＶ１６）の出力は前記第５のイ
ンバータ（ＩＮＶ１７）の入力に結合され、前記第４お
よび第５のインバータは第２のラッチを規定する、請求
項６に記載のバス回路。 - 【請求項８】 前記第１の論理手段は第１および第２の
入力ならびに出力を有する第１のＮＡＮＤ論理ゲート
（ＮＡＮＤ５）と、第１および第２の制御ノードとシグ
ナルイン接続とシグナルアウト接続とを有する第１の転
送ゲート（ＴＧ２）と、第１および第２の入力ならびに
出力を有する第２のＮＡＮＤ論理ゲート（ＮＡＮＤ４）
と、第１および第２の制御ノードとシグナルイン接続と
シグナルアウト接続とを有する第２の転送ゲート（ＴＧ
３）とを含み、前記第１の論理ゲート（ＮＡＮＤ５）の
第１の入力は第６のインバータ（ＩＮＶ１９）を介して
前記第４のインバータ（ＩＮＶ１６）の出力に結合さ
れ、その第２の入力は第７のインバータ（ＩＮＶ１８）
を介してシステムクロック信号を受信するために接続さ
れ、その出力は前記第１の転送ゲート（ＴＧ２）の第１
および第２の制御ノードに結合され、前記第２のゲート
（ＮＡＮＤ４）の第１の入力は前記第４のインバータ
（ＩＮＶ１６）の出力に接続され、その第２の入力は第
７のインバータ（ＩＮＶ１８）を介してシステムクロッ
ク信号を受信するために接続され、その出力は前記第２
の転送ゲートＴＧ３の第１および第２の制御ノードに結
合され、前記第１の転送ゲート（ＴＧ２）のシグナルイ
ン接続はバスラインに結合されかつ前記第２の転送ゲー
ト（ＴＧ３）のシグナルイン接続は第８のインバータ
（ＩＮＶ２３）を介してバスラインに結合され、前記第
１および第２の転送ゲート（ＴＧ２、ＴＧ３）のシグナ
ルアウト接続は一体結合されかつ第９のインバータ（Ｉ
ＮＶ２０）の入力に接続され、前記第９のインバータの
出力は結果として生じる信号を与える、請求項７に記載
のバス回路。 - 【請求項９】 前記制御論理手段（３０）は前記入力ア
サーション信号がローの論理レベルでかつサンプリング
された制御信号のためにストアされた値がローの論理レ
ベルであるときにのみハイの論理レベルを有するように
前記第１の制御信号を発生するためのプルアップ論理手
段（３０ａ）を含む、請求項１に記載のバス回路。 - 【請求項１０】 前記プルアップ論理手段（３０ａ）
は、第１および第２の入力ならびに出力を有する第１の
ＮＡＮＤ論理ゲート（ＮＡＮＤ１）と、第１および第２
の制御ノードとシグナルイン接続とシグナルアウト接続
とを有する伝送ゲート（ＴＧ１）と、第１および第２の
ＰチャネルＭＯＳトランジスタ（Ｐ１、Ｐ２）と、Ｎチ
ャネルＭＯＳトランジスタ（Ｎ３）と、第１ないし第３
のインバータ（ＩＮＶ６、ＩＮＶ７、ＩＮＶ１０）とを
含み、前記第１のゲート（ＮＡＮＤ１）の第１の入力は
前記第１の内部クロック信号を受信するために結合さ
れ、その第２の入力は第１のインバータ（ＩＮＶ１０）
を介してサンプル制御信号のストアされた値を受信する
ために結合され、その出力は前記伝送ゲート（ＴＧ１）
の第２のインバータ（ＩＮＶ６）を介して前記第１の制
御ノードと前記第２の制御ノードとに接続され、前記第
１のＰチャネルトランジスタ（Ｐ１）のソースは電源電
位に接続されかつそのドレインは前記第２のＰチャネル
トランジスタ（Ｐ２）のソースに接続され、前記第２の
Ｐチャネル（Ｐ２）のゲートは前記第２のインバータ
（ＩＮＶ６）の出力に接続され、そのドレインは転送ゲ
ート（ＴＧ１）のシグナルアウト接続と前記Ｎチャネル
トランジスタ（Ｎ３）のドレインとに接続され、前記Ｎ
チャネルトランジスタ（Ｎ３）のゲートはリセット／テ
スト信号に接続されかつそのソースは接地電位に接続さ
れ、前記第３のインバータ（ＩＮＶ７）の入力は転送ゲ
ート（ＴＧ１）のシグナルアウト接続に接続されかつそ
の出力は前記第１の制御信号を与え、前記転送ゲート
（ＴＧ１）のシグナルイン接続は前記入力アサーション
信号を受信するために接続される、請求項９に記載のバ
ス回路。 - 【請求項１１】 前記制御論理手段（３０）は前記入力
アサーション信号がローの論理レベルでかつ前記サンプ
ル制御信号のためにストアされた値がハイの論理レベル
であるときにのみハイの論理レベルを有するように前記
第２の制御信号を発生するためのプルダウン論理手段
（３０ｂ）をさらに含む、請求項１０に記載のバス回
路。 - 【請求項１２】 前記プルダウン論理手段（３０ｂ）は
第１、第２および第３の入力ならびに出力を有する第２
のＮＡＮＤ論理ゲート（ＮＡＮＤ２）と、第１および第
２の入力ならびに出力を有するＮＯＲ論理ゲート（ＮＯ
Ｒ１）と、第４のインバータ（ＩＮＶ８）とを含み、前
記第２のゲート（ＮＡＮＤ２）の第１の入力は前記第１
の内部クロック信号を受信するために結合され、その第
２の入力は前記第４のインバータ（ＩＮＶ８）を介して
前記第３のインバータ（ＩＮＶ７）の出力を受けるため
に結合され、その第３の入力はサンプリングされた制御
信号を受信するために結合され、その出力は前記ゲート
（ＮＯＲ１）の第１の入力に結合され、前記ＮＯＲゲー
ト（ＮＯＲ１）の第２の入力は前記入力アサーション信
号を受信するために結合されかつその出力は前記第２の
制御信号を与える、請求項１１に記載のバス回路。 - 【請求項１３】 内部ノードがローからハイへ遷移した
後前記内部出力ノードをハイの論理レベルに維持するた
めの上部キーパ部分（３４ａ）と、内部ノードがハイか
らローへ遷移した後前記内部出力ノードをローの論理レ
ベルに維持するための下部キーパ部分（３４ｂ）とを有
するキーパ回路手段（３４）をさらに含む、請求項１に
記載のバス回路。 - 【請求項１４】 前記上部キーパ部分（３４ａ）はＰチ
ャネルＭＯＳトランジスタ（Ｐ３）と、ＮチャネルＭＯ
Ｓトランジスタ（Ｎ７）と、第１および第２のインバー
タ（ＩＮＶ２４、ＩＮＶ２５）とから形成され、前記Ｐ
チャネルトランジスタ（Ｐ３）のソースは電源電位に接
続され、そのゲートは接地電位に接続され、そのドレイ
ンは前記Ｎチャネルトランジスタ（Ｎ７）のドレインに
接続され、前記Ｎチャネルトランジスタ（Ｎ７）のゲー
トは前記第１のインバータ（ＩＮＶ２４）の出力に接続
され、かつそのソースは前記第２のインバータ（ＩＮＶ
２５）の入力に接続され、前記第２のインバータ（ＩＮ
Ｖ２５）の入力はまた内部出力ノードに接続されかつそ
の出力は前記第１のインバータ（ＩＮＶ２４）の入力に
接続される、請求項１３に記載のバス回路。 - 【請求項１５】 前記下部キーパ回路部分（３４ｂ）は
第２のＮチャネルＭＯＳトランジスタ（Ｎ８）と、第３
のＮチャネルＭＯＳトランジスタ（Ｎ９）と、第１およ
び第２の制御ノードとシグナルイン接続とシグナルアウ
ト接続とを有する転送ゲート（ＴＧ４）と、第３および
第４のインバータ（ＩＮＶ２６、ＩＮＶ２７）とから形
成され、前記第２のＮチャネルトランジスタ（Ｎ８）の
ドレインは内部出力ノードと前記第３のインバータ（Ｉ
ＮＶ２６）の入力とに接続され、前記第２のＮチャネル
トランジスタ（Ｎ８）のゲートは前記第３のＮチャネル
トランジスタ（Ｎ９）のドレインに接続されかつそのソ
ースは接地電位に接続され、前記第３のＮチャネルトラ
ンジスタ（Ｎ９）のゲートはイネーブル信号を受信する
ために結合されかつそのソースは接地電位に接続され、
前記転送ゲート（ＴＧ４）の第１の制御ノードは前記イ
ネーブル信号を受信するめたに接続されかつその第２の
制御ノードは、前記第４のインバータ（ＩＮＶ２７）を
介して前記イネーブル信号を受信するために接続され、
前記転送ゲート（ＴＧ４）のシグナルイン接続は前記第
３のインバータ（ＩＮＶ２６）の出力に接続され、かつ
そのシグナルアウト接続は前記第２のＮチャネルトラン
ジスタ（Ｎ８）のゲートに接続される、請求項１４に記
載のバス回路。 - 【請求項１６】 共通バスラインとバスラインに接続さ
れた複数個のI.C.チップを含むＶＬＳＩシステムでの使
用のための遷移ベースワイヤード「オア」バス回路であ
って、 第１の制御信号に応答してバスラインに結合された内部
出力ノードでローの論理レベルからハイの論理レベルへ
の遷移を発生するための、かつ第２の制御信号に応答し
て内部出力ノードでハイの論理レベルからローの論理レ
ベルへの遷移を発生するための出力ドライバ段手段（２
８）と、 トグルベース「オア」の結果として生じる信号を発生す
るように、現サイクルの間前記バスライン上のトグル信
号のサンプルに対応する第１の論理値と、現サイクルに
先行するサイクルの間前記バスライン上のトグル信号の
サンプルに対応する第２の論理値とに対して排他的「オ
ア」関数を行なうための第１の論理回路手段（３２）と
を含み、 前記結果として生じる信号は現サイクルの間にサンプリ
ングされた値が先行サイクルでサンプリングされた値と
は異なるときにのみハイの論理レベルで維持され、さら
に前記第１の制御信号を発生するように入力アサーショ
ン信号に対応する第３の論理値と、先行サイクルの間ト
グル信号のサンプリングされた値に対応する前記第２の
論理値の補数とに対して排他的「オア」関数を行なうた
めの第２の論理手段（３０ａ）を含み、 前記入力アサーション信号はローの論理レベルに駆動さ
れて、アサーションを示すように、バスライン上のトグ
ル信号が先行サイクルでサンプリングされた値とは異な
るべき現サイクル中の値に駆動されることを引起こし、
さらに前記第２の制御信号を発生するように入力アサー
ション信号に対応する第３の論理値と、先行サイクルの
間にトグル信号のサンプリングされた値に対応する前記
第２の論理値とに対して排他的「オア」関数を行なうた
めの第３の論理回路手段（３０ｂ）とを含む、遷移ベー
スワイヤード「オア」バス回路。 - 【請求項１７】 前記制御論理手段（３０）は、前記入
力アサーション信号がローの論理レベルで、かつサンプ
リングされたバスライン信号のためにストアされた値が
ローの論理レベルであるときにのみハイの論理レベルを
有するように前記第１の制御信号を発生するためのプル
アップ論理手段（３０ａ）含む、請求項１６に記載のバ
ス回路。 - 【請求項１８】 前記プルアッフ論理手段（３０ａ）
は、第１および第２の入力ならびに出力を有する第１の
ＮＡＮＤ論理ゲート（ＮＡＮＤ１）と、第１および第２
の制御ノードとシグナルイン接続とシグナルアウト接続
とを有する伝送ゲート（ＴＧ１）と、第１および第２の
ＰチャネルＭＯＳトランジスタ（Ｐ１、Ｐ２）と、Ｎチ
ャネルＭＯＳトランジスタ（Ｎ３）と、第１ないし第３
のインバータ（ＩＮＶ６、ＩＮＶ７、ＩＮＶ１０）とを
含み、前記ゲート（ＮＡＮＤ１）の第１の入力は前記第
１の内部クロック信号を受信するために結合され、その
第２の入力は第１のインバータ（ＩＮＶ１０）を介して
サンプリングされたバスライン信号のストアされた値を
受信するために結合され、その出力は前記第１の制御ノ
ードと前記伝送ゲート（ＴＧ１）の第２のインバータを
介して前記第２の制御ノードとに接続され、前記第１の
Ｐチャネルトランジスタ（Ｐ１）のゲートは前記Ｎチャ
ネルトランジスタ（Ｎ３）のゲートに接続され、そのソ
ースは電源電位に接続され、そのドレインは前記第２の
Ｐチャネルトランジスタ（Ｐ２）のソースに接続され、
前記第２のＰチャネル（Ｐ２）のゲートは前記第２のイ
ンバータ（ＩＮＶ６）の出力に接続され、そのドレイン
は転送ゲート（ＴＧ１）のシグナルアウト接続と前記Ｎ
チャネルトランジスタ（Ｎ３）のドレインとに接続さ
れ、前記Ｎチャネルトランジスタ（Ｎ３）のゲートはリ
セット／テスト信号に接続されかつそのソースは接地電
位に接続され、前記第３のインバータ（ＩＮＶ７）の入
力は転送ゲート（ＴＧ１）のシグナルアウト接続に接続
され、かつその出力が前記第１の制御信号を与え、前記
転送ゲート（ＴＧ１）のシグナルイン接続は前記入力ア
サーション信号を受信するために接続される、請求項１
６に記載のバス回路。 - 【請求項１９】 前記制御論理手段（３０）は、前記入
力アサーション信号がローの論理レベルでありかつ前記
サンプリングされたバスライン信号のためにストアされ
た値がハイの論理レベルであるときにのみハイの論理レ
ベルを有するように前記第２の制御信号を発生するため
のプルダウン論理手段（３０ｂ）をさらに含む、請求項
１８に記載のバス回路。 - 【請求項２０】 前記プルダウン論理回路（３０ｂ）
は、第１、第２および第３の入力ならびに出力を有する
第２のＮＡＮＤ論理ゲート（ＮＡＮＤ２）と、第１およ
び第２の入力ならびに出力を有するＮＯＲ論理ゲート
（ＮＯＲ１）と、第４のインバータ（ＩＮＶ８）とを含
み、前記第２のゲート（ＮＡＮＤ２）の第１の入力は前
記第１の内部クロック信号を受信するために結合され、
その第２の入力は前記第４のインバータ（ＩＮＶ８）を
介して前記第３のインバータ（ＩＮＶ７）の出力を受信
するために結合され、その第３の入力はサンプリングさ
れたバスライン信号を受信するために結合され、その出
力は前記ゲート（ＮＯＲ１）の第１の入力に接続され、
前記ＮＯＲゲート（ＮＯＲ１）の第２の入力は前記入力
アサーション信号を受信するために結合されかつその出
力は前記第２の制御信号を与える、請求項１９に記載の
バス回路。
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