JPH05265415A - 画像表示制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 表示装置に画像データを出力する画像表示制
御回路に関し、表示装置における１ラインのデータが複
数のメモリセルアレイの行に渡る場合にも、比較的簡単
な構成で正常にデータの読み出しの行なえる画像表示制
御回路を提供することを目的とする。 【構成】 メモリ１と、読み出しアドレスを生成するア
ドレス発生回路３と、読み出した情報を変換するデータ
変換回路５と、メモリ１からの読み出しを制御する制御
手段７とを備える画像表示制御回路であって、メモリ１
は、複数のメモリセルアレイ１−１〜１−Ｌから構成さ
れ、表示データの複数ワードを１ブロックとして、任意
のメモリセルアレイから１ブロック毎に順に循環的に格
納し、制御手段７は、各表示ラインのデータを読み出す
際に、該ラインの最初のデータを含むブロックと、それ
に続くＬ−１個のブロックを同時に読み出すよう制御す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報表示装置に画像デー
タを出力する画像表示制御回路に係り、特に、表示装置
における１ラインのデータが複数のメモリセルアレイの
行に渡る場合にも、比較的簡単な構成で正常にデータの
読み出しの行なえる画像表示制御回路に関する。

【０００２】情報表示装置としては、例えばコンピュー
タの端末、テレビ、或いは文字放送等のモニタが挙げら
れるが、近年の情報機器の高性能化に伴い、情報表示装
置に対しても高速に表示を書き換えられる機能や、多く
の情報を表示すること等の機能が要求されている。この
要求に対して、メモリ内容の書き換えと、表示のための
メモリ読み出しがほぼ独立に行なえるデュアルポートメ
モリが提供されている。このメモリのセルは２５６×２
５６または５１２×５１２等のマトリクス構成となって
おり、表示画面が６４０×４００ドット等の一般的な情
報表示装置に用いる場合には、回路上の工夫が必要であ
る。

【０００３】

【従来の技術】図５に、従来の画像表示制御回路の概略
構成図を示す。また図６は、デュアルポートメモリの内
部構成図を示しており、図５の画像表示制御回路では、
図６の構成のデュアルポートメモリを使用している。

【０００４】図６において、デュアルポートメモリ１０
０は、２５６×２５６のメモリセルアレイ１０１と、ア
ドレスバッファ１０２と、セルアレイ１０１の１行を選
択するロウデコーダ１０３と、センスアンプ１０５の１
つを選択するコラムデコーダ１０４と、ロウデコーダ１
０３で選択されたデータを読み出すセンスアンプ１０５
とで通常のメモリを構成し、その他、メモリセルアレイ
１０１の１行分（２５６ビット）のデータレジスタ１０
８と、最初のデータを選択するデコーダ１０６と、順次
データレジスタ１０８のデータを選択するシフトレジス
タ１０７とでシリアルポートを構成している。

【０００５】このデュアルポートメモリ１００では、メ
モリセルアレイ１０１の１行を１度のリード転送サイク
ルでデータレジスタ１０８に読み出し、クロックＣＬＫ
に同期して、順次データレジスタ１０８の内容をシリア
ルデータＳＤａｔａとして読み出すことができる。

【０００６】また図５において、画像表示制御回路は、
図６の構成のデュアルポートメモリを複数（１００−１
〜１００−Ｎ）並列とした複数ビット構成で表示情報を
記憶するメモリ２００と、周期的に各行のデータの区切
りを示す水平同期信号Ｈｓｙｎｃ＃や垂直同期信号Ｖｓ
ｙｎｃ＃を生成する同期信号発生回路２０３と、水平同
期信号Ｈｓｙｎｃ＃に従ってメモリ２００から各行のデ
ータを順次読み出す為のアドレスを生成するアドレス発
生回路２０１と、メモリ２００から読み出した複数ビッ
トを表示装置２０４に合わせてシリアルに変換したり、
文字コードをドットパターンに変換するデータ変換回路
２０２とから構成されている。尚、表示装置２０４に
は、同期信号発生回路２０３から水平同期信号Ｈｓｙｎ
ｃ＃及び垂直同期信号Ｖｓｙｎｃ＃が、データ変換回路
２０２から表示データ信号Ｄａｔａが送られている。

【０００７】例えば表示装置２０４の画面構成が２５６
×２５６ドットの場合には、メモリセルアレイ１０１か
ら１行ずつ読み出して、そのまま表示装置に送ればよ
く、簡単な回路構成で実現できた。

【０００８】ところで、現在の計算機システムにおける
表示装置２０４の画面構成としては、６４０×４００ド
ットが主流である。またメモリは８ビット単位で構成す
るのが一般的である。この場合、１ライン分のデータは
６４０／８＝８０ワードとなる。一方、デュアルポート
メモリ１００の１行は２５６ワードであるので、２５６
ワード＝４ライン分＋１６ワードとなって、表示ライン
の区切りとメモリセルアレイ１０１の（１行分の）単位
が一致しない。

【０００９】図７に、６４０×４００ドットの画面構成
の表示装置２０４にデュアルポートメモリ１００の行ｒ
ｏｗ０，ｒｏｗ１，ｒｏｗ２，…をマップした時の関係
図を示す。また、図８に、デュアルポートメモリ１００
からデータを読み出す場合のタイミングチャートを示
す。

【００１０】このように、表示装置２０４の１ラインの
データがメモリセルアレイ１０１の異なる行に渡る場合
には、水平同期信号Ｈｓｙｎｃ＃に合わせて行ｒｏｗ０
のデータをデータレジスタ１０８に転送して、ラインの
先頭アドレスからデータをシリアルに読み出した後、表
示装置２０４の第ｉラインの途中で行ｒｏｗ１のデータ
をまたデータレジスタ１０８に転送して、引き続きデー
タを読み出す必要がある。

【００１１】

【発明が解決しようとする課題】従って、通常は、アド
レスをカウントすることでメモリの行を切り換える必要
が生じたことを判別してデータ処理を行なうが、処理が
煩雑である。また、表示装置のラインの最初のデータか
らメモリセルアレイの１行の最後までが数ワードと少な
い場合には、最初の転送と次の転送までの期間が短くな
り、デュアルポートメモリのプリチャージの時間が取れ
なくなる場合があり、この場合、表示データが読み出せ
ないという問題があった。

【００１２】本発明は、上記問題点を解決するもので、
表示装置における１ラインのデータが複数のメモリセル
アレイの行に渡る場合にも、比較的簡単な構成で正常に
データの読み出しの行なえる画像表示制御回路を提供す
ることを目的とする。

【００１３】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴の画像表示制御回路は、図１に
示す如く、表示情報を記憶するメモリ１と、前記メモリ
１から順次表示情報を読み出す為のアドレスを生成する
アドレス発生回路３と、前記メモリ１から読み出した情
報を表示装置に合わせて変換するデータ変換回路５と、
前記表示情報の区切りを示す同期信号Ｈｓｙｎｃ＃を生
成して前記メモリ１からの読み出しを制御する制御手段
７とを備える画像表示制御回路であって、前記メモリ１
は、複数のメモリセルアレイ１−１〜１−Ｌから構成さ
れ、表示データの複数ワードを１ブロックとして、任意
のメモリセルアレイから１ブロック毎に順に循環的に格
納し、前記制御手段７は、表示装置の各表示ラインのデ
ータを読み出す際に、該ラインの最初のデータを含むブ
ロックと、それに続くＬ−１個のブロックを同時に読み
出すよう制御する。

【００１４】また、本発明の第２の特徴の画像表示制御
回路は、請求項１に記載の画像表示制御回路において、
図１に示す如く、前記メモリ１は、Ｍ×Ｎ（Ｍ，Ｎは任
意の正整数）のマトリクス状のメモリセルアレイ１−１
〜１−Ｌと、Ｍ個の行を選択するロウデコーダ１１−１
〜１１−Ｌと、Ｎビットのレジスタ１２−１〜１２−Ｌ
とから成るユニットをＬ（Ｌは任意の正整数）組有して
構成し、前記制御手段７は、表示データのＮワードを１
ブロックとして任意のメモリセルアレイから１ブロック
毎に順に循環的に格納し、各表示ラインのデータを読み
出す際には、各表示ラインの最初のデータが格納されて
いるメモリセルアレイ１−ｉから該表示ラインの最後の
データが格納されているメモリセルアレイ１−ｉ−１ま
でのメモリセルアレイのデータを、レジスタ１２−ｉ〜
１２−ｉ−１に読み出し、前記レジスタ１２−ｉ〜１２
−ｉ−１から前記データ変換回路５に対してシリアルに
データ出力するよう制御する。

【００１５】また、本発明の第３の特徴の画像表示制御
回路は、請求項１に記載の画像表示制御回路において、
図３に示す如く、前記メモリ１は、Ｍ×Ｎ（Ｍ，Ｎは任
意の正整数）のマトリクス状の第１及び第２のデュアル
ポートメモリ２−１及び２−２と、前記アドレス発生回
路３からの各ラインの先頭アドレスが前記第１のデュア
ルポートメモリ２−１に対応する場合は前記第１及び第
２のデュアルポートメモリ２−１及び２−２に同じアド
レスを出力し、前記第２のデュアルポートメモリ２−２
に対応する場合は該アドレスの上位アドレスに１を加え
たアドレス値を前記第１のデュアルポートメモリ２−１
に出力する第１の制御回路８と、コラムアドレスからＮ
までを計数し、Ｎを越えたか否かにより前記第１及び第
２のデュアルポートメモリ２−１及び２−２の出力を切
り換える第２の制御回路９とを有して構成し、前記制御
手段７は、表示データのＮワードを１ブロックとして前
記第１及び第２のデュアルポートメモリ２−１及び２−
２に交互に格納し、各表示ラインのデータを読み出す際
には、前記第１の制御回路８及び第２の制御回路９によ
り、１表示ライン分のデータを前記第１及び第２のデュ
アルポートメモリ２−１及び２−２からシリアルにデー
タ出力させる。

【００１６】また、本発明の第４の特徴の画像表示制御
回路は、請求項２に記載の画像表示制御回路において、
前記メモリ１は、Ｍ×Ｎ（Ｍ，Ｎは任意の正整数）のマ
トリクス状のメモリセルアレイ１−１，１−２と、Ｎビ
ットのレジスタ１２−１，１２−２とから成るユニット
を２組と、前記２組のレジスタ１２−１，１２−２の出
力から１つを選択するセレクタとを有して構成し、前記
２組のレジスタ１２−１，１２−２は連結されてリング
状のシフトレジスタとして機能する。

【００１７】また、本発明の第５の特徴の画像表示制御
回路は、請求項２に記載の画像表示制御回路において、
前記メモリ１は、Ｍ×Ｎ（Ｍ，Ｎは任意の正整数）のマ
トリクス状のメモリセルアレイ１−１，１−２と、Ｎビ
ットのレジスタ１２−１，１２−２とから成るユニット
を２組と、２Ｎまで計数するカウンタと、前記カウンタ
出力に基づき前記２組のレジスタ１２−１，１２−２の
出力から１つを選択するセレクタとを有して構成する。

【００１８】更に、本発明の第６の特徴の画像表示制御
回路は、請求項１、２、３、４、または５に記載の画像
表示制御回路において、前記制御手段７は、表示する１
ラインのデータが、前記メモリ１内の複数のメモリセル
アレイ１−１〜１−Ｌまたはデュアルポートメモリ２−
１及び２−２に渡って格納されている場合にのみ、同時
に読み出しを行なう。

【００１９】

【作用】本発明の第１、第２、第４、及び第５の特徴の
画像表示制御回路では、図１に示す如く、メモリ１を、
Ｍ×Ｎのマトリクス状のメモリセルアレイ１−１〜１−
Ｌと、各メモリセルアレイ１−１〜１−Ｌに対応してＭ
個の行を選択するロウデコーダ１１−１〜１１−Ｌと、
Ｎビットのデータレジスタ１２−１〜１２−Ｌとから成
るユニットをＬ組、並びにセルデコーダ２１と有して構
成する。

【００２０】表示データは、Ｎワードを１ブロックとし
て任意のメモリセルアレイから１ブロック毎に順に循環
的に格納される。各表示ラインのデータを読み出す際に
は、次のように動作する。

【００２１】セルデコーダ２１は、与えられた下位アド
レスに対して各メモリセルアレイ１−１〜１−Ｌがより
低いアドレスに対応するか、それ以上のアドレスに対応
するかを示す信号を各ロウデコーダ１１−１〜１１−Ｌ
に出力する。ロウデコーダ１１−ｉ（ｉ＝１〜Ｌ）は、
セルデコーダ２１の出力に基づき、指定アドレス以上の
場合は上位アドレスに従ってメモリセルアレイ１−ｉの
１行を選択し、指定アドレスより低位に当たる場合はメ
モリセルアレイ１−ｉのその次の行を選択する。従っ
て、指定アドレスがｉ番目のメモリセルアレイ１−ｉに
当たる場合には、ロウデコーダ１１−１〜１１−ｉ−１
は、上位アドレスで指定される行の次の行を選択し、ロ
ウデコーダ１１−ｉ〜１１−Ｌは、上位アドレスで指定
される行を選択する。

【００２２】例えば、図１に示すように、表示する１ラ
インの最初のデータがメモリセルアレイ１−２の２行目
ｒｏｗ２−２にある場合、メモリセルアレイ１−２〜１
−Ｌでは２行目ｒｏｗ２−２〜ｒｏｗＬ−２が選択さ
れ、メモリセルアレイ１−１では３行目ｒｏｗ１−３が
選択され、ｒｏｗ２−２〜ｒｏｗＬ−２，ｒｏｗ１−３
の連続した画像データをデータレジスタ１２−１〜１２
−Ｌに読み出すことが可能となる。このため、１ライン
の最初のデータがｒｏｗ２−２の最後にあるような最悪
の場合でも、（Ｌ−１）×Ｎワードの必要な画像データ
を得ることができる。

【００２３】また、本発明の第１及び第３の特徴の画像
表示制御回路では、図３に示す如く、第１の制御回路８
により、アドレス発生回路３からの各ラインの先頭アド
レスが第１のデュアルポートメモリ２−１に対応する場
合は、第１及び第２のデュアルポートメモリ２−１及び
２−２に同じアドレスを出力し、第２のデュアルポート
メモリ２−２に対応する場合は、該アドレスの上位アド
レスに１を加えたアドレス値を第１のデュアルポートメ
モリ２−１に出力してメモリアクセスを行ない、一方、
第２の制御回路９により、コラムアドレスからＮまでを
計数し、Ｎを越えたか否かにより第１及び第２のデュア
ルポートメモリ２−１及び２−２の出力を切り換えてシ
リアルにデータ出力するようにしている。

【００２４】従って、最初のアドレスから途切れのない
画像データを出力することができる。更に、本発明の第
６の特徴の画像表示制御回路では、制御手段７により、
表示する１ラインのデータが、メモリ１内の複数のメモ
リセルアレイ１−１〜１−Ｌまたはデュアルポートメモ
リ２−１及び２−２に渡って格納されている場合にの
み、同時に読み出しを行なうようにする。

【００２５】従って、必要以上のメモリアクセスを減ら
すことにより消費電力を低減できる。

【００２６】

【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。 第１実施例 図２に本発明の第１実施例に係る画像表示制御回路の構
成図を示す。

【００２７】同図において、２５６×２５６の第１及び
第２のメモリセルアレイ１−１及び１−２と、行を選択
するロウデコーダ１１−１及び１１−２と、データレジ
スタ１２−１及び１２−２とから成るユニットを２組備
えてメモリ１を構成し、第１のメモリセルアレイ１−１
にはシフタ２４を介してロウデコーダ１１−１が接続さ
れ、第２のメモリセルアレイ１−２には直接ロウデコー
ダ１１−２が接続されている。

【００２８】尚、メモリ１から順次表示情報を読み出す
為のアドレスＡ０〜Ａ１６を生成するアドレス発生回路
３、メモリ１から読み出した情報を表示装置に合わせて
変換するデータ変換回路５、及び、表示情報の区切りを
示す同期信号Ｈｓｙｎｃ＃を生成してメモリ１からの読
み出しを制御するタイミング発生回路７については図１
と同様であり、省略している。

【００２９】シフタ２４は、アドレスＡ８が“Ｌ”レベ
ルの場合には、ロウデコーダ１１−１の出力をそのまま
メモリセルアレイ１−１に出力し、アドレスＡ８が”
Ｈ”レベルの場合には、ロウデコーダ１１−１の出力を
１ビットシフトしてメモリセルアレイ１−１に出力して
次の行を選択する。従って、アドレスＡ８が“Ｌ”レベ
ルの場合には、２つのメモリセルアレイ１−１及び１−
２の同一ロウが選択され、アドレスＡ８が“Ｈ”レベル
の場合には、第１のメモリセルアレイ１−１は第２のメ
モリセルアレイ１−２の選択行の次の行が選択されて、
データレジスタ１２−１及び１２−２に転送される。

【００３０】読み出すデータを指定するポインタｐは、
下位アドレスＡ０〜Ａ８をデコーダ２３でデコードした
結果を格納したシフトレジスタ２２の値によって決ま
り、クロックＣＬＫにより順次シフトレジスタ２３のデ
ータをシフトすることで、順次データを選択してシリア
ルデータＳＤａｔａとして出力される。

【００３１】従って、ラインの最初のデータが一方のメ
モリセルアレイ１−１または１−２の最後に格納されて
いる場合でも、連続するデータをもう一方のメモリセル
アレイ１−２または１−１から同時に読み出しているた
め、データが途切れることはない。

【００３２】本実施例では、データレジスタ１２−１及
び１２−２にデータを転送した後の読み出しは、デコー
ダ２３とシフトレジスタ２３によるポインタｐによって
行なっていたが、データレジスタ１２−１及び１２−２
をシフトレジスタ構成として、順次データを読み出して
も良いし、カウンタを設けて順次データレジスタを選択
して読み出しを行なっても良い。

【００３３】また、本実施例では、常に全てのメモリセ
ルアレイを同時に読み出しを行なっていたが、アドレス
と必要なデータの数をデコードして必要なメモリセルア
レイのみを読み出しても良い。この場合には、必要以上
のメモリアクセスを減らすことにより消費電力を低減で
きる効果がある。第２実施例図３に本発明の第２実施例
に係る画像表示制御回路の構成図を示す。

【００３４】同図において、本実施例の画像表示制御回
路は、メモリ１、アドレス発生回路３、タイミング発生
回路７、第１の制御回路８、第２の制御回路９、及びデ
ータレジスタ１２から構成されている。

【００３５】メモリ１は、ＩＣ化された第１及び第２の
デュアルポートメモリ２−１及び２−２で構成されてい
る。第１の制御回路８は、加算器８Ａと、マルチプレク
サ８Ｍ１及び８Ｍ２から構成され、第１のデュアルポー
トメモリ２−１には、アドレスＡ０〜Ａ７とアドレスＡ
９〜Ａ１６を加算器８Ａを介して得られた出力をマルチ
プレクサ８Ｍ１により時分割に印加し、第２のデュアル
ポートメモリ２−２には、アドレスＡ０〜Ａ７とアドレ
スＡ９〜Ａ１６をマルチプレクサ８Ｍ２により時分割に
印加して、データの読み出しを行なう。尚、加算器８Ａ
はアドレスＡ９〜Ａ１６にアドレスＡ８を加えるもので
ある。

【００３６】このように構成することにより、第１のデ
ュアルポートメモリ２−１を指定した場合（アドレスＡ
８が“Ｌ”レベルの場合）は、第１及び第２のデュアル
ポートメモリ２−１及び２−２には同一のロウアドレス
が印加され、第２のデュアルポートメモリ２−２を指定
した場合（アドレスＡ８が“Ｈ”レベルの場合）は、第
１のデュアルポートメモリ２−１には第２のデュアルポ
ートメモリ２−２に対して指定されるロウアドレスより
１だけ大きいロウアドレスが印加される。

【００３７】また、第２の制御回路９は、カウンタ９
Ｃ、ＪＫフリップフロップ９Ｆ、排他的論理和ゲート９
Ｇ、及びセレクタ９Ｓから構成され、第１及び第２のデ
ュアルポートメモリ２−１及び２−２の出力データをセ
レクタ９Ｓにより選択されて一方のデータのみが出力さ
れる。この選択は、アドレスＡ０〜Ａ７を初期値とする
カウンタ９Ｃでコラムアドレスから２５５までを計数
し、２５５を越えたか否かを示すキャリー信号ＣＡＲＲ
ＹとアドレスＡ８の排他的論理和により決定される。

【００３８】また、第１及び第２のデュアルポートメモ
リ２−１及び２−２への制御信号ＲＡＳ＃（ロウアドレ
スストローブ信号）及びＣＡＳ＃（コラムアドレススト
ローブ信号）の生成、並びにカウンタ９Ｃの制御はタイ
ミング発生回路７で行なわれる。

【００３９】図４は、本実施例の画像表示制御回路の動
作を説明するタイミングチャートである。水平同期信号
Ｈｓｙｎｃ＃に同期してアドレス発生回路３からアドレ
スＡ０〜Ａ１６が出力され、また、ＪＫフリップフロッ
プ９Ｆがクリアされる。第１のデュアルポートメモリ２
−１には下位アドレスＡ０〜Ａ７と加算器８Ａを通った
上位アドレスＡ９〜Ａ１６がマルチプレックスされて印
加され、第２のデュアルポートメモリ２−２には下位ア
ドレスＡ０〜Ａ７と上位アドレスＡ９〜Ａ１６がそのま
まマルチプレックスされて印加される。

【００４０】タイミング発生回路７からは、制御信号Ｒ
ＡＳ＃及びＣＡＳ＃が第１及び第２のデュアルポートメ
モリ２−１及び２−２に印加され、それぞれデータＤａ
ｔａ１及びＤａｔａ２がクロックＣＬＫの立ち下がりで
読み出される。

【００４１】図４の例では、ラインの最初のデータは２
４０番目のデータであり、第１のデュアルポートメモリ
２−１からは２５５番目のデータの次に０番目のデータ
が読み出される。

【００４２】カウンタ９Ｃは、第１及び第２のデュアル
ポートメモリ２−１及び２−２の読み出し時に、下位ア
ドレスＡ０〜Ａ７からカウントを開始し、２５５を越え
た時点でキャリー信号ＣＡＲＲＹにより、ＪＫフリップ
フロップ９Ｆをセットする。このＪＫフリップフロップ
９Ｆの出力とアドレスＡ８の排他的論理和により、セレ
クタ９Ｓで第１及び第２のデュアルポートメモリ２−１
及び２−２の出力Ｄａｔａ１及びＤａｔａ２が選択され
る。

【００４３】従って、得られたデータＳＤａｔａは、図
４に示すように最初のアドレスから途切れのないものと
なる。

【００４４】

【発明の効果】以上説明したように、本発明によれば、
制御手段によって、表示データのＮワードを１ブロック
として任意のメモリセルアレイから１ブロック毎に順に
循環的に格納し、各表示ラインのデータを読み出す際に
は、各表示ラインの最初のデータが格納されているメモ
リセルアレイから該表示ラインの最後のデータが格納さ
れているメモリセルアレイまでのメモリセルアレイのデ
ータを、レジスタに読み出し、前記レジスタから前記デ
ータ変換回路に対してシリアルにデータ出力するよう制
御することにより、表示装置における１ラインのデータ
が複数のメモリセルアレイの行に渡る場合にも、比較的
簡単な構成で正常にデータの読み出しの行なえる画像表
示制御回路を提供することができる。

【００４５】また、本発明によれば、第１の制御回路に
より、アドレス発生回路からの各ラインの先頭アドレス
が第１のデュアルポートメモリに対応する場合は、第１
及び第２のデュアルポートメモリに同じアドレスを出力
し、第２のデュアルポートメモリに対応する場合は、該
アドレスの下位アドレスに１を加えたアドレス値を第１
のデュアルポートメモリに出力してメモリアクセスを行
ない、一方、第２の制御回路により、コラムアドレスか
らＮまでを計数し、Ｎを越えたか否かにより第１及び第
２のデュアルポートメモリの出力を切り換えてシリアル
にデータ出力するようにしているので、比較的簡単な構
成で正常にデータの読み出しの行なえる画像表示制御回
路を提供することができる。

【００４６】更に、本発明によれば、制御手段により、
表示する１ラインのデータが、メモリ１内の複数のメモ
リセルアレイまたはデュアルポートメモリに渡って格納
されている場合にのみ、同時に読み出しを行なうように
したので、必要以上のメモリアクセスを減らすことによ
り消費電力を低減できる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第１実施例に係る画像表示制御回路の
構成図である。

【図３】本発明の第２実施例に係る画像表示制御回路の
構成図である。

【図４】第２実施例の画像表示制御回路の動作を説明す
るタイミングチャートである。

【図５】従来の画像表示制御回路の概略構成図である。

【図６】デュアルポートメモリの内部構成図である。

【図７】表示装置にデュアルポートメモリの行をマップ
した時の関係図である。

【図８】従来のデュアルポートメモリからデータを読み
出す時のタイミングチャートである。

【符号の説明】

１…メモリ １−１，１−２…第１、第２のメモリセルアレイ １−１〜１−Ｌ…メモリセルアレイ ２−１，２−２…第１、第２のデュアルポートメモリ ３…アドレス発生回路 ５…データ変換回路 ７…タイミング発生回路（制御手段） ８…第１の制御回路 ８Ａ…加算器 ８Ｍ１，８Ｍ２…マルチプレクサ ９…第２の制御回路 ９Ｃ…カウンタ ９Ｆ…ＪＫフリップフロップ ９Ｇ…排他的論理和ゲート ９Ｓ…セレクタ １１−１〜１１−Ｌ…ロウデコーダ １２，１２−１〜１２−Ｌ…（データ）レジスタ ２１…セルデコーダ ２２…シフトレジスタ ２３…デコーダ ２４…シフタ ＣＬＫ…クロック Ａ０〜Ａ１６…アドレス ＳＤａｔａ…シリアルデータ ｐ…ポインタ Ｈｓｙｎｃ＃…水平同期信号 Ｖｓｙｎｃ＃…垂直同期信号 ＣＡＲＲＹ…キャリー信号 ＲＡＳ＃，ＣＡＳ＃…制御信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 金子 淑也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 表示情報を記憶するメモリ（１）と、前
   記メモリ（１）から順次表示情報を読み出す為のアドレ
   スを生成するアドレス発生回路（３）と、前記メモリ
   （１）から読み出した情報を表示装置に合わせて変換す
   るデータ変換回路（５）と、前記表示情報の区切りを示
   す同期信号（Ｈｓｙｎｃ＃）を生成して前記メモリ
   （１）からの読み出しを制御する制御手段（７）とを備
   える画像表示制御回路であって、 前記メモリ（１）は、複数のメモリセルアレイ（１−１
   〜１−Ｌ）から構成され、表示データの複数ワードを１
   ブロックとして、任意のメモリセルアレイから１ブロッ
   ク毎に順に循環的に格納し、 前記制御手段（７）は、表示装置の各表示ラインのデー
   タを読み出す際に、該ラインの最初のデータを含むブロ
   ックと、それに続くＬ−１個のブロックを同時に読み出
   すよう制御することを特徴とする画像表示制御回路。
2. 【請求項２】 前記メモリ（１）は、Ｍ×Ｎ（Ｍ，Ｎは
   任意の正整数）のマトリクス状のメモリセルアレイ（１
   −１〜１−Ｌ）と、Ｍ個の行を選択するロウデコーダ
   （１１−１〜１１−Ｌ）と、Ｎビットのレジスタ（１２
   −１〜１２−Ｌ）とから成るユニットをＬ（Ｌは任意の
   正整数）組有し、 前記制御手段（７）は、表示データのＮワードを１ブロ
   ックとして任意のメモリセルアレイから１ブロック毎に
   順に循環的に格納し、各表示ラインのデータを読み出す
   際には、各表示ラインの最初のデータが格納されている
   メモリセルアレイ（１−ｉ）から該表示ラインの最後の
   データが格納されているメモリセルアレイ（１−ｉ−
   １）までのメモリセルアレイのデータを、レジスタ（１
   ２−ｉから１２−ｉ−１）に読み出し、前記レジスタ
   （１２−ｉから１２−ｉ−１）から前記データ変換回路
   （５）に対してシリアルにデータ出力するよう制御する
   ことを特徴とする請求項１に記載の画像表示制御回路。
3. 【請求項３】 前記メモリ（１）は、Ｍ×Ｎ（Ｍ，Ｎは
   任意の正整数）のマトリクス状の第１及び第２のデュア
   ルポートメモリ（２−１及び２−２）と、 前記アドレス発生回路（３）からの各ラインの先頭アド
   レスが前記第１のデュアルポートメモリ（２−１）に対
   応する場合は前記第１及び第２のデュアルポートメモリ
   （２−１及び２−２）に同じアドレスを出力し、前記第
   ２のデュアルポートメモリ（２−２）に対応する場合は
   該アドレスの上位アドレスに１を加えたアドレス値を前
   記第１のデュアルポートメモリ（２−１）に出力する第
   １の制御回路（８）と、 コラムアドレスからＮまでを計数し、Ｎを越えたか否か
   により前記第１及び第２のデュアルポートメモリ（２−
   １及び２−２）の出力を切り換える第２の制御回路
   （９）とを有し、 前記制御手段（７）は、表示データのＮワードを１ブロ
   ックとして前記第１及び第２のデュアルポートメモリ
   （２−１及び２−２）に交互に格納し、各表示ラインの
   データを読み出す際には、前記第１の制御回路（８）及
   び第２の制御回路（９）により、１表示ライン分のデー
   タを前記第１及び第２のデュアルポートメモリ（２−１
   及び２−２）からシリアルにデータ出力させることを特
   徴とする請求項１に記載の画像表示制御回路。
4. 【請求項４】 前記メモリ（１）は、Ｍ×Ｎ（Ｍ，Ｎは
   任意の正整数）のマトリクス状のメモリセルアレイ（１
   −１，１−２）と、Ｎビットのレジスタ（１２−１，１
   ２−２）とから成るユニットを２組と、前記２組のレジ
   スタ（１２−１，１２−２）の出力から１つを選択する
   セレクタとを有し、 前記２組のレジスタ（１２−１，１２−２）は連結され
   てリング状のシフトレジスタとして機能することを特徴
   とする請求項２に記載の画像表示制御回路。
5. 【請求項５】 前記メモリ（１）は、Ｍ×Ｎ（Ｍ，Ｎは
   任意の正整数）のマトリクス状のメモリセルアレイ（１
   −１，１−２）と、Ｎビットのレジスタ（１２−１，１
   ２−２）とから成るユニットを２組と、２Ｎまで計数す
   るカウンタと、前記カウンタ出力に基づき前記２組のレ
   ジスタ（１２−１，１２−２）の出力から１つを選択す
   るセレクタとを有することを特徴とする請求項２に記載
   の画像表示制御回路。
6. 【請求項６】 前記制御手段（７）は、表示する１ライ
   ンのデータが、前記メモリ（１）内の複数のメモリセル
   アレイ（１−１〜１−Ｌ）またはデュアルポートメモリ
   （２−１及び２−２）に渡って格納されている場合にの
   み、同時に読み出しを行なうことを特徴とする請求項
   １、２、３、４、または５に記載の画像表示制御回路。