JPH05227028A - アナログ・ディジタル変換回路 - Google Patents
アナログ・ディジタル変換回路Info
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- JPH05227028A JPH05227028A JP5292A JP5292A JPH05227028A JP H05227028 A JPH05227028 A JP H05227028A JP 5292 A JP5292 A JP 5292A JP 5292 A JP5292 A JP 5292A JP H05227028 A JPH05227028 A JP H05227028A
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Abstract
(57)【要約】
【目的】Ａ／Ｄコンバータのテスト時間を短縮するとと
もに安価に製造することにある。 【構成】指定された分割電圧を出力する抵抗ラダー回路
４と、入力端子１からのアナログ電圧および指定された
分割電圧を比較するコンパレータ２と、コンパレータ２
の比較結果を遂次格納する遂次比較レジスタ３とを有す
る他に、テスト動作および通常動作を切替えるためのモ
ードセレクト信号７を用いて抵抗ラダー回路４に対する
データを選択するセレクタ５と、テスト動作時にコンパ
レータ２の出力を外部に取出すスイッチ８とを有する。
セレクタ５は通常動作時に遂次比較レジスタ３の出力に
より所定の分割電圧を選択し、テスト動作時にはカウン
タ６からの分割電圧を規則的に出力させる。
もに安価に製造することにある。 【構成】指定された分割電圧を出力する抵抗ラダー回路
４と、入力端子１からのアナログ電圧および指定された
分割電圧を比較するコンパレータ２と、コンパレータ２
の比較結果を遂次格納する遂次比較レジスタ３とを有す
る他に、テスト動作および通常動作を切替えるためのモ
ードセレクト信号７を用いて抵抗ラダー回路４に対する
データを選択するセレクタ５と、テスト動作時にコンパ
レータ２の出力を外部に取出すスイッチ８とを有する。
セレクタ５は通常動作時に遂次比較レジスタ３の出力に
より所定の分割電圧を選択し、テスト動作時にはカウン
タ６からの分割電圧を規則的に出力させる。
Description
【０００１】
【産業上の利用分野】本発明は遂次変換方式のアナログ
・ディジタル変換回路（以下、Ａ／Ｄコンバータと称
す）に関し、特に基準電圧を分割する抵抗ラダー回路の
試験に関する。
・ディジタル変換回路（以下、Ａ／Ｄコンバータと称
す）に関し、特に基準電圧を分割する抵抗ラダー回路の
試験に関する。
【０００２】
【従来の技術】従来、かかるＡ／Ｄコンバータとして
は、比較的安価な遂次比較形のＡ／Ｄコンバータが知ら
れている。
は、比較的安価な遂次比較形のＡ／Ｄコンバータが知ら
れている。
【０００３】図５は従来の一例を示すＡ／Ｄコンバータ
のブロック図である。図５に示すように、従来のかかる
Ａ／Ｄコンバータは基準電圧ＶＲを分割して所定の分割
電圧を出力する抵抗ラダー回路４と、入力端子１から入
力されるアナログ電圧および抵抗ラダー回路４からの分
割電圧を比較するコンパレータ２とを有し、その比較結
果は、遂次比較レジスタ３に格納される。この遂次比較
レジスタ３はコンパレータ２の比較結果に基づき抵抗ラ
ダー回路４の分割電圧をバイナリーサーチ法により遂次
選択する。すなわち、最初に分割電圧としてＶＲ／２を
選択し、アナログ入力電圧ＶＩＮがＶＩＮ〉（ＶＲ／
２）であるときには、次に３ＶＲ／４を選択する。一
方、ＶＩＮ〈（ＶＲ／２）であるときには、ＶＲ／４を
選択する。このような選択を徐々に細かいレベルで行な
っていき、しかもこの比較はＡ／Ｄコンバータのビット
数分だけ行なわれる。例えば、８ビットＡ／Ｄコンバー
タであれば、１つのアナログ入力に対して８回の比較が
行なわれる。
のブロック図である。図５に示すように、従来のかかる
Ａ／Ｄコンバータは基準電圧ＶＲを分割して所定の分割
電圧を出力する抵抗ラダー回路４と、入力端子１から入
力されるアナログ電圧および抵抗ラダー回路４からの分
割電圧を比較するコンパレータ２とを有し、その比較結
果は、遂次比較レジスタ３に格納される。この遂次比較
レジスタ３はコンパレータ２の比較結果に基づき抵抗ラ
ダー回路４の分割電圧をバイナリーサーチ法により遂次
選択する。すなわち、最初に分割電圧としてＶＲ／２を
選択し、アナログ入力電圧ＶＩＮがＶＩＮ〉（ＶＲ／
２）であるときには、次に３ＶＲ／４を選択する。一
方、ＶＩＮ〈（ＶＲ／２）であるときには、ＶＲ／４を
選択する。このような選択を徐々に細かいレベルで行な
っていき、しかもこの比較はＡ／Ｄコンバータのビット
数分だけ行なわれる。例えば、８ビットＡ／Ｄコンバー
タであれば、１つのアナログ入力に対して８回の比較が
行なわれる。
【０００４】ところで、上述したＡ／ＤコンバータのＡ
／Ｄ変換精度を調べるために、次のようなテストが行な
われている。すなわち、先ず入力端子１から既知のアナ
ログ電圧を入力する。例えば、１／２５６の分解能を持
つＡ／Ｄコンバータでは、既知のアナログ電圧を２５６
段階に変化させて入力する。そして、これらの各アナロ
グ電圧についてＡ／Ｄ変換を行い、変換されたディジタ
ル値が入力した既知のアナログ電圧に対応する理想的な
ディジタル値であるか否かをチェックし、Ａ／Ｄコンバ
ータの精度を判定する。
／Ｄ変換精度を調べるために、次のようなテストが行な
われている。すなわち、先ず入力端子１から既知のアナ
ログ電圧を入力する。例えば、１／２５６の分解能を持
つＡ／Ｄコンバータでは、既知のアナログ電圧を２５６
段階に変化させて入力する。そして、これらの各アナロ
グ電圧についてＡ／Ｄ変換を行い、変換されたディジタ
ル値が入力した既知のアナログ電圧に対応する理想的な
ディジタル値であるか否かをチェックし、Ａ／Ｄコンバ
ータの精度を判定する。
【０００５】
【発明が解決しようとする課題】上述した従来の遂次比
較型Ａ／Ｄコンバータは、そのテストを行うあたり、例
えば変換精度が８ビットの場合にはアナログ入力電圧を
１／２５６ステップで２５６回入力する必要がある。し
かも、一つのアナログ入力電圧に対するディジタル値を
得るには８回の比較が必要であり、また変換ディジタル
値を外部に出力することも必要である。従って、従来の
Ａ／Ｄコンバータはテスト時間が長くなるという欠点が
ある。
較型Ａ／Ｄコンバータは、そのテストを行うあたり、例
えば変換精度が８ビットの場合にはアナログ入力電圧を
１／２５６ステップで２５６回入力する必要がある。し
かも、一つのアナログ入力電圧に対するディジタル値を
得るには８回の比較が必要であり、また変換ディジタル
値を外部に出力することも必要である。従って、従来の
Ａ／Ｄコンバータはテスト時間が長くなるという欠点が
ある。
【０００６】更に、このようなＡ／Ｄコンバータを内蔵
した集積回路を大量に量産する場合、長いテスト時間の
ために量産性が低下し、コストアップを引き起こすこと
になる。また、変換精度が９ビット，１０ビットと高精
度化すると、分解能が１／５１２，１／１０２４とな
り、増々テスト時間が増加するという欠点がある。
した集積回路を大量に量産する場合、長いテスト時間の
ために量産性が低下し、コストアップを引き起こすこと
になる。また、変換精度が９ビット，１０ビットと高精
度化すると、分解能が１／５１２，１／１０２４とな
り、増々テスト時間が増加するという欠点がある。
【０００７】本発明の目的は、かかるテスト時間を短縮
するとともに安価にテストすることのできるＡ／Ｄコン
バータを提供することにある。
するとともに安価にテストすることのできるＡ／Ｄコン
バータを提供することにある。
【０００８】
【課題を解決するための手段】本発明のアナログ・ディ
ジタル変換回路は、基準電圧を分割して得られる複数の
分割電圧のうち指定された分割電圧を出力する抵抗ラダ
ー回路と、入力端子からのアナログ電圧および前記指定
された分割電圧を比較するコンパレータと、前記コンパ
レータの比較結果を遂次格納する遂次比較レジスタと、
テストモードおよび通常動作モードを切り替えるための
モード切替え手段と、前記抵抗ラダー回路に対して通常
モード時は前記遂次比較レジスタの出力に基づいて所定
の分割電圧を選択するとともにテストモード時は前記分
割電圧を小さい順もしくは大きい順に出力する手段と、
前記テストモード時に前記コンパレータの出力を外部に
出力する手段とを有して構成される。
ジタル変換回路は、基準電圧を分割して得られる複数の
分割電圧のうち指定された分割電圧を出力する抵抗ラダ
ー回路と、入力端子からのアナログ電圧および前記指定
された分割電圧を比較するコンパレータと、前記コンパ
レータの比較結果を遂次格納する遂次比較レジスタと、
テストモードおよび通常動作モードを切り替えるための
モード切替え手段と、前記抵抗ラダー回路に対して通常
モード時は前記遂次比較レジスタの出力に基づいて所定
の分割電圧を選択するとともにテストモード時は前記分
割電圧を小さい順もしくは大きい順に出力する手段と、
前記テストモード時に前記コンパレータの出力を外部に
出力する手段とを有して構成される。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示すＡ／Ｄコン
バータのブロック図である。図１に示すように、本実施
例は入力端子１に印加されたアナログ電圧を一方の入力
とするコンパレータ２と、基準電圧ＶＲを供給され且つ
その出力をコンパレータ２の他方の入力とする抵抗ラダ
ー回路４と、コンパレータ２の出力を記憶する遂次比較
レジスタ３とを有する他に、遂次比較レジスタ３の内容
かカウンタ６の内容のどちらかをモードセレクタ信号７
により選択するセレクタ５と、モードセレクタ信号７に
よりコンパレータ２の出力を外部へ切換えるスイッチ８
とを有する。このセレクタ５は遂次比較レジスタ３の内
容かカウンタ６の内容のどちらかを選択して抵抗ラダー
回路４に供給すると、抵抗ラダー回路４は基準電圧ＶＲ
を抵抗分割し、得られる分割電圧を遂次比較レジスタ３
の内容かカウンタ６の内容かにより選択してコンパレー
タ２へ出力する。また、コンパレータ２は入力端子１か
らのアナログ電圧が抵抗ラダー回路４の出力よりも大き
いか小さいかを判定し、その結果を遂次比較レジスタ３
に記憶させるが、コンパレータ２の出力はスイッチ８を
通して外部にも出力される。さらに、遂次比較レジスタ
３はコンパーレータ２の比較結果に基づいて抵抗ラダー
回路４の分割を指定する。一方、セレクタ５は通常動作
時に遂次比較レジスタ３の内容を入力し、テスト動作時
にカウンタ６の内容を抵抗ラダー回路４へ入力する。し
かも、テスト動作時には、コンパレータ２の出力を外部
に出力するかどうかを決定するためのモードセレクト信
号７がセレクタ５に入力される。
て説明する。図１は本発明の一実施例を示すＡ／Ｄコン
バータのブロック図である。図１に示すように、本実施
例は入力端子１に印加されたアナログ電圧を一方の入力
とするコンパレータ２と、基準電圧ＶＲを供給され且つ
その出力をコンパレータ２の他方の入力とする抵抗ラダ
ー回路４と、コンパレータ２の出力を記憶する遂次比較
レジスタ３とを有する他に、遂次比較レジスタ３の内容
かカウンタ６の内容のどちらかをモードセレクタ信号７
により選択するセレクタ５と、モードセレクタ信号７に
よりコンパレータ２の出力を外部へ切換えるスイッチ８
とを有する。このセレクタ５は遂次比較レジスタ３の内
容かカウンタ６の内容のどちらかを選択して抵抗ラダー
回路４に供給すると、抵抗ラダー回路４は基準電圧ＶＲ
を抵抗分割し、得られる分割電圧を遂次比較レジスタ３
の内容かカウンタ６の内容かにより選択してコンパレー
タ２へ出力する。また、コンパレータ２は入力端子１か
らのアナログ電圧が抵抗ラダー回路４の出力よりも大き
いか小さいかを判定し、その結果を遂次比較レジスタ３
に記憶させるが、コンパレータ２の出力はスイッチ８を
通して外部にも出力される。さらに、遂次比較レジスタ
３はコンパーレータ２の比較結果に基づいて抵抗ラダー
回路４の分割を指定する。一方、セレクタ５は通常動作
時に遂次比較レジスタ３の内容を入力し、テスト動作時
にカウンタ６の内容を抵抗ラダー回路４へ入力する。し
かも、テスト動作時には、コンパレータ２の出力を外部
に出力するかどうかを決定するためのモードセレクト信
号７がセレクタ５に入力される。
【００１０】次に、かかる構成のＡ／Ｄコンバータの動
作について説明する。尚、この回路では、通常のＡ／Ｄ
コンバータとして動作する通常モードと、変換精度を決
定するラダー抵抗のテストを行なうテストモードとの２
種類がモードセレクト信号７によって選択可能となって
いる。先ず、通常モード時において、セレクタ５はモー
ドセレクト信号７によって抵抗ラダー回路４に入力する
内容が遂次比較レジスタ３の内容になるように選択して
いる。それ故、遂次比較レジスタ３は最初基準電圧ＶＲ
の１／２に相当するディジタル値（８ビットの場合７Ｆ
Ｈ）に設定される。一方、抵抗ラダー回路４はこの遂次
比較レジスタ３のデジタル値に相当する基準電圧ＶＲの
分割電圧を出力する（最初は基準電圧ＶＲの１／２を出
力する）。次に、コンパレータ２はアナログ電圧と抵抗
ラダー回路４の出力を比較し、アナログ電圧が抵抗ラダ
ー回路４の出力よりも大きい場合、遂次比較レジスタ３
の内容を基準電圧ＶＲの３／４に相当するディジタル値
（ＢＦＨ）に設定する。逆に、比較の結果アナログ電圧
が抵抗ラダー回路３の出力よりも小さい場合、遂次比較
レジスタ３の内容を基準電圧ＶＲの１／４に相当するデ
ィジタル値（３ＦＨ）に設定する。このような比較を徐
々に細かいレベルまで繰返し、Ａ／Ｄコンバータのビッ
ト数だけ行なう（８ビットの場合８回）と、Ａ／Ｄコン
バータの変換動作は終了する。このとき、モードセレク
ト信号７によってスイッチ８はｏｆｆ状態となり、コン
パレータ２の内容は外部には出力されない。
作について説明する。尚、この回路では、通常のＡ／Ｄ
コンバータとして動作する通常モードと、変換精度を決
定するラダー抵抗のテストを行なうテストモードとの２
種類がモードセレクト信号７によって選択可能となって
いる。先ず、通常モード時において、セレクタ５はモー
ドセレクト信号７によって抵抗ラダー回路４に入力する
内容が遂次比較レジスタ３の内容になるように選択して
いる。それ故、遂次比較レジスタ３は最初基準電圧ＶＲ
の１／２に相当するディジタル値（８ビットの場合７Ｆ
Ｈ）に設定される。一方、抵抗ラダー回路４はこの遂次
比較レジスタ３のデジタル値に相当する基準電圧ＶＲの
分割電圧を出力する（最初は基準電圧ＶＲの１／２を出
力する）。次に、コンパレータ２はアナログ電圧と抵抗
ラダー回路４の出力を比較し、アナログ電圧が抵抗ラダ
ー回路４の出力よりも大きい場合、遂次比較レジスタ３
の内容を基準電圧ＶＲの３／４に相当するディジタル値
（ＢＦＨ）に設定する。逆に、比較の結果アナログ電圧
が抵抗ラダー回路３の出力よりも小さい場合、遂次比較
レジスタ３の内容を基準電圧ＶＲの１／４に相当するデ
ィジタル値（３ＦＨ）に設定する。このような比較を徐
々に細かいレベルまで繰返し、Ａ／Ｄコンバータのビッ
ト数だけ行なう（８ビットの場合８回）と、Ａ／Ｄコン
バータの変換動作は終了する。このとき、モードセレク
ト信号７によってスイッチ８はｏｆｆ状態となり、コン
パレータ２の内容は外部には出力されない。
【００１１】次に、テスト動作モードによる抵抗ラダー
回路４のテスト動作について説明する。テスト動作時は
モードセレクト信号７によりセレクタ５がカウンタ６の
内容を抵抗ラダー回路４に入力し、しかもスイッチ８を
ｏｎ状態にするので、コンパレータ２の内容は外部に出
力される。
回路４のテスト動作について説明する。テスト動作時は
モードセレクト信号７によりセレクタ５がカウンタ６の
内容を抵抗ラダー回路４に入力し、しかもスイッチ８を
ｏｎ状態にするので、コンパレータ２の内容は外部に出
力される。
【００１２】図２は図１におけるカウンタ出力および抵
抗ラダー回路の出力特性図である。図２に示すように、
ここではテスト動作において、カウンタ６の値とそれに
対する抵抗ラダー回路４の出力及び入力するアナログ電
圧とコンパレータ２の出力を表わしている。例えば、８
ビットのＡ／Ｄコンバータの場合、抵抗ラダー回路４の
分解能は１／２５６であり、カウンタ６は８ビットのカ
ウンタとなる。
抗ラダー回路の出力特性図である。図２に示すように、
ここではテスト動作において、カウンタ６の値とそれに
対する抵抗ラダー回路４の出力及び入力するアナログ電
圧とコンパレータ２の出力を表わしている。例えば、８
ビットのＡ／Ｄコンバータの場合、抵抗ラダー回路４の
分解能は１／２５６であり、カウンタ６は８ビットのカ
ウンタとなる。
【００１３】図３は図１におけるＡ／Ｄコンバータの動
作フロー図である。図３に示すように、かかるＡ／Ｄコ
ンバータは最初のステップＳ１で入力端子１にアナログ
電圧を印加する。始めに印加するアナログ電圧は、図２
に示すように、カウンタ６の計数値をｍとすると、基準
電圧ＶＲのｍ／２５６倍の電圧と（ｍ＋１）／２５６倍
の電圧の中間電圧になる。すなわち、１番最初に入力す
るアナログ電圧は、カウンタ６の値が０であるので、０
ＶとＶＲ／２５６の電圧との中間電圧になる。尚、計算
式で表わすと、基準電圧ＶＲの（２ｍ＋１）／５１２倍
｛ｍ＝０，１，…，２５５｝となる。次に、ステップＳ
２でカウンタ６をカウントアップさせ、このカウンタ６
のカウント値（ｍ＋１）はセレクタ５を介して抵抗ラダ
ー回路４に入力される。次に、ステップＳ３で抵抗ラダ
ー回路４はカウンタ６の値により基準電圧ＶＲの所定の
分割電圧を出力する。この分割電圧はカウンタ値（ｍ＋
１）に対応した電圧、すなわち基準電圧ＶＲの（ｍ＋
１）／２５６倍の電圧として出力される。次に、ステッ
プＳ４でコンパレータ２は前記アナログ電圧と抵抗ラダ
ー回路４の出力を比較する。このとき、カウンタ６のカ
ウント値が（ｍ＋１）になってもアナログ電圧は基準電
圧ＶＲの（２ｍ＋１）／５１２倍のままであり、抵抗ラ
ダー回路４の出力は基準電圧ＶＲの（ｍ＋１）／２５６
倍であるので、コンパレータ２の出力は“０”（アナロ
グ電圧の方が小さい）となる。次に、ステップＳ５でコ
ンパレータ２の出力“０”がスイッチ８を通して外部に
出力される。次に、ステップＳ６で新しいカウンタ値
（ｍ＋１）に対応したアナログ電圧、即ち基準電圧ＶＲ
の｛２（ｍ＋１）＋１｝／２５６倍へアナログ電圧を増
加させる。次に、ステップＳ７で新しく印加したアナロ
グ電圧と抵抗ラダー回路４の出力を比較する。この場
合、前述したステップＳ４とは逆にコンパレータ２の出
力は“１”（アナログ電圧の方が大きい）となる。次
に、ステップＳ８でコンパレータ２の出力“１”がスイ
ッチ８を通して外部に出力される。更に、ステップＳ９
でカウンタ６のオーバーフローを確認する。このカウン
タ６がオーバーフローすると、ステップＳ１０でテスト
を終了する。また、逆に、カウンタ６がオーバーフロー
していないときは、ステップＳ２からステップＳ９まで
を繰返し、全分解能分をテストする。かかるテストの結
果は、外部に出力されるコンパレータ２の内容が０→１
→０と繰返し変化することにより、確認する。また、抵
抗ラダー回路４の特性に異常がある場合、コンパレータ
２の出力は０→１→０の繰返し変化でなくなることによ
り確認することができる。以上のことから１つのアナロ
グ電圧のテストに対して、本実施例は２回の比較しか必
要とせず、従来の８回の比較を必要とする構成と比較し
ても、テスト時間を１／４に減少させることができる。
作フロー図である。図３に示すように、かかるＡ／Ｄコ
ンバータは最初のステップＳ１で入力端子１にアナログ
電圧を印加する。始めに印加するアナログ電圧は、図２
に示すように、カウンタ６の計数値をｍとすると、基準
電圧ＶＲのｍ／２５６倍の電圧と（ｍ＋１）／２５６倍
の電圧の中間電圧になる。すなわち、１番最初に入力す
るアナログ電圧は、カウンタ６の値が０であるので、０
ＶとＶＲ／２５６の電圧との中間電圧になる。尚、計算
式で表わすと、基準電圧ＶＲの（２ｍ＋１）／５１２倍
｛ｍ＝０，１，…，２５５｝となる。次に、ステップＳ
２でカウンタ６をカウントアップさせ、このカウンタ６
のカウント値（ｍ＋１）はセレクタ５を介して抵抗ラダ
ー回路４に入力される。次に、ステップＳ３で抵抗ラダ
ー回路４はカウンタ６の値により基準電圧ＶＲの所定の
分割電圧を出力する。この分割電圧はカウンタ値（ｍ＋
１）に対応した電圧、すなわち基準電圧ＶＲの（ｍ＋
１）／２５６倍の電圧として出力される。次に、ステッ
プＳ４でコンパレータ２は前記アナログ電圧と抵抗ラダ
ー回路４の出力を比較する。このとき、カウンタ６のカ
ウント値が（ｍ＋１）になってもアナログ電圧は基準電
圧ＶＲの（２ｍ＋１）／５１２倍のままであり、抵抗ラ
ダー回路４の出力は基準電圧ＶＲの（ｍ＋１）／２５６
倍であるので、コンパレータ２の出力は“０”（アナロ
グ電圧の方が小さい）となる。次に、ステップＳ５でコ
ンパレータ２の出力“０”がスイッチ８を通して外部に
出力される。次に、ステップＳ６で新しいカウンタ値
（ｍ＋１）に対応したアナログ電圧、即ち基準電圧ＶＲ
の｛２（ｍ＋１）＋１｝／２５６倍へアナログ電圧を増
加させる。次に、ステップＳ７で新しく印加したアナロ
グ電圧と抵抗ラダー回路４の出力を比較する。この場
合、前述したステップＳ４とは逆にコンパレータ２の出
力は“１”（アナログ電圧の方が大きい）となる。次
に、ステップＳ８でコンパレータ２の出力“１”がスイ
ッチ８を通して外部に出力される。更に、ステップＳ９
でカウンタ６のオーバーフローを確認する。このカウン
タ６がオーバーフローすると、ステップＳ１０でテスト
を終了する。また、逆に、カウンタ６がオーバーフロー
していないときは、ステップＳ２からステップＳ９まで
を繰返し、全分解能分をテストする。かかるテストの結
果は、外部に出力されるコンパレータ２の内容が０→１
→０と繰返し変化することにより、確認する。また、抵
抗ラダー回路４の特性に異常がある場合、コンパレータ
２の出力は０→１→０の繰返し変化でなくなることによ
り確認することができる。以上のことから１つのアナロ
グ電圧のテストに対して、本実施例は２回の比較しか必
要とせず、従来の８回の比較を必要とする構成と比較し
ても、テスト時間を１／４に減少させることができる。
【００１４】図４は本発明の他の実施例を示すＡ／Ｄコ
ンバータのブロック図である。図４に示すように、本実
施例はテスト動作時に抵抗ラダー回路４に入力するデジ
タル値を外部から入力できるように構成したものであ
る。すなわち、外部入力９およびセレクタ５により抵抗
ラダー回路４は基準電圧ＶＲのタップ出力を選択する。
その他の構成、コンパレータ２，遂次比較レジスタ３，
スイッチ８等については、前述した一実施例と同じであ
る。この抵抗ラダー回路４には、テストしたいデジタル
値を外部入力できるため、精度を余り必要としない場合
には任意のデジタル値のテストのみ行なうことによりテ
スト時間をより短縮することが出来る。
ンバータのブロック図である。図４に示すように、本実
施例はテスト動作時に抵抗ラダー回路４に入力するデジ
タル値を外部から入力できるように構成したものであ
る。すなわち、外部入力９およびセレクタ５により抵抗
ラダー回路４は基準電圧ＶＲのタップ出力を選択する。
その他の構成、コンパレータ２，遂次比較レジスタ３，
スイッチ８等については、前述した一実施例と同じであ
る。この抵抗ラダー回路４には、テストしたいデジタル
値を外部入力できるため、精度を余り必要としない場合
には任意のデジタル値のテストのみ行なうことによりテ
スト時間をより短縮することが出来る。
【００１５】
【発明の効果】以上説明したように、本発明のＡ／Ｄコ
ンバータはテストモードによりＡ／Ｄ変換精度の基準に
なるラダー抵抗の特性を外部で直接測定できるので、Ａ
／Ｄ変換動作時間を必要とせず、短時間で且つ安価にテ
ストできるという効果がある。
ンバータはテストモードによりＡ／Ｄ変換精度の基準に
なるラダー抵抗の特性を外部で直接測定できるので、Ａ
／Ｄ変換動作時間を必要とせず、短時間で且つ安価にテ
ストできるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を示すＡ／Ｄコンバータのブ
ロック図である。
ロック図である。
【図２】図１におけるカウンタ出力および抵抗ラダー回
路の出力特性図である。
路の出力特性図である。
【図３】図１におけるＡ／Ｄコンバータの動作フロー図
である。
である。
【図４】本発明の他の実施例を示すＡ／Ｄコンバータの
ブロック図である。
ブロック図である。
【図５】従来の一例を示すＡ／Ｄコンバータのブロック
図である。
図である。
１ 入力端子 ２ コンパレータ ３ 遂次比較レジスタ ４ 抵抗ラダー回路 ５ セレクタ ６ カウンタ ７ モードセレクト信号 ８ スイッチ ９ 外部入力
Claims (1)
- 【請求項１】 基準電圧を分割して得られる複数の分割
電圧のうち指定された分割電圧を出力する抵抗ラダー回
路と、入力端子からのアナログ電圧および前記指定され
た分割電圧を比較するコンパレータと、前記コンパレー
タの比較結果を遂次格納する遂次比較レジスタと、テス
トモードおよび通常動作モードを切り替えるためのモー
ド切替え手段と、前記抵抗ラダー回路に対して通常モー
ド時は前記遂次比較レジスタの出力に基づいて所定の分
割電圧を選択するとともにテストモード時は前記分割電
圧を小さい順もしくは大きい順に出力する手段と、前記
テストモード時に前記コンパレータの出力を外部に出力
する手段とを有することを特徴とするアナログ・ディジ
タル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5292A JPH05227028A (ja) | 1992-01-06 | 1992-01-06 | アナログ・ディジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5292A JPH05227028A (ja) | 1992-01-06 | 1992-01-06 | アナログ・ディジタル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05227028A true JPH05227028A (ja) | 1993-09-03 |
Family
ID=11463480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5292A Withdrawn JPH05227028A (ja) | 1992-01-06 | 1992-01-06 | アナログ・ディジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05227028A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009237194A (ja) * | 2008-03-27 | 2009-10-15 | Oki Semiconductor Co Ltd | 表示駆動回路と表示駆動方法 |
| WO2010128541A1 (ja) * | 2009-05-07 | 2010-11-11 | パナソニック株式会社 | 逐次比較型ａ／ｄ変換装置 |
-
1992
- 1992-01-06 JP JP5292A patent/JPH05227028A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009237194A (ja) * | 2008-03-27 | 2009-10-15 | Oki Semiconductor Co Ltd | 表示駆動回路と表示駆動方法 |
| WO2010128541A1 (ja) * | 2009-05-07 | 2010-11-11 | パナソニック株式会社 | 逐次比較型ａ／ｄ変換装置 |
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