JP2000244318A - アナログディジタル変換装置およびアナログディジタル変換方法 - Google Patents
アナログディジタル変換装置およびアナログディジタル変換方法Info
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- JP2000244318A JP2000244318A JP11365679A JP36567999A JP2000244318A JP 2000244318 A JP2000244318 A JP 2000244318A JP 11365679 A JP11365679 A JP 11365679A JP 36567999 A JP36567999 A JP 36567999A JP 2000244318 A JP2000244318 A JP 2000244318A
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Abstract
(57)【要約】
【課題】 テスト時間を短縮して、量産性を向上させて
製造原価が低下させることができるようなアナログディ
ジタル変換装置の提供およびアナログディジタル変換方
法の提供。 【解決手段】ラダー抵抗回路を、第１のスイッチおよび
第２のスイッチにより第１のラダー抵抗と、第２のラダ
ー抵抗に分割し、分割されたラダー抵抗を０．５ＬＳＢ
分交互に変化させ、テストモード時におけるリファレン
ス電圧を分割した一方のラダー抵抗から出力してコンパ
レータにより比較することを特徴とする。
製造原価が低下させることができるようなアナログディ
ジタル変換装置の提供およびアナログディジタル変換方
法の提供。 【解決手段】ラダー抵抗回路を、第１のスイッチおよび
第２のスイッチにより第１のラダー抵抗と、第２のラダ
ー抵抗に分割し、分割されたラダー抵抗を０．５ＬＳＢ
分交互に変化させ、テストモード時におけるリファレン
ス電圧を分割した一方のラダー抵抗から出力してコンパ
レータにより比較することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ラダー抵抗回路を
有するアナログディジタル変換装置およびアナログディ
ジタル変換方法に関する。
有するアナログディジタル変換装置およびアナログディ
ジタル変換方法に関する。
【０００２】
【従来の技術】従来から、比較的高速のＡ／Ｄコンバー
タとして、逐次比較型のＡ／Ｄコンバータが知られてい
る。このような従来のアナログディジタル変換装置の１
例を図５に示す。このアナログディジタル変換装置は、
基準電圧ＡＶＲＥＦ（アナログ回路用リファレンス電
圧、以下、ＡＶＲＥＦという）を分割して、所定の分割
電圧を出力するラダー抵抗回路１１１と、入力端子１０
６から入力されるアナログ電圧またはラダー抵抗回路１
１１からの分割電圧と入力端子１０６からの電圧を比較
するコンパレータ１０７とを有している。入力端子１０
６からのアナログ値をデジタル値に変換するには、入力
端子１０６から入力されるアナログ値に近い値を、抵抗
ラダー回路の分割抵抗比を変化させて作り出さなければ
ならない。このため、１つのアナログ値を作り出すため
には、抵抗ラダー回路１１１の分割電圧をバイナリサー
チ法により逐次選択する。すなわち、最初に分割電圧と
してＡＶＲＥＦ／２を選択し、入力端子１０６の電圧＞
ＡＶＲＥＦ／２である時には、次にＡＶＲＥＦ×３／２
2 （＝４）を選択する。一方、入力端子１０６の電圧＜
ＡＶＲＥＦ／２であるときには、ＡＶＲＥＦ／２2 を選
択する。そして、同様にして、入力端子１０６の電圧＞
ＡＶＲＥＦ３／２2 である時には、さらにＡＶＲＥＦ×
７／２3 （＝８）を選択し、入力端子１０６の電圧＜Ａ
ＶＲＥＦ／２2 であるときには、ＡＶＲＥＦ／２3 （＝
８）を選択する。以下同様にして、ＡＶＲＥＦ／２n 〜
ＡＶＲＥＦ×（２n −１／２n ）までバイナリサーチが
行われる。
タとして、逐次比較型のＡ／Ｄコンバータが知られてい
る。このような従来のアナログディジタル変換装置の１
例を図５に示す。このアナログディジタル変換装置は、
基準電圧ＡＶＲＥＦ（アナログ回路用リファレンス電
圧、以下、ＡＶＲＥＦという）を分割して、所定の分割
電圧を出力するラダー抵抗回路１１１と、入力端子１０
６から入力されるアナログ電圧またはラダー抵抗回路１
１１からの分割電圧と入力端子１０６からの電圧を比較
するコンパレータ１０７とを有している。入力端子１０
６からのアナログ値をデジタル値に変換するには、入力
端子１０６から入力されるアナログ値に近い値を、抵抗
ラダー回路の分割抵抗比を変化させて作り出さなければ
ならない。このため、１つのアナログ値を作り出すため
には、抵抗ラダー回路１１１の分割電圧をバイナリサー
チ法により逐次選択する。すなわち、最初に分割電圧と
してＡＶＲＥＦ／２を選択し、入力端子１０６の電圧＞
ＡＶＲＥＦ／２である時には、次にＡＶＲＥＦ×３／２
2 （＝４）を選択する。一方、入力端子１０６の電圧＜
ＡＶＲＥＦ／２であるときには、ＡＶＲＥＦ／２2 を選
択する。そして、同様にして、入力端子１０６の電圧＞
ＡＶＲＥＦ３／２2 である時には、さらにＡＶＲＥＦ×
７／２3 （＝８）を選択し、入力端子１０６の電圧＜Ａ
ＶＲＥＦ／２2 であるときには、ＡＶＲＥＦ／２3 （＝
８）を選択する。以下同様にして、ＡＶＲＥＦ／２n 〜
ＡＶＲＥＦ×（２n −１／２n ）までバイナリサーチが
行われる。
【０００３】このようにバイナリサーチによる選択を徐
々に細かいレベルまで行うが、この比較はアナログディ
ジタル変換装置のビット数分だけ行われる。例えば、８
ビットＡ／Ｄコンバータであれば、１つのアナログ入力
に対して８回の比較が行われる。
々に細かいレベルまで行うが、この比較はアナログディ
ジタル変換装置のビット数分だけ行われる。例えば、８
ビットＡ／Ｄコンバータであれば、１つのアナログ入力
に対して８回の比較が行われる。
【０００４】ところで、上述したアナログディジタル変
換装置の変換精度を調べるために、８ビットの時には、
次のようなテストが行われている。先ず入力端子１０６
から既知のアナログ電圧を入力する。これに対して、ラ
ダー抵抗回路１１１は８回の比較が行われ、入力する既
知のアナログ電圧を２５６（＝２8 ）段階に変化させて
入力する。つまり、ラダー抵抗回路で行う比較回数は８
×２５６＝２０４８回となる。
換装置の変換精度を調べるために、８ビットの時には、
次のようなテストが行われている。先ず入力端子１０６
から既知のアナログ電圧を入力する。これに対して、ラ
ダー抵抗回路１１１は８回の比較が行われ、入力する既
知のアナログ電圧を２５６（＝２8 ）段階に変化させて
入力する。つまり、ラダー抵抗回路で行う比較回数は８
×２５６＝２０４８回となる。
【０００５】また、特開平２−４１０２９号公報に記載
された従来のアナログディジタル変換装置の他の例を、
図６に示す。図６に示すように、このアナログディジタ
ル変換装置においては、このアナログディジタル変換装
置のテストの際は、内部のテスト信号２１０によりスイ
ッチ２０３が切り替わり、入力端子２０６は抵抗ラダー
回路の出力と短絡する。また、抵抗ラダー回路２１１の
入力であった逐次変換レジスタ２１２の経路がセレクタ
２１３で切り離され、テストのために用意したカウンタ
２１４と接続される。次に、カウンタの値に伴ったラダ
ー抵抗の出力信号が、入力端子２０６に出力されるので
外部のコンパレータでその出力値を上下の規格で２回測
定することで検査する。このアナログディジタル変換装
置のテストの場合でも８ビットのアナログディジタル変
換装置の場合に、２５６×２回＝５１２回の選択時間が
かかる。
された従来のアナログディジタル変換装置の他の例を、
図６に示す。図６に示すように、このアナログディジタ
ル変換装置においては、このアナログディジタル変換装
置のテストの際は、内部のテスト信号２１０によりスイ
ッチ２０３が切り替わり、入力端子２０６は抵抗ラダー
回路の出力と短絡する。また、抵抗ラダー回路２１１の
入力であった逐次変換レジスタ２１２の経路がセレクタ
２１３で切り離され、テストのために用意したカウンタ
２１４と接続される。次に、カウンタの値に伴ったラダ
ー抵抗の出力信号が、入力端子２０６に出力されるので
外部のコンパレータでその出力値を上下の規格で２回測
定することで検査する。このアナログディジタル変換装
置のテストの場合でも８ビットのアナログディジタル変
換装置の場合に、２５６×２回＝５１２回の選択時間が
かかる。
【０００６】さらに、特開平５−２２７０２８号公報に
記載された従来のアナログディジタル変換装置のさらに
他の例を図７に示す。図７に示すように、このアナログ
ディジタル変換装置のテストの際には、スイッチ３０３
が切り替わり、コンパレータ３０７の出力が外部へ出力
されるようにし、同時にセレクタ３１３によって、逐次
比較レジスタ３１２の出力をカットし、カウンタ３１４
の値をラダー抵抗３１１に入力するように構成されてい
る。このアナログディジタル変換装置でのテスト時の動
作は、先ずカウンタ３１４の値を０にする。その後、入
力端子３０６から、０．５ＬＳＢに相当するアナログ値
を入力する。この時、コンパレータ３０７の値は、１に
なるとする。次にカウンタ３１４の値を１にし、入力端
子３０６は、０．５ＬＳＢのままで、コンパレータ３０
７に入力する。この時、コンパレータ３０７から０が出
力される。次に、カウンタ３１４の値を１のままで、ア
ナログ値を、１．５ＬＳＢにすると、コンパレータ３０
７の値は１になる。この動作を、図８のように、カウン
タ値を０→２５５まで１つずつ上げていく。この場合の
効果として、１つのアナログ電圧に対して、２回の比較
しかないため、ラダー抵抗数の分の２倍の選択時間しか
かからない。これによってこの例では、テスト時間の短
縮を図っている。このアナログディジタル変換装置のテ
ストでも、８ビットのアナログディジタル変換装置の場
合、２５６×２回＝５１２回の選択時間がかかる。
記載された従来のアナログディジタル変換装置のさらに
他の例を図７に示す。図７に示すように、このアナログ
ディジタル変換装置のテストの際には、スイッチ３０３
が切り替わり、コンパレータ３０７の出力が外部へ出力
されるようにし、同時にセレクタ３１３によって、逐次
比較レジスタ３１２の出力をカットし、カウンタ３１４
の値をラダー抵抗３１１に入力するように構成されてい
る。このアナログディジタル変換装置でのテスト時の動
作は、先ずカウンタ３１４の値を０にする。その後、入
力端子３０６から、０．５ＬＳＢに相当するアナログ値
を入力する。この時、コンパレータ３０７の値は、１に
なるとする。次にカウンタ３１４の値を１にし、入力端
子３０６は、０．５ＬＳＢのままで、コンパレータ３０
７に入力する。この時、コンパレータ３０７から０が出
力される。次に、カウンタ３１４の値を１のままで、ア
ナログ値を、１．５ＬＳＢにすると、コンパレータ３０
７の値は１になる。この動作を、図８のように、カウン
タ値を０→２５５まで１つずつ上げていく。この場合の
効果として、１つのアナログ電圧に対して、２回の比較
しかないため、ラダー抵抗数の分の２倍の選択時間しか
かからない。これによってこの例では、テスト時間の短
縮を図っている。このアナログディジタル変換装置のテ
ストでも、８ビットのアナログディジタル変換装置の場
合、２５６×２回＝５１２回の選択時間がかかる。
【０００７】
【発明が解決しようとする課題】このような、従来のア
ナログディジタル変換装置においては、テスト時間に長
時間を要するため、アナログディジタル変換装置を大量
に量産しようとしても、量産性が低下してしまい、製造
原価が高くなるという問題がある。
ナログディジタル変換装置においては、テスト時間に長
時間を要するため、アナログディジタル変換装置を大量
に量産しようとしても、量産性が低下してしまい、製造
原価が高くなるという問題がある。
【０００８】本発明は、テスト時間を短縮して、量産性
を向上させて製造原価を低下させることができるような
アナログディジタル変換装置およびアナログディジタル
変換方法を提供することにある。
を向上させて製造原価を低下させることができるような
アナログディジタル変換装置およびアナログディジタル
変換方法を提供することにある。
【０００９】
【課題を解決するための手段】前記課題を解決するため
に、請求項１記載のアナログディジタル変換装置の発明
は、ラダー抵抗回路を、第１のスイッチおよび第２のス
イッチにより第１群のラダー抵抗と、第２群のラダー抵
抗に分割し、分割された前記第１群のラダー抵抗および
第２群のラダー抵抗を０．５ＬＳＢ分交互に変化させ、
テストモード時におけるリファレンス電圧を分割した一
方のラダー抵抗から出力してコンパレータにより比較す
ることを特徴とする。
に、請求項１記載のアナログディジタル変換装置の発明
は、ラダー抵抗回路を、第１のスイッチおよび第２のス
イッチにより第１群のラダー抵抗と、第２群のラダー抵
抗に分割し、分割された前記第１群のラダー抵抗および
第２群のラダー抵抗を０．５ＬＳＢ分交互に変化させ、
テストモード時におけるリファレンス電圧を分割した一
方のラダー抵抗から出力してコンパレータにより比較す
ることを特徴とする。
【００１０】請求項２に記載のアナログディジタル変換
装置の発明は、１つの０．５ＬＳＢのラダー抵抗と複数
の１ＬＳＢのラダー抵抗からなる第１群のラダー抵抗
と、１つの０．５ＬＳＢのラダー抵抗と複数の１ＬＳＢ
のラダー抵抗からなる第２群のラダー抵抗と、前記第１
群のラダー抵抗の１ＬＳＢ端と前記第２群のラダー抵抗
の１ＬＳＢ端との間に、１つの１ＬＳＢの中間抵抗とを
有するラダー抵抗と、テストモード時以外は前記第１群
のラダー抵抗と前記中間抵抗とが接続され、テストモー
ド時は前記第１群のラダー抵抗の１ＬＳＢ端とＡＧＮＤ
とが接続される第１のスイッチと、テストモード時以外
は前記中間抵抗と前記第２群のラダー抵抗とが接続さ
れ、テストモード時はＡＶＲＥＦと前記第２群のラダー
抵抗の１ＬＳＢ端とが接続される第２のスイッチと、コ
ンパレータと、テストモード時以外は前記コンパレータ
の第１の入力端子と外部からの入力端子とが接続され、
テストモード時は前記コンパレータの第１の入力端子と
前記第１群のラダー抵抗に基づいた第１の分割電圧出力
端子とが接続される第３のスイッチと、テストモード時
以外は前記コンパレータの第２の入力端子が前記第１群
のラダー抵抗、前記中間抵抗および前記第２群のラダー
抵抗からなる連結ラダー抵抗回路の分割電圧出力端子と
が接続され、テストモード時は前記コンパレータの第２
の入力端子と前記第２群のラダー抵抗に基づいた第２の
分割電圧出力端子とが接続される第４のスイッチと、外
部からのテスト信号と前記第１群のラダー抵抗の分割電
圧出力端子との間に配設され、テストモード時に当該第
１群のラダー抵抗を特定の分割比に選択可能な第１のテ
スト回路と、外部からのテスト信号と前記第２群のラダ
ー抵抗の分割電圧出力端子との間に配設され、テストモ
ード時に当該第２群のラダー抵抗を特定の分割比に選択
可能な第２のテスト回路と、を有することを特徴とす
る。
装置の発明は、１つの０．５ＬＳＢのラダー抵抗と複数
の１ＬＳＢのラダー抵抗からなる第１群のラダー抵抗
と、１つの０．５ＬＳＢのラダー抵抗と複数の１ＬＳＢ
のラダー抵抗からなる第２群のラダー抵抗と、前記第１
群のラダー抵抗の１ＬＳＢ端と前記第２群のラダー抵抗
の１ＬＳＢ端との間に、１つの１ＬＳＢの中間抵抗とを
有するラダー抵抗と、テストモード時以外は前記第１群
のラダー抵抗と前記中間抵抗とが接続され、テストモー
ド時は前記第１群のラダー抵抗の１ＬＳＢ端とＡＧＮＤ
とが接続される第１のスイッチと、テストモード時以外
は前記中間抵抗と前記第２群のラダー抵抗とが接続さ
れ、テストモード時はＡＶＲＥＦと前記第２群のラダー
抵抗の１ＬＳＢ端とが接続される第２のスイッチと、コ
ンパレータと、テストモード時以外は前記コンパレータ
の第１の入力端子と外部からの入力端子とが接続され、
テストモード時は前記コンパレータの第１の入力端子と
前記第１群のラダー抵抗に基づいた第１の分割電圧出力
端子とが接続される第３のスイッチと、テストモード時
以外は前記コンパレータの第２の入力端子が前記第１群
のラダー抵抗、前記中間抵抗および前記第２群のラダー
抵抗からなる連結ラダー抵抗回路の分割電圧出力端子と
が接続され、テストモード時は前記コンパレータの第２
の入力端子と前記第２群のラダー抵抗に基づいた第２の
分割電圧出力端子とが接続される第４のスイッチと、外
部からのテスト信号と前記第１群のラダー抵抗の分割電
圧出力端子との間に配設され、テストモード時に当該第
１群のラダー抵抗を特定の分割比に選択可能な第１のテ
スト回路と、外部からのテスト信号と前記第２群のラダ
ー抵抗の分割電圧出力端子との間に配設され、テストモ
ード時に当該第２群のラダー抵抗を特定の分割比に選択
可能な第２のテスト回路と、を有することを特徴とす
る。
【００１１】請求項３に記載のアナログディジタル変換
装置の発明は、請求項２に記載のアナログディジタル変
換装置において、テストモード時に外部からのテスト信
号により、前記第１のテスト回路、前記第２のテスト回
路、前記第１スイッチ、前記第２スイッチ、前記第３ス
イッチおよび前記第４のスイッチが、前記第１のテスト
回路が前記第１群のラダー抵抗を特定の分割比で選択
し、かつ前記第２のテスト回路が前記第２群のラダー抵
抗を特定の分割比で選択し、前記第１群のラダー抵抗に
基づいた第１の分割電圧と前記第２群のラダー抵抗に基
づいた第２の分割電圧とを、０．５ＬＳＢ分づつ交互に
変化させて、前記第１の分割電圧と前記第２の分割電圧
とを逐次比較して前記特定の分割比で分割されたラダー
抵抗値を測定することを特徴とする。
装置の発明は、請求項２に記載のアナログディジタル変
換装置において、テストモード時に外部からのテスト信
号により、前記第１のテスト回路、前記第２のテスト回
路、前記第１スイッチ、前記第２スイッチ、前記第３ス
イッチおよび前記第４のスイッチが、前記第１のテスト
回路が前記第１群のラダー抵抗を特定の分割比で選択
し、かつ前記第２のテスト回路が前記第２群のラダー抵
抗を特定の分割比で選択し、前記第１群のラダー抵抗に
基づいた第１の分割電圧と前記第２群のラダー抵抗に基
づいた第２の分割電圧とを、０．５ＬＳＢ分づつ交互に
変化させて、前記第１の分割電圧と前記第２の分割電圧
とを逐次比較して前記特定の分割比で分割されたラダー
抵抗値を測定することを特徴とする。
【００１２】請求項４に記載のアナログディジタル変換
装置の発明は、請求項２に記載のアナログディジタル変
換装置において、前記第１のスイッチと前記第２のスイ
ッチとにより前記第１群のラダー抵抗の１ＬＳＢ端と前
記中間抵抗と前記第２群のラダー抵抗の１ＬＳＢ端とが
接続された連結ラダー回路の分割電圧出力端子が、前記
第４のスイッチにより前記コンパレータの第２の入力端
子と接続され、前記第３のスイッチにより前記コンパレ
ータの第１の入力端子と外部入力端子とが接続されてな
り、前記分割電圧出力端子により前記第１群のラダー抵
抗のＡＶＲＥＦ側から−０．５ＬＳＢが選択され、前記
外部入力端子から前記コンパレータにＡＶＲＥＦの電圧
が入力され前記コンパレータからのＨｉｇｈ出力され、
前記外部入力端子からＡＶＲＥＦ−１ＬＳＢ分の電圧が
入力されて前記コンパレータからＬｏｗ出力されること
により、前記第１のラダー抵抗の０．５ＬＳＢの抵抗値
を測定可能とすることを特徴とする。
装置の発明は、請求項２に記載のアナログディジタル変
換装置において、前記第１のスイッチと前記第２のスイ
ッチとにより前記第１群のラダー抵抗の１ＬＳＢ端と前
記中間抵抗と前記第２群のラダー抵抗の１ＬＳＢ端とが
接続された連結ラダー回路の分割電圧出力端子が、前記
第４のスイッチにより前記コンパレータの第２の入力端
子と接続され、前記第３のスイッチにより前記コンパレ
ータの第１の入力端子と外部入力端子とが接続されてな
り、前記分割電圧出力端子により前記第１群のラダー抵
抗のＡＶＲＥＦ側から−０．５ＬＳＢが選択され、前記
外部入力端子から前記コンパレータにＡＶＲＥＦの電圧
が入力され前記コンパレータからのＨｉｇｈ出力され、
前記外部入力端子からＡＶＲＥＦ−１ＬＳＢ分の電圧が
入力されて前記コンパレータからＬｏｗ出力されること
により、前記第１のラダー抵抗の０．５ＬＳＢの抵抗値
を測定可能とすることを特徴とする。
【００１３】請求項５に記載の発明は、請求項２に記載
のアナログディジタル変換装置において、前記第１のス
イッチと前記第２のスイッチとにより前記第１群のラダ
ー抵抗の１ＬＳＢ端と前記中間抵抗と前記第２群のラダ
ー抵抗の１ＬＳＢ端とが接続されてなる連結ラダー回路
の分割電圧出力端子が、前記第４のスイッチにより前記
コンパレータの第２の入力端子と接続され、前記第３の
スイッチにより前記コンパレータの第１の入力端子と外
部入力端子とが接続されてなり、前記分割電圧出力端子
により前記第２群のラダー抵抗のＡＧＮＤ側から０．５
ＬＳＢが選択され、外部入力端子からＡＧＮＤの電圧を
印加して前記コンパレータからのＬｏｗが出力され、前
記外部入力端子からＡＧＮＤ＋１ＬＳＢ分の電圧が入力
されて前記コンパレータからＬｏｗ出力されることによ
り、前記第２のラダー抵抗の０．５ＬＳＢの抵抗値を測
定可能としたことを特徴とする。
のアナログディジタル変換装置において、前記第１のス
イッチと前記第２のスイッチとにより前記第１群のラダ
ー抵抗の１ＬＳＢ端と前記中間抵抗と前記第２群のラダ
ー抵抗の１ＬＳＢ端とが接続されてなる連結ラダー回路
の分割電圧出力端子が、前記第４のスイッチにより前記
コンパレータの第２の入力端子と接続され、前記第３の
スイッチにより前記コンパレータの第１の入力端子と外
部入力端子とが接続されてなり、前記分割電圧出力端子
により前記第２群のラダー抵抗のＡＧＮＤ側から０．５
ＬＳＢが選択され、外部入力端子からＡＧＮＤの電圧を
印加して前記コンパレータからのＬｏｗが出力され、前
記外部入力端子からＡＧＮＤ＋１ＬＳＢ分の電圧が入力
されて前記コンパレータからＬｏｗ出力されることによ
り、前記第２のラダー抵抗の０．５ＬＳＢの抵抗値を測
定可能としたことを特徴とする。
【００１４】請求項６記載の発明は、請求項２に記載の
アナログディジタル変換装置において、前記第１のスイ
ッチと前記第２のスイッチとにより前記第１群のラダー
抵抗の１ＬＳＢ端と前記中間抵抗と前記第２群のラダー
抵抗の１ＬＳＢ端とが接続されてなる連結ラダー回路の
分割電圧出力端子が、前記第４のスイッチにより前記コ
ンパレータの第２の入力端子と接続され、前記第３のス
イッチにより前記コンパレータの第１の入力端子と外部
入力端子とが接続されてなり、前記分割電圧出力端子に
より前記第１群のラダー抵抗と前記中間抵抗の中間部が
選択され、外部入力端子から、（第２群のラダー抵抗の
有する１ＬＳＢの抵抗数＋１）×１ＬＳＢ分の電圧が入
力されて前記コンパレータからの第１の出力と、前記外
部入力端子から、（第２群のラダー抵抗の有する１ＬＳ
Ｂの抵抗数＋２）×１ＬＳＢ分の電圧が入力され前記コ
ンパレータから前記第１の出力と異なる第２の出力とが
確認され、さらに分割電圧出力端子により前記第２群の
ラダー抵抗と前記中間抵抗の中間近傍が選択され、外部
入力端子から、（第２群のラダー抵抗の有する１ＬＳＢ
の抵抗数＋１）×１ＬＳＢの電圧が入力されて前記コン
パレータから第３の出力がされ、前記入力端子から、
（第２群のラダー抵抗の有する１ＬＳＢの抵抗数）×１
ＬＳＢ分の電圧が入力されて前記コンパレータから第３
の出力と異なる第４の出力が確認されることにより、前
記中間抵抗値を測定可能なことを特徴とする。
アナログディジタル変換装置において、前記第１のスイ
ッチと前記第２のスイッチとにより前記第１群のラダー
抵抗の１ＬＳＢ端と前記中間抵抗と前記第２群のラダー
抵抗の１ＬＳＢ端とが接続されてなる連結ラダー回路の
分割電圧出力端子が、前記第４のスイッチにより前記コ
ンパレータの第２の入力端子と接続され、前記第３のス
イッチにより前記コンパレータの第１の入力端子と外部
入力端子とが接続されてなり、前記分割電圧出力端子に
より前記第１群のラダー抵抗と前記中間抵抗の中間部が
選択され、外部入力端子から、（第２群のラダー抵抗の
有する１ＬＳＢの抵抗数＋１）×１ＬＳＢ分の電圧が入
力されて前記コンパレータからの第１の出力と、前記外
部入力端子から、（第２群のラダー抵抗の有する１ＬＳ
Ｂの抵抗数＋２）×１ＬＳＢ分の電圧が入力され前記コ
ンパレータから前記第１の出力と異なる第２の出力とが
確認され、さらに分割電圧出力端子により前記第２群の
ラダー抵抗と前記中間抵抗の中間近傍が選択され、外部
入力端子から、（第２群のラダー抵抗の有する１ＬＳＢ
の抵抗数＋１）×１ＬＳＢの電圧が入力されて前記コン
パレータから第３の出力がされ、前記入力端子から、
（第２群のラダー抵抗の有する１ＬＳＢの抵抗数）×１
ＬＳＢ分の電圧が入力されて前記コンパレータから第３
の出力と異なる第４の出力が確認されることにより、前
記中間抵抗値を測定可能なことを特徴とする。
【００１５】請求項７に記載の発明は、請求項２に記載
のアナログディジタル変換装置を用いたアナログディジ
タル変換方法であって、テストモード時に外部からのテ
スト信号により前記第１のスイッチにより前記第１群の
ラダー抵抗の１ＬＳＢ端とＡＧＮＤとが接続され、前記
第２のスイッチにより前記第２群のラダー抵抗の１ＬＳ
Ｂ端とＡＶＲＥＦとが接続され、前記第３のスイッチに
より前記コンパレータの第１の入力端子が前記第１群の
ラダー抵抗に基づいた第１の分割電圧出力端子と接続さ
れ、前記第４のスイッチにより前記コンパレータの第２
の入力端子が前記第２群のラダー抵抗に基づいた第２の
分割電圧出力端子と接続され、前記第１のテスト回路が
前記第１のラダー抵抗の分割電圧を選択し、前記第２の
テスト回路が前記第２のラダー抵抗の分割電圧を選択
し、前記第１のラダー抵抗の分割電圧と前記第２のラダ
ー抵抗の分割電圧を交互に０．５ＬＳＢ分づつずらして
前記第１群のラダー抵抗に基づいた第１の分割電圧と前
記第２群のラダー抵抗に基づいた第２の分割電圧とを発
生させるステップと、前記コンパレータにより前記第１
の分割電圧と前記第２の分割電圧とを逐次比較するステ
ップと、を有することを特徴とする。
のアナログディジタル変換装置を用いたアナログディジ
タル変換方法であって、テストモード時に外部からのテ
スト信号により前記第１のスイッチにより前記第１群の
ラダー抵抗の１ＬＳＢ端とＡＧＮＤとが接続され、前記
第２のスイッチにより前記第２群のラダー抵抗の１ＬＳ
Ｂ端とＡＶＲＥＦとが接続され、前記第３のスイッチに
より前記コンパレータの第１の入力端子が前記第１群の
ラダー抵抗に基づいた第１の分割電圧出力端子と接続さ
れ、前記第４のスイッチにより前記コンパレータの第２
の入力端子が前記第２群のラダー抵抗に基づいた第２の
分割電圧出力端子と接続され、前記第１のテスト回路が
前記第１のラダー抵抗の分割電圧を選択し、前記第２の
テスト回路が前記第２のラダー抵抗の分割電圧を選択
し、前記第１のラダー抵抗の分割電圧と前記第２のラダ
ー抵抗の分割電圧を交互に０．５ＬＳＢ分づつずらして
前記第１群のラダー抵抗に基づいた第１の分割電圧と前
記第２群のラダー抵抗に基づいた第２の分割電圧とを発
生させるステップと、前記コンパレータにより前記第１
の分割電圧と前記第２の分割電圧とを逐次比較するステ
ップと、を有することを特徴とする。
【００１６】請求項８記載の発明は、請求項２に記載の
アナログディジタル変換装置を用いたアナログディジタ
ル変換方法において、前記第１群のラダー抵抗の０．５
ＬＳＢの抵抗を測定するステップと、前記第２群のラダ
ー抵抗の０．５ＬＳＢの抵抗を測定するステップと、前
記中間抵抗の１ＬＳＢの抵抗を測定するステップと、前
記第１群のラダー抵抗および前記第２群のラダー抵抗を
測定するステップと、を有することを特徴とする。
アナログディジタル変換装置を用いたアナログディジタ
ル変換方法において、前記第１群のラダー抵抗の０．５
ＬＳＢの抵抗を測定するステップと、前記第２群のラダ
ー抵抗の０．５ＬＳＢの抵抗を測定するステップと、前
記中間抵抗の１ＬＳＢの抵抗を測定するステップと、前
記第１群のラダー抵抗および前記第２群のラダー抵抗を
測定するステップと、を有することを特徴とする。
【００１７】
【発明の実施の形態】本発明は、Ａ／Ｄ回路に内蔵され
るラダー抵抗回路を、第１のスイッチおよび第２のスイ
ッチで２分割し、分割したラダー抵抗を０．５ＬＳＢ分
程度交互に変化させて、Ａ／Ｄのテスト時におけるリフ
ァレンス電圧を分割した一方のラダー抵抗から出力し、
これをＡ／Ｄ回路に内蔵されたコンパレータでその高低
（HighとLow ）を比較して、確認するようなテストモー
ドを有している。これによって、テストの際に、Ａ／Ｄ
変換動作時間を必要とせず、短時間でテストを完了する
ことができる。
るラダー抵抗回路を、第１のスイッチおよび第２のスイ
ッチで２分割し、分割したラダー抵抗を０．５ＬＳＢ分
程度交互に変化させて、Ａ／Ｄのテスト時におけるリフ
ァレンス電圧を分割した一方のラダー抵抗から出力し、
これをＡ／Ｄ回路に内蔵されたコンパレータでその高低
（HighとLow ）を比較して、確認するようなテストモー
ドを有している。これによって、テストの際に、Ａ／Ｄ
変換動作時間を必要とせず、短時間でテストを完了する
ことができる。
【００１８】次に、発明の実施の形態を図面に基づいて
詳細に説明する。図１に、本発明のアナログディジタル
変換装置を示す。本第１実施形態においては、８ビット
のアナログディジタル変換装置の構成を示すが、このビ
ット数は単なる例示にすぎず、他の整数値であってよ
い。このアナログディジタル変換装置は、ラダー抵抗回
路１と第１のスイッチ２と第２のスイッチ３とコンパレ
ータ４と第３のスイッチ５と第４のスイッチ６とスイッ
チ１１と第１のテスト回路７と第２のテスト回路８とを
有している。
詳細に説明する。図１に、本発明のアナログディジタル
変換装置を示す。本第１実施形態においては、８ビット
のアナログディジタル変換装置の構成を示すが、このビ
ット数は単なる例示にすぎず、他の整数値であってよ
い。このアナログディジタル変換装置は、ラダー抵抗回
路１と第１のスイッチ２と第２のスイッチ３とコンパレ
ータ４と第３のスイッチ５と第４のスイッチ６とスイッ
チ１１と第１のテスト回路７と第２のテスト回路８とを
有している。
【００１９】本発明に係るアナログディジタル変換回路
は、図１に示すように、１つの０．５ＬＳＢのラダー抵
抗（１／２Ｒ）と複数の１ＬＳＢのラダー抵抗（Ｒ）か
らなる第１群のラダー抵抗１Ａと、１つの０．５ＬＳＢ
のラダー抵抗（１／２Ｒ）と複数の１ＬＳＢのラダー抵
抗（Ｒ）からなる第２群のラダー抵抗１Ｂと、前記第１
群のラダー抵抗１Ａの１ＬＳＢ端と、前記第２群のラダ
ー抵抗１Ｂの１ＬＳＢ端との間に、１つの１ＬＳＢの中
間抵抗１Ｃと、からなるラダー抵抗回路を有する。また
本発明に係るアナログディジタル変換回路は、図１に示
すように、第１群のラダー抵抗１Ａと、中間抵抗１Ｃと
の間に、第１のスイッチ２が設けられ、また第２群のラ
ダー抵抗１Ｂと、中間抵抗１Ｃとの間に、第２のスイッ
チ３が設けられ、さらにコンパレータと、第３のスイッ
チと、第４のスイッチと、第１のテスト回路と、第２の
テスト回路とを有する。
は、図１に示すように、１つの０．５ＬＳＢのラダー抵
抗（１／２Ｒ）と複数の１ＬＳＢのラダー抵抗（Ｒ）か
らなる第１群のラダー抵抗１Ａと、１つの０．５ＬＳＢ
のラダー抵抗（１／２Ｒ）と複数の１ＬＳＢのラダー抵
抗（Ｒ）からなる第２群のラダー抵抗１Ｂと、前記第１
群のラダー抵抗１Ａの１ＬＳＢ端と、前記第２群のラダ
ー抵抗１Ｂの１ＬＳＢ端との間に、１つの１ＬＳＢの中
間抵抗１Ｃと、からなるラダー抵抗回路を有する。また
本発明に係るアナログディジタル変換回路は、図１に示
すように、第１群のラダー抵抗１Ａと、中間抵抗１Ｃと
の間に、第１のスイッチ２が設けられ、また第２群のラ
ダー抵抗１Ｂと、中間抵抗１Ｃとの間に、第２のスイッ
チ３が設けられ、さらにコンパレータと、第３のスイッ
チと、第４のスイッチと、第１のテスト回路と、第２の
テスト回路とを有する。
【００２０】そして、第１のスイッチ２は、テストモー
ド時以外は第１群のラダー抵抗１Ａと中間抵抗１Ｃとを
接続し、テストモード時は第１群のラダー抵抗の１ＬＳ
Ｂ端と、ＡＧＮＤ（アナログ回路用グランド、以下、Ａ
ＧＮＤという）とを接続する。また第２のスイッチは、
テストモード時以外は中間抵抗１Ｃと第２群のラダー抵
抗とを接続し、テストモード時はＡＶＲＥＦと第２群の
ラダー抵抗の１ＬＳＢ端とを接続する。また第３のスイ
ッチは、テストモード時以外は前記コンパレータの第１
の入力端子と外部からの入力端子とを接続し、テストモ
ード時はコンパレータの第１の入力端子と第１群のラダ
ー抵抗に基づいた第１の分割電圧出力端子とを接続す
る。また第４のスイッチは、テストモード時以外はコン
パレータの第２の入力端子と、連結ラダー抵抗回路の分
割電圧出力端子とを接続し、テストモード時はコンパレ
ータの第２の入力端子と第２群のラダー抵抗に基づいた
第２の分割電圧出力端子とを接続する。また第１のテス
ト回路は、外部からのテスト信号と第１群のラダー抵抗
の分割電圧出力端子との間に配設され、テストモード時
に第１群のラダー抵抗を特定の分割比に選択可能とす
る。また第２のテスト回路は、外部からのテスト信号と
前記第２群のラダー抵抗の分割電圧出力端子との間に配
設され、テストモード時に第２群のラダー抵抗を特定の
分割比に選択可能とする。
ド時以外は第１群のラダー抵抗１Ａと中間抵抗１Ｃとを
接続し、テストモード時は第１群のラダー抵抗の１ＬＳ
Ｂ端と、ＡＧＮＤ（アナログ回路用グランド、以下、Ａ
ＧＮＤという）とを接続する。また第２のスイッチは、
テストモード時以外は中間抵抗１Ｃと第２群のラダー抵
抗とを接続し、テストモード時はＡＶＲＥＦと第２群の
ラダー抵抗の１ＬＳＢ端とを接続する。また第３のスイ
ッチは、テストモード時以外は前記コンパレータの第１
の入力端子と外部からの入力端子とを接続し、テストモ
ード時はコンパレータの第１の入力端子と第１群のラダ
ー抵抗に基づいた第１の分割電圧出力端子とを接続す
る。また第４のスイッチは、テストモード時以外はコン
パレータの第２の入力端子と、連結ラダー抵抗回路の分
割電圧出力端子とを接続し、テストモード時はコンパレ
ータの第２の入力端子と第２群のラダー抵抗に基づいた
第２の分割電圧出力端子とを接続する。また第１のテス
ト回路は、外部からのテスト信号と第１群のラダー抵抗
の分割電圧出力端子との間に配設され、テストモード時
に第１群のラダー抵抗を特定の分割比に選択可能とす
る。また第２のテスト回路は、外部からのテスト信号と
前記第２群のラダー抵抗の分割電圧出力端子との間に配
設され、テストモード時に第２群のラダー抵抗を特定の
分割比に選択可能とする。
【００２１】テストモード時には、外部からのテスト信
号９により、第１のスイッチ２を動作させ第１群のラダ
ー抵抗１Ａの１ＬＳＢ端とＡＧＮＤとを接続し、第２の
スイッチ３を動作させＡＶＲＥＦと第２群のラダー抵抗
１Ｂの１ＬＳＢ端とを接続し、第３のスイッチ５を動作
させ第１群のラダー抵抗１Ａに基づいた第１の分割電圧
出力端子とコンパレータ４の第１の入力端子とを接続
し、かつ、第４のスイッチ６を動作させコンパレータ４
の第２の入力端子とラダー抵抗１Ｂに基づいた第２の分
割電圧出力端子とを接続する。さらに、テスト信号９に
より、第１のテスト回路７はラダー抵抗１Ａの分割電圧
を選択し、第２のテスト回路８はラダー抵抗１Ｂの分割
電圧を選択する。この第１のテスト回路７および第２の
テスト回路８を制御することにより、第１のラダー抵抗
１Ａの分割電圧および第２のラダー抵抗１Ｂの分割電圧
を交互に０．５ＬＳＢづつずらして分割電圧を選択し、
かつ、コンパレータ４は０．５ＬＳＢづつずらされた第
１のラダー抵抗１Ａの分割電圧および第２のラダー抵抗
１Ｂの分割電圧を逐次比較する。
号９により、第１のスイッチ２を動作させ第１群のラダ
ー抵抗１Ａの１ＬＳＢ端とＡＧＮＤとを接続し、第２の
スイッチ３を動作させＡＶＲＥＦと第２群のラダー抵抗
１Ｂの１ＬＳＢ端とを接続し、第３のスイッチ５を動作
させ第１群のラダー抵抗１Ａに基づいた第１の分割電圧
出力端子とコンパレータ４の第１の入力端子とを接続
し、かつ、第４のスイッチ６を動作させコンパレータ４
の第２の入力端子とラダー抵抗１Ｂに基づいた第２の分
割電圧出力端子とを接続する。さらに、テスト信号９に
より、第１のテスト回路７はラダー抵抗１Ａの分割電圧
を選択し、第２のテスト回路８はラダー抵抗１Ｂの分割
電圧を選択する。この第１のテスト回路７および第２の
テスト回路８を制御することにより、第１のラダー抵抗
１Ａの分割電圧および第２のラダー抵抗１Ｂの分割電圧
を交互に０．５ＬＳＢづつずらして分割電圧を選択し、
かつ、コンパレータ４は０．５ＬＳＢづつずらされた第
１のラダー抵抗１Ａの分割電圧および第２のラダー抵抗
１Ｂの分割電圧を逐次比較する。
【００２２】本実施形態は８ビットのアナログディジタ
ル変換装置を例にとっているので、ラダー抵抗１Ａは、
１つの０．５ＬＳＢのラダー抵抗（１／２Ｒ）と１２７
個の１ＬＳＢのラダー抵抗（Ｒ）からなる。同様に、ラ
ダー抵抗１Ｂは１つの０．５ＬＳＢのラダー抵抗（１／
２Ｒ）と１２７個の１ＬＳＢのラダー抵抗（Ｒ）からな
る。また、テストモード時には、テスト信号９により、
前記逐次比較した結果はスイッチ１１を介して外部へ出
力することもできる。
ル変換装置を例にとっているので、ラダー抵抗１Ａは、
１つの０．５ＬＳＢのラダー抵抗（１／２Ｒ）と１２７
個の１ＬＳＢのラダー抵抗（Ｒ）からなる。同様に、ラ
ダー抵抗１Ｂは１つの０．５ＬＳＢのラダー抵抗（１／
２Ｒ）と１２７個の１ＬＳＢのラダー抵抗（Ｒ）からな
る。また、テストモード時には、テスト信号９により、
前記逐次比較した結果はスイッチ１１を介して外部へ出
力することもできる。
【００２３】次に、アナログディジタル変換装置の動作
を説明する。テストモード時以外は、図４に示すよう
に、第１のスイッチ２、第２のスイッチ、第３のスイッ
チおよび第４のスイッチにより、それぞれ第１のスイッ
チ２によって第１群のラダー抵抗１Ａの１ＬＳＢ端と中
間抵抗１Ｃとを接続し、第２のスイッチ３により第２群
のラダー抵抗１Ｂの１ＬＳＢ端と中間抵抗１Ｃとを接続
して、前記第１群のラダー抵抗１Ａ、中間抵抗１Ｃおよ
び第２群のラダー抵抗１Ｂとを１つの連結ラダー抵抗と
する。この連結ラダー抵抗とする分割電圧出力端子と、
コンパレータの第２の入力端子とを、第４のスイッチ６
により接続する。また第３のスイッチ５によりコンパレ
ータの第１の入力端子と外部入力端子とを接続する。
を説明する。テストモード時以外は、図４に示すよう
に、第１のスイッチ２、第２のスイッチ、第３のスイッ
チおよび第４のスイッチにより、それぞれ第１のスイッ
チ２によって第１群のラダー抵抗１Ａの１ＬＳＢ端と中
間抵抗１Ｃとを接続し、第２のスイッチ３により第２群
のラダー抵抗１Ｂの１ＬＳＢ端と中間抵抗１Ｃとを接続
して、前記第１群のラダー抵抗１Ａ、中間抵抗１Ｃおよ
び第２群のラダー抵抗１Ｂとを１つの連結ラダー抵抗と
する。この連結ラダー抵抗とする分割電圧出力端子と、
コンパレータの第２の入力端子とを、第４のスイッチ６
により接続する。また第３のスイッチ５によりコンパレ
ータの第１の入力端子と外部入力端子とを接続する。
【００２４】このとき、連結ラダー抵抗の分割電圧出力
端子を、第１群のラダー抵抗のＡＶＲＥＦ側から−０．
５ＬＳＢとなる部に選択し、外部入力端子１０から、電
圧ＡＶＲＥＦを入力して、コンパレータ４からＨｉｇｈ
が出力されることを確認する。その後、外部入力端子１
０から、ＡＶＲＥＦ−１ＬＳＢ分の電圧を入力し、コン
パレータ４によりＬｏｗが出力されることを確認する
と、第１のラダー抵抗の０．５ＬＳＢの抵抗値を測定す
ることができる。
端子を、第１群のラダー抵抗のＡＶＲＥＦ側から−０．
５ＬＳＢとなる部に選択し、外部入力端子１０から、電
圧ＡＶＲＥＦを入力して、コンパレータ４からＨｉｇｈ
が出力されることを確認する。その後、外部入力端子１
０から、ＡＶＲＥＦ−１ＬＳＢ分の電圧を入力し、コン
パレータ４によりＬｏｗが出力されることを確認する
と、第１のラダー抵抗の０．５ＬＳＢの抵抗値を測定す
ることができる。
【００２５】また連結ラダー抵抗の分割電圧出力端子
を、第２群のラダー抵抗１ＢのＡＧＮＤ側から０．５Ｌ
ＳＢ部に選択し、外部入力端子１０からＡＧＮＤの電圧
を入力し、コンパレータ４からＬｏｗが出力されること
を確認する。次いで外部入力端子１０からＡＧＮＤ＋１
ＬＳＢ分の電圧を入力し、コンパレータ４からＨｉｇｈ
が出力されることを確認すると、第２のラダー抵抗の
０．５ＬＳＢの抵抗値を測定することができる。
を、第２群のラダー抵抗１ＢのＡＧＮＤ側から０．５Ｌ
ＳＢ部に選択し、外部入力端子１０からＡＧＮＤの電圧
を入力し、コンパレータ４からＬｏｗが出力されること
を確認する。次いで外部入力端子１０からＡＧＮＤ＋１
ＬＳＢ分の電圧を入力し、コンパレータ４からＨｉｇｈ
が出力されることを確認すると、第２のラダー抵抗の
０．５ＬＳＢの抵抗値を測定することができる。
【００２６】さらに、連結ラダー抵抗の分割電圧出力端
子を、第１群のラダー抵抗１Ａと、中間抵抗１Ｃの間
（中間近傍）を選択し、外部入力端子から（第２群のラ
ダー抵抗の有する１ＬＳＢの抵抗数＋１）×１ＬＳＢ分
の電圧を入力し、コンパレータ４からＬｏｗが出力され
ることを確認する。次いで入力端子から（第２群のラダ
ー抵抗の有する１ＬＳＢの抵抗数＋２）×１ＬＳＢ分の
電圧を入力し、コンパレータ４からＨｉｇｈが出力され
ることを確認し、さらに分割電圧出力端子を、第２群の
ラダー抵抗１Ｂと中間抵抗１Ｃ部との間（中間近傍）を
選択し、外部入力端子から（第２群のラダー抵抗の有す
る１ＬＳＢの抵抗数＋１）×１ＬＳＢ分の電圧を入力
し、コンパレータ４からＨｉｇｈが出力されることを確
認する。次いで入力端子から（第２群のラダー抵抗の有
する１ＬＳＢの抵抗数）×１ＬＳＢ分の電圧を入力し
て、コンパレータ４からＬｏｗが出力されることを確認
すると、中間抵抗１Ｃの１ＬＳＢの抵抗値を測定するこ
とができる。
子を、第１群のラダー抵抗１Ａと、中間抵抗１Ｃの間
（中間近傍）を選択し、外部入力端子から（第２群のラ
ダー抵抗の有する１ＬＳＢの抵抗数＋１）×１ＬＳＢ分
の電圧を入力し、コンパレータ４からＬｏｗが出力され
ることを確認する。次いで入力端子から（第２群のラダ
ー抵抗の有する１ＬＳＢの抵抗数＋２）×１ＬＳＢ分の
電圧を入力し、コンパレータ４からＨｉｇｈが出力され
ることを確認し、さらに分割電圧出力端子を、第２群の
ラダー抵抗１Ｂと中間抵抗１Ｃ部との間（中間近傍）を
選択し、外部入力端子から（第２群のラダー抵抗の有す
る１ＬＳＢの抵抗数＋１）×１ＬＳＢ分の電圧を入力
し、コンパレータ４からＨｉｇｈが出力されることを確
認する。次いで入力端子から（第２群のラダー抵抗の有
する１ＬＳＢの抵抗数）×１ＬＳＢ分の電圧を入力し
て、コンパレータ４からＬｏｗが出力されることを確認
すると、中間抵抗１Ｃの１ＬＳＢの抵抗値を測定するこ
とができる。
【００２７】アナログディジタル変換装置の第１群のラ
ダー抵抗１Ａと第２群のラダー抵抗１Ｂとを用いたテス
ト時には、テスト信号９により、第１のスイッチ２を動
作させ第１群のラダー抵抗１Ａの１ＬＳＢ端とＡＧＮＤ
とを接続し、かつ、第２のスイッチ３を動作させてＡＶ
ＲＥＦと第２群のラダー抵抗１Ｂの１ＬＳＢ端とを接続
する。このときのラダー抵抗の状態を図２に示す。第１
群のラダー抵抗１Ａと第２群のラダー抵抗１Ｂとは、第
１のスイッチ２および第２のスイッチ３により分割され
ている。第１群のラダー抵抗１Ａと第２群のラダー抵抗
１Ｂとをそれぞれｒ１とｒ２と表示する。
ダー抵抗１Ａと第２群のラダー抵抗１Ｂとを用いたテス
ト時には、テスト信号９により、第１のスイッチ２を動
作させ第１群のラダー抵抗１Ａの１ＬＳＢ端とＡＧＮＤ
とを接続し、かつ、第２のスイッチ３を動作させてＡＶ
ＲＥＦと第２群のラダー抵抗１Ｂの１ＬＳＢ端とを接続
する。このときのラダー抵抗の状態を図２に示す。第１
群のラダー抵抗１Ａと第２群のラダー抵抗１Ｂとは、第
１のスイッチ２および第２のスイッチ３により分割され
ている。第１群のラダー抵抗１Ａと第２群のラダー抵抗
１Ｂとをそれぞれｒ１とｒ２と表示する。
【００２８】また、テスト信号９により、第３のスイッ
チ５を動作させて第１群のラダー抵抗１Ａに基づいた第
１の分割電圧出力端子とコンパレータ４の第１の入力端
子とを接続し、かつ、第４のスイッチ６を動作させてコ
ンパレータ４の第２の入力端子と第２群のラダー抵抗１
Ｂに基づいた第２の分割電圧出力端子とを接続させる。
さらに、テスト信号９により、スイッチ１１を動作させ
てコンパレータ４の結果を外部に出力することも可能で
ある。
チ５を動作させて第１群のラダー抵抗１Ａに基づいた第
１の分割電圧出力端子とコンパレータ４の第１の入力端
子とを接続し、かつ、第４のスイッチ６を動作させてコ
ンパレータ４の第２の入力端子と第２群のラダー抵抗１
Ｂに基づいた第２の分割電圧出力端子とを接続させる。
さらに、テスト信号９により、スイッチ１１を動作させ
てコンパレータ４の結果を外部に出力することも可能で
ある。
【００２９】まず、ラダー抵抗のＡＧＮＤからの比を、
ｒ１は、第１のテスト回路７により、１２７Ｒ：１／２
Ｒとする部分に選択される。またｒ２は、第２のテスト
回路８により、１／２Ｒ＋１２６Ｒ：１Ｒとする部分に
選択される。このときの第１群のラダー抵抗１Ａに基づ
いた第１の分割電圧と、第２群のラダー抵抗１Ｂに基づ
いた第２の分割電圧とを、コンパレータ４により測定す
る。この場合、ｒ１側の電圧のほうが高いため、図３
（１）に示すように、コンパレータ４から、Ｈｉｇｈが
出力される。
ｒ１は、第１のテスト回路７により、１２７Ｒ：１／２
Ｒとする部分に選択される。またｒ２は、第２のテスト
回路８により、１／２Ｒ＋１２６Ｒ：１Ｒとする部分に
選択される。このときの第１群のラダー抵抗１Ａに基づ
いた第１の分割電圧と、第２群のラダー抵抗１Ｂに基づ
いた第２の分割電圧とを、コンパレータ４により測定す
る。この場合、ｒ１側の電圧のほうが高いため、図３
（１）に示すように、コンパレータ４から、Ｈｉｇｈが
出力される。
【００３０】次に、ｒ１は第１のテスト回路７により、
１２６Ｒ：１Ｒ＋１／２Ｒとする部分に選択され、また
ｒ２は、第２のテスト回路８により、１／２Ｒ＋１２６
Ｒ：１Ｒの部分を維持するように選択される。このとき
の第１群のラダー抵抗１Ａに基づいた第１の分割電圧
と、第２群のラダー抵抗１Ｂに基づいた第２の分割電圧
とを、コンパレータ４により測定する。この場合、ｒ２
側のほうが電圧が高いため、図３（２）に示すように、
コンパレータ４から、Ｌｏｗが出力される。
１２６Ｒ：１Ｒ＋１／２Ｒとする部分に選択され、また
ｒ２は、第２のテスト回路８により、１／２Ｒ＋１２６
Ｒ：１Ｒの部分を維持するように選択される。このとき
の第１群のラダー抵抗１Ａに基づいた第１の分割電圧
と、第２群のラダー抵抗１Ｂに基づいた第２の分割電圧
とを、コンパレータ４により測定する。この場合、ｒ２
側のほうが電圧が高いため、図３（２）に示すように、
コンパレータ４から、Ｌｏｗが出力される。
【００３１】次に、ｒ１は１２６Ｒ：１Ｒ＋１／２Ｒを
維持するように第１のテスト回路７により選択され、ｒ
２は１／２Ｒ＋１２５Ｒ：２Ｒの部分を第２のテスト回
路８により選択される。このときの第１群のラダー抵抗
１Ａに基づいた第１の分割電圧と、第２群のラダー抵抗
１Ｂに基づいた第２の分割電圧とを、コンパレータ４に
より測定する。この場合、ｒ１側のほうが電圧が高いた
め、図３（３）に示すように、コンパレータ４からＨｉ
ｇｈが出力される。以下、この動作を繰り返す。つま
り、ｒ１とｒ２の抵抗比は、ｒ１をＡＧＮＤ側から、
（１２７−ｎ）Ｒ：（１／２＋ｎ）Ｒ（ここで｛ｎ＝
０、１、２、・・・１２６｝）とし、ｒ２を、ＡＧＮＤ
側から（１／２＋１２６−ｍ）Ｒ：（１＋ｍ）Ｒ（ここ
で｛ｍ＝０、１、２、・・・１２６｝）として、ｎとｍ
の選択を（ｎ＝０、ｍ＝０）→（ｎ＝１、ｍ＝０）→
（ｎ＝１、ｍ＝１）→（ｎ＝２、ｍ＝１）→（ｎ＝２、
ｍ＝２）→・・・→（ｎ＝１２６、ｍ＝１２６）まで、
順に１ずつ変えていく。よって、この時コンパレータ４
の出力は、Ｈｉｇｈ→Ｌｏｗ→Ｈｉｇｈ→Ｌｏｗ…とい
う動作が連続的に繰返される。
維持するように第１のテスト回路７により選択され、ｒ
２は１／２Ｒ＋１２５Ｒ：２Ｒの部分を第２のテスト回
路８により選択される。このときの第１群のラダー抵抗
１Ａに基づいた第１の分割電圧と、第２群のラダー抵抗
１Ｂに基づいた第２の分割電圧とを、コンパレータ４に
より測定する。この場合、ｒ１側のほうが電圧が高いた
め、図３（３）に示すように、コンパレータ４からＨｉ
ｇｈが出力される。以下、この動作を繰り返す。つま
り、ｒ１とｒ２の抵抗比は、ｒ１をＡＧＮＤ側から、
（１２７−ｎ）Ｒ：（１／２＋ｎ）Ｒ（ここで｛ｎ＝
０、１、２、・・・１２６｝）とし、ｒ２を、ＡＧＮＤ
側から（１／２＋１２６−ｍ）Ｒ：（１＋ｍ）Ｒ（ここ
で｛ｍ＝０、１、２、・・・１２６｝）として、ｎとｍ
の選択を（ｎ＝０、ｍ＝０）→（ｎ＝１、ｍ＝０）→
（ｎ＝１、ｍ＝１）→（ｎ＝２、ｍ＝１）→（ｎ＝２、
ｍ＝２）→・・・→（ｎ＝１２６、ｍ＝１２６）まで、
順に１ずつ変えていく。よって、この時コンパレータ４
の出力は、Ｈｉｇｈ→Ｌｏｗ→Ｈｉｇｈ→Ｌｏｗ…とい
う動作が連続的に繰返される。
【００３２】このようにして、本発明のアナログディジ
タル変換装置のテストが実行される。本発明を８ビット
のアナログディジタル変換装置に適用した場合には、前
記したようにして、第１のラダー抵抗１Ａと第２のラダ
ー抵抗１Ｂとを分割し、０．５ＬＳＢづつずらして測定
されるため、ラダー抵抗の選択回数は２５４回となる。
またテストモード時以外の第１のラダー抵抗１Ａの０．
５ＬＳＢの抵抗のテスト時でのラダー抵抗選択回数およ
び第２のラダー抵抗１Ｂの０．５ＬＳＢの抵抗のテスト
時でのラダー抵抗選択回数はそれぞれ２回であり、ま
た、中間抵抗１Ｃの１ＬＳＢの抵抗のテスト時でのラダ
ー抵抗選択回数は４回である。したがって、本発明のア
ナログディジタル変換装置を８ビットのアナログディジ
タル変換装置に適用した場合は、ラダー抵抗選択回数の
合計は、２６２回となる。
タル変換装置のテストが実行される。本発明を８ビット
のアナログディジタル変換装置に適用した場合には、前
記したようにして、第１のラダー抵抗１Ａと第２のラダ
ー抵抗１Ｂとを分割し、０．５ＬＳＢづつずらして測定
されるため、ラダー抵抗の選択回数は２５４回となる。
またテストモード時以外の第１のラダー抵抗１Ａの０．
５ＬＳＢの抵抗のテスト時でのラダー抵抗選択回数およ
び第２のラダー抵抗１Ｂの０．５ＬＳＢの抵抗のテスト
時でのラダー抵抗選択回数はそれぞれ２回であり、ま
た、中間抵抗１Ｃの１ＬＳＢの抵抗のテスト時でのラダ
ー抵抗選択回数は４回である。したがって、本発明のア
ナログディジタル変換装置を８ビットのアナログディジ
タル変換装置に適用した場合は、ラダー抵抗選択回数の
合計は、２６２回となる。
【００３３】
【発明の効果】本発明によれば、テストモード時にラダ
ー抵抗回路を第１群のラダー抵抗と第２群のラダー抵抗
とに分割し、それぞれのラダー抵抗値を０．５ＬＳＢづ
つずらすように変化させて、第１群のラダー抵抗および
第２群のラダー抵抗に基づいた第１および第２の分割電
圧をコンパレータにより測定するから、テストの際にア
ナログディジタル変換動作を必要とせず、テスト時間を
大幅に短縮でき、量産性を大幅に向上させて製造原価を
低下させることができる。
ー抵抗回路を第１群のラダー抵抗と第２群のラダー抵抗
とに分割し、それぞれのラダー抵抗値を０．５ＬＳＢづ
つずらすように変化させて、第１群のラダー抵抗および
第２群のラダー抵抗に基づいた第１および第２の分割電
圧をコンパレータにより測定するから、テストの際にア
ナログディジタル変換動作を必要とせず、テスト時間を
大幅に短縮でき、量産性を大幅に向上させて製造原価を
低下させることができる。
【００３４】また、本発明によれば、アナログディジタ
ル変換装置の内部でテストするために、外部の測定機器
の精度に左右されず、常に安定した高精度の測定が可能
となる。
ル変換装置の内部でテストするために、外部の測定機器
の精度に左右されず、常に安定した高精度の測定が可能
となる。
【図１】本発明のアナログディジタル変換装置を示す第
１の実施形態のブロック図である。
１の実施形態のブロック図である。
【図２】図１のアナログディジタル変換装置の動作を説
明した図である。
明した図である。
【図３】図１のアナログディジタル変換装置の動作を説
明するための他の図である。
明するための他の図である。
【図４】第１図に示す第１のラダー抵抗と、中間抵抗
と、第２のラダー抵抗とが連結された連結ラダー抵抗を
示す。
と、第２のラダー抵抗とが連結された連結ラダー抵抗を
示す。
【図５】従来のアナログディジタル変換装置を示すブロ
ック図である。
ック図である。
【図６】従来の他のアナログディジタル変換装置を示す
ブロック図である。
ブロック図である。
【図７】従来の他のアナログディジタル変換装置を示す
ブロック図である。
ブロック図である。
【図８】図７の従来のアナログディジタル変換装置の動
作を説明するための図である。
作を説明するための図である。
１ ラダー抵抗回路 １Ａ 第１群のラダー抵抗 １Ｂ 第２群のラダー抵抗 １Ｃ 中間抵抗 ２ 第１のスイッチ ３ 第２のスイッチ ４ コンパレータ ５ 第３のスイッチ ６ 第４のスイッチ ７ 第１のテスト回路 ８ 第２のテスト回路 ９ テスト信号 １０ 入力信号 １１ 第５のスイッチ
Claims (8)
- 【請求項１】 ラダー抵抗回路を、第１のスイッチおよ
び第２のスイッチにより第１群のラダー抵抗と、第２群
のラダー抵抗に分割し、分割された前記第１群のラダー
抵抗および第２群のラダー抵抗を０．５ＬＳＢ分交互に
変化させ、テストモード時におけるリファレンス電圧を
分割した一方のラダー抵抗から出力してコンパレータに
より比較することを特徴とするアナログディジタル変換
装置。 - 【請求項２】 １つの０．５ＬＳＢのラダー抵抗と複数
の１ＬＳＢのラダー抵抗からなる第１群のラダー抵抗
と、１つの０．５ＬＳＢのラダー抵抗と複数の１ＬＳＢ
のラダー抵抗からなる第２群のラダー抵抗と、前記第１
群のラダー抵抗の１ＬＳＢ端と前記第２群のラダー抵抗
の１ＬＳＢ端との間に、１つの１ＬＳＢの中間抵抗とを
有するラダー抵抗と、 テストモード時以外は前記第１群のラダー抵抗と前記中
間抵抗とが接続され、テストモード時は前記第１群のラ
ダー抵抗の１ＬＳＢ端とＡＧＮＤとが接続される第１の
スイッチと、 テストモード時以外は前記中間抵抗と前記第２群のラダ
ー抵抗とが接続され、テストモード時はＡＶＲＥＦと前
記第２群のラダー抵抗の１ＬＳＢ端とが接続される第２
のスイッチと、 コンパレータと、 テストモード時以外は前記コンパレータの第１の入力端
子と外部からの入力端子とが接続され、テストモード時
は前記コンパレータの第１の入力端子と前記第１群のラ
ダー抵抗に基づいた第１の分割電圧出力端子とが接続さ
れる第３のスイッチと、 テストモード時以外は前記コンパレータの第２の入力端
子が前記第１群のラダー抵抗、前記中間抵抗および前記
第２群のラダー抵抗からなる連結ラダー抵抗回路の分割
電圧出力端子とが接続され、テストモード時は前記コン
パレータの第２の入力端子と前記第２群のラダー抵抗に
基づいた第２の分割電圧出力端子とが接続される第４の
スイッチと、 外部からのテスト信号と前記第１群のラダー抵抗の分割
電圧出力端子との間に配設され、テストモード時に当該
第１群のラダー抵抗を特定の分割比に選択可能な第１の
テスト回路と、 外部からのテスト信号と前記第２群のラダー抵抗の分割
電圧出力端子との間に配設され、テストモード時に当該
第２群のラダー抵抗を特定の分割比に選択可能な第２の
テスト回路と、を有することを特徴とするアナログディ
ジタル変換装置。 - 【請求項３】 請求項２に記載のアナログディジタル変
換装置において、 テストモード時に外部からのテスト信号により、前記第
１のテスト回路、前記第２のテスト回路、前記第１スイ
ッチ、前記第２スイッチ、前記第３スイッチおよび前記
第４のスイッチが、前記第１のテスト回路が前記第１群
のラダー抵抗を特定の分割比で選択し、かつ前記第２の
テスト回路が前記第２群のラダー抵抗を特定の分割比で
選択し、前記第１群のラダー抵抗に基づいた第１の分割
電圧と前記第２群のラダー抵抗に基づいた第２の分割電
圧とを、０．５ＬＳＢ分づつ交互に変化させて、前記第
１の分割電圧と前記第２の分割電圧とを逐次比較して前
記特定の分割比で分割されたラダー抵抗値を測定するこ
とを特徴とするアナログディジタル変換装置。 - 【請求項４】 請求項２に記載のアナログディジタル変
換装置において、 前記第１のスイッチと前記第２のスイッチとにより前記
第１群のラダー抵抗の１ＬＳＢ端と前記中間抵抗と前記
第２群のラダー抵抗の１ＬＳＢ端とが接続された連結ラ
ダー回路の分割電圧出力端子が、前記第４のスイッチに
より前記コンパレータの第２の入力端子と接続され、前
記第３のスイッチにより前記コンパレータの第１の入力
端子と外部入力端子とが接続されてなり、 前記分割電圧出力端子により前記第１群のラダー抵抗の
ＡＶＲＥＦ側から−０．５ＬＳＢが選択され、前記外部
入力端子から前記コンパレータにＡＶＲＥＦの電圧が入
力され前記コンパレータからのＨｉｇｈ出力され、前記
外部入力端子からＡＶＲＥＦ−１ＬＳＢ分の電圧が入力
されて前記コンパレータからＬｏｗ出力されることによ
り、前記第１のラダー抵抗の０．５ＬＳＢの抵抗値を測
定可能とすることを特徴とするアナログディジタル変換
装置。 - 【請求項５】 請求項２に記載のアナログディジタル変
換装置において、 前記第１のスイッチと前記第２のスイッチとにより前記
第１群のラダー抵抗の１ＬＳＢ端と前記中間抵抗と前記
第２群のラダー抵抗の１ＬＳＢ端とが接続されてなる連
結ラダー回路の分割電圧出力端子が、前記第４のスイッ
チにより前記コンパレータの第２の入力端子と接続さ
れ、前記第３のスイッチにより前記コンパレータの第１
の入力端子と外部入力端子とが接続されてなり、 前記分割電圧出力端子により前記第２群のラダー抵抗の
ＡＧＮＤ側から０．５ＬＳＢが選択され、外部入力端子
からＡＧＮＤの電圧を印加して前記コンパレータからの
Ｌｏｗが出力され、前記外部入力端子からＡＧＮＤ＋１
ＬＳＢ分の電圧が入力されて前記コンパレータからＬｏ
ｗ出力されることにより、前記第２のラダー抵抗の０．
５ＬＳＢの抵抗値を測定可能としたことを特徴とするア
ナログディジタル変換装置。 - 【請求項６】 請求項２に記載のアナログディジタル変
換装置において、 前記第１のスイッチと前記第２のスイッチとにより前記
第１群のラダー抵抗の１ＬＳＢ端と前記中間抵抗と前記
第２群のラダー抵抗の１ＬＳＢ端とが接続されてなる連
結ラダー回路の分割電圧出力端子が、前記第４のスイッ
チにより前記コンパレータの第２の入力端子と接続さ
れ、前記第３のスイッチにより前記コンパレータの第１
の入力端子と外部入力端子とが接続されてなり、 前記分割電圧出力端子により前記第１群のラダー抵抗と
前記中間抵抗の中間部が選択され、外部入力端子から、
（第２群のラダー抵抗の有する１ＬＳＢの抵抗数＋１）
×１ＬＳＢ分の電圧が入力されて前記コンパレータから
の第１の出力と、 前記外部入力端子から、（第２群のラダー抵抗の有する
１ＬＳＢの抵抗数＋２）×１ＬＳＢ分の電圧が入力され
前記コンパレータから前記第１の出力と異なる第２の出
力とが確認され、 さらに分割電圧出力端子により前記第２群のラダー抵抗
と前記中間抵抗の中間近傍が選択され、外部入力端子か
ら、（第２群のラダー抵抗の有する１ＬＳＢの抵抗数＋
１）×１ＬＳＢの電圧が入力されて前記コンパレータか
ら第３の出力がされ、前記入力端子から、（第２群のラ
ダー抵抗の有する１ＬＳＢの抵抗数）×１ＬＳＢ分の電
圧が入力されて前記コンパレータから第３の出力と異な
る第４の出力が確認されることにより、前記中間抵抗値
を測定可能なことを特徴とするアナログディジタル変換
装置。 - 【請求項７】 請求項２に記載のアナログディジタル変
換装置を用いたアナログディジタル変換方法であって、
テストモード時に外部からのテスト信号により前記第１
のスイッチにより前記第１群のラダー抵抗の１ＬＳＢ端
とＡＧＮＤとが接続され、前記第２のスイッチにより前
記第２群のラダー抵抗の１ＬＳＢ端とＡＶＲＥＦとが接
続され、前記第３のスイッチにより前記コンパレータの
第１の入力端子が前記第１群のラダー抵抗に基づいた第
１の分割電圧出力端子と接続され、前記第４のスイッチ
により前記コンパレータの第２の入力端子が前記第２群
のラダー抵抗に基づいた第２の分割電圧出力端子と接続
され、前記第１のテスト回路が前記第１のラダー抵抗の
分割電圧を選択し、前記第２のテスト回路が前記第２の
ラダー抵抗の分割電圧を選択し、前記第１のラダー抵抗
の分割電圧と前記第２のラダー抵抗の分割電圧を交互に
０．５ＬＳＢ分づつずらして前記第１群のラダー抵抗に
基づいた第１の分割電圧と前記第２群のラダー抵抗に基
づいた第２の分割電圧とを発生させるステップと、 前記コンパレータにより前記第１の分割電圧と前記第２
の分割電圧とを逐次比較するステップと、 を有することを特徴とするアナログディジタル変換方
法。 - 【請求項８】 請求項２に記載のアナログディジタル変
換装置を用いたアナログディジタル変換方法において、 前記第１群のラダー抵抗の０．５ＬＳＢの抵抗を測定す
るステップと、 前記第２群のラダー抵抗の０．５ＬＳＢの抵抗を測定す
るステップと、 前記中間抵抗の１ＬＳＢの抵抗を測定するステップと、 前記第１群のラダー抵抗および前記第２群のラダー抵抗
を測定するステップと、を有することを特徴とするアナ
ログディジタル変換方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11365679A JP2000244318A (ja) | 1998-12-25 | 1999-12-22 | アナログディジタル変換装置およびアナログディジタル変換方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37123498 | 1998-12-25 | ||
| JP10-371234 | 1998-12-25 | ||
| JP11365679A JP2000244318A (ja) | 1998-12-25 | 1999-12-22 | アナログディジタル変換装置およびアナログディジタル変換方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000244318A true JP2000244318A (ja) | 2000-09-08 |
Family
ID=26581688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11365679A Pending JP2000244318A (ja) | 1998-12-25 | 1999-12-22 | アナログディジタル変換装置およびアナログディジタル変換方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000244318A (ja) |
-
1999
- 1999-12-22 JP JP11365679A patent/JP2000244318A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011113 |