JPH05211776A - インバータ - Google Patents
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- JPH05211776A JPH05211776A JP4015614A JP1561492A JPH05211776A JP H05211776 A JPH05211776 A JP H05211776A JP 4015614 A JP4015614 A JP 4015614A JP 1561492 A JP1561492 A JP 1561492A JP H05211776 A JPH05211776 A JP H05211776A
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- lower arm
- transistors
- inverter
- output
- arms
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- 230000000903 blocking effect Effects 0.000 abstract description 2
- 239000004065 semiconductor Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 6
- 230000002265 prevention Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/0067—Converter structures employing plural converter units, other than for parallel operation of the units on a single load
- H02M1/007—Plural converter units in cascade
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/483—Converters with outputs that each can have more than two voltages levels
- H02M7/487—Neutral point clamped inverters
Landscapes
- Inverter Devices (AREA)
Abstract
(57)【要約】
【目的】正極，負極，中央電極（Ｍ点）を持つ直流電源
２５，２６を用いる３レベルインバータでは、従来、Ｍ
点に接続されるアームはダイオード１４，１５，２０，
２１のみで構成されて、全アームの素子はＰＷＭ変調の
周波数で開閉されるため、高価な高速スイッチング素子
としなければならぬ等の問題が有ることを解消する。 【構成】ダイオード１４，１５，２０，２１に夫々逆並
列にトランジスタ２，３，８，９を接続し、直流電極に
接続されるトランジスタ１〜４，７〜１０はインバータ
出力Ｖｏの基本波周波数で開閉し、交流出力線に接続さ
れるトランジスタ５，６，１１，１２のみＰＷＭ変調周
波数で開閉する。従ってトランジスタ１〜４，７〜１０
は安価で定常損失の少ない低速形とすることができ、又
トランジスタ５，６，１１，１２のスナバ回路も安価な
放電阻止形のＲＣＤスナバ回路を使用可能とする。
２５，２６を用いる３レベルインバータでは、従来、Ｍ
点に接続されるアームはダイオード１４，１５，２０，
２１のみで構成されて、全アームの素子はＰＷＭ変調の
周波数で開閉されるため、高価な高速スイッチング素子
としなければならぬ等の問題が有ることを解消する。 【構成】ダイオード１４，１５，２０，２１に夫々逆並
列にトランジスタ２，３，８，９を接続し、直流電極に
接続されるトランジスタ１〜４，７〜１０はインバータ
出力Ｖｏの基本波周波数で開閉し、交流出力線に接続さ
れるトランジスタ５，６，１１，１２のみＰＷＭ変調周
波数で開閉する。従ってトランジスタ１〜４，７〜１０
は安価で定常損失の少ない低速形とすることができ、又
トランジスタ５，６，１１，１２のスナバ回路も安価な
放電阻止形のＲＣＤスナバ回路を使用可能とする。
Description
【０００１】
【産業上の利用分野】本発明は、高調波成分の低減や出
力容量の増大等を目的として、正極, 負極のほかに、こ
の両極の中点電位の電極をもつ直流電源を用い、交流出
力側に正極レベル，負極レベル，中点電極レベルの３レ
ベルの出力を可能とした、いわゆる３レベルインバータ
に関する。なお以下各図において同一の符号は同一もし
くは相当部分を示す。
力容量の増大等を目的として、正極, 負極のほかに、こ
の両極の中点電位の電極をもつ直流電源を用い、交流出
力側に正極レベル，負極レベル，中点電極レベルの３レ
ベルの出力を可能とした、いわゆる３レベルインバータ
に関する。なお以下各図において同一の符号は同一もし
くは相当部分を示す。
【０００２】
【従来の技術】図４は従来の単相３レベルインバータの
主回路構成を示す。同図においては、同じ出力電圧Ｅｄ
を持つ直流電源２５，２６が直列に接続されており、こ
こで一方の直流電源２５の正極側をＰ点、他方の直流電
源２６の負極側をＮ点、そして、この２つの直流電源２
５と２６の接続点（中点）をＭ点とする。そのＰ点Ｎ点
との間にトランジスタ１，５，６，４が順次直列に接続
され、ダイオード１３，１７，１８，１６が順次この各
々のトランジスタに逆並列接続されている。同様にトラ
ンジスタ７，１１，１２，１０がＰ点とＮ点の間に順次
直列に接続され、ダイオード１９，２３，２４，２２が
順次この各々のトランジスタに逆並列接続されている。
またさらにトランジスタ１，５の相互接続点とＭ点との
間にダイオード１４が、トランジスタ７，１１の相互の
接続点とＭ点との間にダイオード２０が、Ｍ点とトラン
ジスタ６，４の相互の接続点との間にダイオード１５
が、Ｍ点とトランジスタ１２，１０の相互の接続点との
間にダイオード２１が各々接続されて主回路が構成され
ている。そしてトランジスタ５，６の相互の接続点と、
トランジスタ１１，１２の相互の接続点とがこのインバ
ータの出力端子となり、ＬＣフィルタを２７を介し負荷
２８に接続されている。
主回路構成を示す。同図においては、同じ出力電圧Ｅｄ
を持つ直流電源２５，２６が直列に接続されており、こ
こで一方の直流電源２５の正極側をＰ点、他方の直流電
源２６の負極側をＮ点、そして、この２つの直流電源２
５と２６の接続点（中点）をＭ点とする。そのＰ点Ｎ点
との間にトランジスタ１，５，６，４が順次直列に接続
され、ダイオード１３，１７，１８，１６が順次この各
々のトランジスタに逆並列接続されている。同様にトラ
ンジスタ７，１１，１２，１０がＰ点とＮ点の間に順次
直列に接続され、ダイオード１９，２３，２４，２２が
順次この各々のトランジスタに逆並列接続されている。
またさらにトランジスタ１，５の相互接続点とＭ点との
間にダイオード１４が、トランジスタ７，１１の相互の
接続点とＭ点との間にダイオード２０が、Ｍ点とトラン
ジスタ６，４の相互の接続点との間にダイオード１５
が、Ｍ点とトランジスタ１２，１０の相互の接続点との
間にダイオード２１が各々接続されて主回路が構成され
ている。そしてトランジスタ５，６の相互の接続点と、
トランジスタ１１，１２の相互の接続点とがこのインバ
ータの出力端子となり、ＬＣフィルタを２７を介し負荷
２８に接続されている。
【０００３】次に図４の動作について説明する。図５は
図４の動作波形を示す。ここで図５（Ａ）は搬送波３
３，３４と、出力波形信号３５，３６との相互の切り合
いの関係を示し、図５（Ｂ）は上から順にトランジスタ
１，４，５，６，７，１０，１１，１２の夫々のオン／
オフ信号４４，４５，４６，４７，４８，４９，５０，
５１、およびインバータ出力電圧Ｖｏの各波形を示す。
図４の動作波形を示す。ここで図５（Ａ）は搬送波３
３，３４と、出力波形信号３５，３６との相互の切り合
いの関係を示し、図５（Ｂ）は上から順にトランジスタ
１，４，５，６，７，１０，１１，１２の夫々のオン／
オフ信号４４，４５，４６，４７，４８，４９，５０，
５１、およびインバータ出力電圧Ｖｏの各波形を示す。
【０００４】即ちインバータ出力電圧Ｖｏが正、つまり
出力波形信号３５が正、同信号３６が負の場合は、（出
力波形信号３５）＞（搬送波３３）の区間でトランジス
タ１がオン、該区間を除く区間でトランジスタ６がオン
となり、そして（出力波形信号３６）＜（搬送波３４）
の区間でトランジスタ１０がオン、該区間を除く区間で
トランジスタ１１がオンとなる。またこの場合、トラン
ジスタ５，１２はオンのままとなり、トランジスタ４，
７はオフとなる。
出力波形信号３５が正、同信号３６が負の場合は、（出
力波形信号３５）＞（搬送波３３）の区間でトランジス
タ１がオン、該区間を除く区間でトランジスタ６がオン
となり、そして（出力波形信号３６）＜（搬送波３４）
の区間でトランジスタ１０がオン、該区間を除く区間で
トランジスタ１１がオンとなる。またこの場合、トラン
ジスタ５，１２はオンのままとなり、トランジスタ４，
７はオフとなる。
【０００５】次にインバータ出力電圧Ｖｏが負、つまり
出力波形信号３５が負、同信号３６が正の場合は、（出
力波形信号３５）＜（搬送波３４）の区間でトランジス
タ４がオン、該区間を除く区間でトランジスタ５がオン
となり、そして（出力波形信号３６）＞（搬送波３３）
の区間でトランジスタ７がオン、該区間を除く区間でト
ランジスタ１２がオンとなる。またこの場合、トランジ
スタ６，１１はオンのままとなり、トランジスタ１，１
０はオフのままとなる。
出力波形信号３５が負、同信号３６が正の場合は、（出
力波形信号３５）＜（搬送波３４）の区間でトランジス
タ４がオン、該区間を除く区間でトランジスタ５がオン
となり、そして（出力波形信号３６）＞（搬送波３３）
の区間でトランジスタ７がオン、該区間を除く区間でト
ランジスタ１２がオンとなる。またこの場合、トランジ
スタ６，１１はオンのままとなり、トランジスタ１，１
０はオフのままとなる。
【０００６】換言すればインバータ出力Ｖｏが正の時
は、トランジスタ５と１２をオンし、さらにトランジス
タ１と６、１１と１０をパルス幅変調によりオン／オフ
制御することで、インバータ出力ＶｏをＯ，＋Ｅｄ，＋
２Ｅｄの３レベルに調節することが可能となる。またイ
ンバータ出力Ｖｏが負の時は、トランジスタ６と１１を
オンし、さらにトランジスタ５と４、７と１２をパルス
幅変調によりオン／オフ制御することで、インバータ出
力ＶｏをＯ，−Ｅｄ，−２Ｅｄの３レベルに調節するこ
とが可能となる。この様に単相３レベルインバータで
は、出力として+2Ed,+E.O,-Ed,-2Edの５レベルの出力を
得ることができ、通常のフルブリッジインバータと比較
して、低いスイッチング周波数で、出力高調波の低減が
可能となる。
は、トランジスタ５と１２をオンし、さらにトランジス
タ１と６、１１と１０をパルス幅変調によりオン／オフ
制御することで、インバータ出力ＶｏをＯ，＋Ｅｄ，＋
２Ｅｄの３レベルに調節することが可能となる。またイ
ンバータ出力Ｖｏが負の時は、トランジスタ６と１１を
オンし、さらにトランジスタ５と４、７と１２をパルス
幅変調によりオン／オフ制御することで、インバータ出
力ＶｏをＯ，−Ｅｄ，−２Ｅｄの３レベルに調節するこ
とが可能となる。この様に単相３レベルインバータで
は、出力として+2Ed,+E.O,-Ed,-2Edの５レベルの出力を
得ることができ、通常のフルブリッジインバータと比較
して、低いスイッチング周波数で、出力高調波の低減が
可能となる。
【０００７】
【発明が解決しようとする課題】図４に示す従来の３レ
ベルインバータを正弦波出力のインバータとして用い、
出力電圧Ｖｏに含まれる低次の高調波成分を低減するた
めに、半導体素子のスイッチング周波数を高くしようと
すると、この主回路構成の方法では、図５に示したよう
に全ての半導体素子（トランジスタ１，４，５，６，
７，１０，１１，１２，ダイオード１３〜２４）のスイ
ッチング周波数が高くなってしまい、全ての半導体素子
に高周波でのスイッチングが可能な高速スイッチングデ
バイスが必要となる。しかし一般的に高速スイッチング
デバイスは値段が高く、さらに定常導通損失が大きいた
め、インバータ全体のコストが上がり、また効率が下が
るという問題がある。
ベルインバータを正弦波出力のインバータとして用い、
出力電圧Ｖｏに含まれる低次の高調波成分を低減するた
めに、半導体素子のスイッチング周波数を高くしようと
すると、この主回路構成の方法では、図５に示したよう
に全ての半導体素子（トランジスタ１，４，５，６，
７，１０，１１，１２，ダイオード１３〜２４）のスイ
ッチング周波数が高くなってしまい、全ての半導体素子
に高周波でのスイッチングが可能な高速スイッチングデ
バイスが必要となる。しかし一般的に高速スイッチング
デバイスは値段が高く、さらに定常導通損失が大きいた
め、インバータ全体のコストが上がり、また効率が下が
るという問題がある。
【０００８】また、半導体素子は、そのスイッチング時
に生じる飛躍電圧から素子を保護するためにスバナ回路
を一般的には必要とするが、図４の主回路方式では、特
にインバータの交流出力線に直接接続されている上下ア
ーム対（トランジスタ５と６、１１と１２）に印加され
る電圧は一定値ではなくＯまたはＥｄに変化してしま
い、さらに、それら各アームの両端とも電位が変動する
ため一般的な放電阻止形のＲＣＤスナバ回路を用いるこ
とができない。そのため充放電形のＲＣスナバ回路を用
いると、特に高周波スイッチングを行う場合は大きな損
失を発生するという問題がある。そこで本発明はいわゆ
る３レベルインバータであって前記の問題を解消できる
インバータを提供することを課題とする。
に生じる飛躍電圧から素子を保護するためにスバナ回路
を一般的には必要とするが、図４の主回路方式では、特
にインバータの交流出力線に直接接続されている上下ア
ーム対（トランジスタ５と６、１１と１２）に印加され
る電圧は一定値ではなくＯまたはＥｄに変化してしま
い、さらに、それら各アームの両端とも電位が変動する
ため一般的な放電阻止形のＲＣＤスナバ回路を用いるこ
とができない。そのため充放電形のＲＣスナバ回路を用
いると、特に高周波スイッチングを行う場合は大きな損
失を発生するという問題がある。そこで本発明はいわゆ
る３レベルインバータであって前記の問題を解消できる
インバータを提供することを課題とする。
【０００９】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１のインバータは正極（Ｐ点）, 負極（Ｎ
点）およびこの両極間に中点電位極（Ｍ点）のある直流
電源（２５，２６など）を備え、スイッチング素子とダ
イオードとを逆並列接続してなるアームを二つ直列接続
して上下アーム回路を構成し、この上下アーム回路を三
つ設け、この三つの上下アーム回路のうち（トランジス
タ１，２、ダイオード１３，１４などからなる）第一の
上下アーム回路を前記直流電源の正極と中点電位極との
間に接続し、同じく（トランジスタ３，４、ダイオード
１５，１６などからなる）第二の上下アーム回路を前記
直流電源の中点電位極と負極との間に接続し、同じく
（トランジスタ５，６、ダイオード１７，１８などから
なる）第三の上下アーム回路を前記第一の上下アーム回
路内のアームの直列接続点と前記第二の上下アーム回路
内のアームの直列接続点との間に接続し、前記第三の上
下アーム回路内のアームの直列接続点を交流出力端子と
した上下アーム回路群をＮ（Ｎは２以上の整数とする）
個備えたＮ相出力のインバータであって、この各々の上
下アーム回路群の第一と第二の上下アーム回路はインバ
ータ出力の基本波周波数でスイッチングを行い、第三の
上下アーム回路は、この基本波周波数より高い周波数
で、パルス幅制御されたスイッチングを行うものである
ようにする。
めに、請求項１のインバータは正極（Ｐ点）, 負極（Ｎ
点）およびこの両極間に中点電位極（Ｍ点）のある直流
電源（２５，２６など）を備え、スイッチング素子とダ
イオードとを逆並列接続してなるアームを二つ直列接続
して上下アーム回路を構成し、この上下アーム回路を三
つ設け、この三つの上下アーム回路のうち（トランジス
タ１，２、ダイオード１３，１４などからなる）第一の
上下アーム回路を前記直流電源の正極と中点電位極との
間に接続し、同じく（トランジスタ３，４、ダイオード
１５，１６などからなる）第二の上下アーム回路を前記
直流電源の中点電位極と負極との間に接続し、同じく
（トランジスタ５，６、ダイオード１７，１８などから
なる）第三の上下アーム回路を前記第一の上下アーム回
路内のアームの直列接続点と前記第二の上下アーム回路
内のアームの直列接続点との間に接続し、前記第三の上
下アーム回路内のアームの直列接続点を交流出力端子と
した上下アーム回路群をＮ（Ｎは２以上の整数とする）
個備えたＮ相出力のインバータであって、この各々の上
下アーム回路群の第一と第二の上下アーム回路はインバ
ータ出力の基本波周波数でスイッチングを行い、第三の
上下アーム回路は、この基本波周波数より高い周波数
で、パルス幅制御されたスイッチングを行うものである
ようにする。
【００１０】また請求項２のインバータは、請求項１に
記載のインバータにおいて、Ｎ個の前記上下アーム回路
群の第三の上下アーム回路を構成するスイッチング素子
を、同じくＮ個の該上下アーム回路群の第一、第二の上
下アーム回路を構成するスイッチング素子よりもスイッ
チング損失の少ない高速スイッチング素子（ＭＯＳＦＥ
Ｔ２９〜３２など）とする。
記載のインバータにおいて、Ｎ個の前記上下アーム回路
群の第三の上下アーム回路を構成するスイッチング素子
を、同じくＮ個の該上下アーム回路群の第一、第二の上
下アーム回路を構成するスイッチング素子よりもスイッ
チング損失の少ない高速スイッチング素子（ＭＯＳＦＥ
Ｔ２９〜３２など）とする。
【００１１】
【作用】図４のＭ点に接続されているダイオードだけで
構成されているアームにも、他のアームと同様に自励ス
イッチング可能な半導体（トランジスタ等）を逆並列に
付加する。そしてそのインバータの動作として、直流電
源のＰ点，Ｍ点，Ｎ点に直接接続されているアームの半
導体（トランジスタ）はインバータ出力の基本波と同じ
周波数でオン／オフ制御を行い、また交流出力線に直接
接続されているアームの半導体（トランジスタ）は基本
波より高い周波数のパルス幅変調によりオン／オフ制御
を行う。従って、インバータの出力に高調波低減のため
に高周波でパルス幅変調された５レベルの電圧が得られ
るにもかかわらず、全ての半導体素子を高周波でスイッ
チングする必要がなく、直流電源のＰ点，Ｍ点，Ｎ点に
直接接続されているアームの半導体素子は、交流出力の
基本波と同じ周波数でスイッチングさせることができ
る。さらに、インバータの交流出力線に直接接続された
アーム対に印加される電圧値が常にＥｄとなり、このア
ームのスイッチング素子にも充放電スナバ回路に比べ発
生損失の少ない一般的なＰＮ一括放電阻止形のスナバ回
路が使用できる。その結果、インバータの低損失高効率
化が可能となる。
構成されているアームにも、他のアームと同様に自励ス
イッチング可能な半導体（トランジスタ等）を逆並列に
付加する。そしてそのインバータの動作として、直流電
源のＰ点，Ｍ点，Ｎ点に直接接続されているアームの半
導体（トランジスタ）はインバータ出力の基本波と同じ
周波数でオン／オフ制御を行い、また交流出力線に直接
接続されているアームの半導体（トランジスタ）は基本
波より高い周波数のパルス幅変調によりオン／オフ制御
を行う。従って、インバータの出力に高調波低減のため
に高周波でパルス幅変調された５レベルの電圧が得られ
るにもかかわらず、全ての半導体素子を高周波でスイッ
チングする必要がなく、直流電源のＰ点，Ｍ点，Ｎ点に
直接接続されているアームの半導体素子は、交流出力の
基本波と同じ周波数でスイッチングさせることができ
る。さらに、インバータの交流出力線に直接接続された
アーム対に印加される電圧値が常にＥｄとなり、このア
ームのスイッチング素子にも充放電スナバ回路に比べ発
生損失の少ない一般的なＰＮ一括放電阻止形のスナバ回
路が使用できる。その結果、インバータの低損失高効率
化が可能となる。
【００１２】
【実施例】以下図１ないし図３を用いて本発明の実施例
を説明する。図１は請求項１に関わる発明の一実施例と
しての単相３レベルインバータの構成図で、図４に対応
するものである。図１では図４に対し、Ｍ点に接続され
たダイオード１４，１５，２０，２１と夫々逆並列にト
ランジスタ２，３，８，９が接続されている点が異な
る。
を説明する。図１は請求項１に関わる発明の一実施例と
しての単相３レベルインバータの構成図で、図４に対応
するものである。図１では図４に対し、Ｍ点に接続され
たダイオード１４，１５，２０，２１と夫々逆並列にト
ランジスタ２，３，８，９が接続されている点が異な
る。
【００１３】次に図１の動作について説明する。図２は
図１の動作波形を示す。ここで図２（Ａ）は図５（Ａ）
と同様、搬送波３３，３４と出力波形信号３５，３６と
の相互の切り合いの関係を示し、図２（Ｂ）は上から順
にトランジスタ（１，３，８，１０），（２，４，７，
９），５，６，１１，１２の夫々のオン／オフ信号３
７，３８，３９，４０，４１，４２、およびインバータ
出力電圧Ｖｏの各波形を示す。
図１の動作波形を示す。ここで図２（Ａ）は図５（Ａ）
と同様、搬送波３３，３４と出力波形信号３５，３６と
の相互の切り合いの関係を示し、図２（Ｂ）は上から順
にトランジスタ（１，３，８，１０），（２，４，７，
９），５，６，１１，１２の夫々のオン／オフ信号３
７，３８，３９，４０，４１，４２、およびインバータ
出力電圧Ｖｏの各波形を示す。
【００１４】即ちインバータ出力電圧Ｖｏが正、つまり
出力波形信号３５が正、同信号３６が負の場合は、トラ
ンジスタ１，３，８，１０はオンのまま、２，４，７，
９はオフのままとなる。そして（出力波形信号３５）＞
（搬送波３３）の区間でトランジスタ５がオン、該区間
を除く区間でトランジスタ６がオンとなり、また（出力
波形信号３６）＞（搬送波３４）の区間でトランジスタ
１１がオン、該区間を除く区間でトランジスタ１２がオ
ンとなる。
出力波形信号３５が正、同信号３６が負の場合は、トラ
ンジスタ１，３，８，１０はオンのまま、２，４，７，
９はオフのままとなる。そして（出力波形信号３５）＞
（搬送波３３）の区間でトランジスタ５がオン、該区間
を除く区間でトランジスタ６がオンとなり、また（出力
波形信号３６）＞（搬送波３４）の区間でトランジスタ
１１がオン、該区間を除く区間でトランジスタ１２がオ
ンとなる。
【００１５】またインバータ出力電圧Ｖｏが負、つまり
出力波形信号３５が負、同信号３６が正の場合は、トラ
ンジスタ１，３，８，１０はオフのまま、２，４，７，
９はオンのままとなる。そして（出力波形信号３５）＞
（搬送波３４）の区間でトランジスタ５がオン、該区間
を除く区間でトランジスタ６がオンとなり、また（出力
波形信号３６）＞（搬送波３３）の区間でトランジスタ
１１がオン、該区間を除く区間でトランジスタ１２がオ
ンとなる。
出力波形信号３５が負、同信号３６が正の場合は、トラ
ンジスタ１，３，８，１０はオフのまま、２，４，７，
９はオンのままとなる。そして（出力波形信号３５）＞
（搬送波３４）の区間でトランジスタ５がオン、該区間
を除く区間でトランジスタ６がオンとなり、また（出力
波形信号３６）＞（搬送波３３）の区間でトランジスタ
１１がオン、該区間を除く区間でトランジスタ１２がオ
ンとなる。
【００１６】換言すればインバータを正弦出力のインバ
ータとして動作させる場合、インバータ出力電圧Ｖｏが
正の半周期にはトランジスタ１，３，８，１０は波形３
７に示すようにオンとし、トランジスタ２，４，７，９
は波形３８に示すようにオフとする。この時、トランジ
スタ５，６から成る上下アーム対には、直流電源のＰ点
とＭ点間の電圧が印加される。また、トランジスタ１
１，１２から成る上下アーム対にはＭとＮ点間の電圧が
印加される。また、インバータ出力電圧Ｖｏが負の半周
期には逆にトランジスタ１，３，８，１０はオフとし、
トランジスタ２，４，７，９はオンとする。この時、ト
ランジスタ５，６から成る上下アーム対には、直流電源
のＭ点とＮ点間の電圧が印加され、トランジスタ１１，
１２から成る上下アーム対には、直流電源のＰ点とＭ点
間の電圧が印加される。このような状態で、トランジス
タ５，６，１１，１２を各々波形３９，４０，４１，４
２に示すようにパルス幅変調によるオン／オフ制御を行
うことで図２（Ｂ）のインバータ出力電圧Ｖｏの波形に
示すように図５（Ｂ）と同様な交流出力電圧波形が得ら
れる。
ータとして動作させる場合、インバータ出力電圧Ｖｏが
正の半周期にはトランジスタ１，３，８，１０は波形３
７に示すようにオンとし、トランジスタ２，４，７，９
は波形３８に示すようにオフとする。この時、トランジ
スタ５，６から成る上下アーム対には、直流電源のＰ点
とＭ点間の電圧が印加される。また、トランジスタ１
１，１２から成る上下アーム対にはＭとＮ点間の電圧が
印加される。また、インバータ出力電圧Ｖｏが負の半周
期には逆にトランジスタ１，３，８，１０はオフとし、
トランジスタ２，４，７，９はオンとする。この時、ト
ランジスタ５，６から成る上下アーム対には、直流電源
のＭ点とＮ点間の電圧が印加され、トランジスタ１１，
１２から成る上下アーム対には、直流電源のＰ点とＭ点
間の電圧が印加される。このような状態で、トランジス
タ５，６，１１，１２を各々波形３９，４０，４１，４
２に示すようにパルス幅変調によるオン／オフ制御を行
うことで図２（Ｂ）のインバータ出力電圧Ｖｏの波形に
示すように図５（Ｂ）と同様な交流出力電圧波形が得ら
れる。
【００１７】図３は請求項２に関わる発明の一実施例を
示す。図３と図１との相違点は図１におけるトランジス
タ５，６，１１，１２の代わりにこのトランジスタに比
べスイッチング損失の少ないＭＯＳＦＥＴ２９，３０，
３１，３２を用いている点である。図３に示すインバー
タの動作については、図１のインバータと同様である。
示す。図３と図１との相違点は図１におけるトランジス
タ５，６，１１，１２の代わりにこのトランジスタに比
べスイッチング損失の少ないＭＯＳＦＥＴ２９，３０，
３１，３２を用いている点である。図３に示すインバー
タの動作については、図１のインバータと同様である。
【００１８】
【発明の効果】請求項１に関わる発明によれば中点電極
を持つ直流電源を用いる３レベルインバータの全てのア
ームを半導体スイッチング素子とダイオードとの逆並列
回路で構成し、この各アームの半導体スイッチング素子
のうち、直流電源の電極に接続された半導体スイッチン
グ素子を交流出力電圧の基本波の周波数で開閉し、交流
出力端子に接続された半導体スイッチング素子を上記基
本波より高いＰＷＭ変調の周波数で開閉するようにした
ので、交流出力線に接続された半導体スイッチング素子
に対しても、発生損失の少ないＰＮ一括放電阻止形スナ
バ回路を用いることができ、さらに装置の高性能化（高
速応答性、低次高調波の低減、等）を図るために、高周
波でのパルス幅変調を行う場合でも、全ての半導体スイ
ッチング素子に高価で定常通電損失の大きな高速スイッ
チング素子を必要としない。
を持つ直流電源を用いる３レベルインバータの全てのア
ームを半導体スイッチング素子とダイオードとの逆並列
回路で構成し、この各アームの半導体スイッチング素子
のうち、直流電源の電極に接続された半導体スイッチン
グ素子を交流出力電圧の基本波の周波数で開閉し、交流
出力端子に接続された半導体スイッチング素子を上記基
本波より高いＰＷＭ変調の周波数で開閉するようにした
ので、交流出力線に接続された半導体スイッチング素子
に対しても、発生損失の少ないＰＮ一括放電阻止形スナ
バ回路を用いることができ、さらに装置の高性能化（高
速応答性、低次高調波の低減、等）を図るために、高周
波でのパルス幅変調を行う場合でも、全ての半導体スイ
ッチング素子に高価で定常通電損失の大きな高速スイッ
チング素子を必要としない。
【００１９】そこで請求項２に関わる発明では交流出力
線に接続された半導体スイッチング素子のみを高速スイ
ッチング素子としたので、安価で高性能，高効率な３レ
ベルインバータの実現が可能となる。
線に接続された半導体スイッチング素子のみを高速スイ
ッチング素子としたので、安価で高性能，高効率な３レ
ベルインバータの実現が可能となる。
【図１】請求項１に関わる発明の一実施例としての主回
路構成図
路構成図
【図２】図１の動作説明用の波形図
【図３】請求項２に関わる発明の一実施例としての主回
路構成図
路構成図
【図４】図１に対応する従来の主回路構成図
【図５】図４の動作説明用の波形図
１ トランジスタ ２ トランジスタ ３ トランジスタ ４ トランジスタ ５ トランジスタ ６ トランジスタ ７ トランジスタ ８ トランジスタ ９ トランジスタ １０ トランジスタ １１ トランジスタ １２ トランジスタ １３ ダイオード １４ ダイオード １５ ダイオード １６ ダイオード １７ ダイオード １８ ダイオード １９ ダイオード ２０ ダイオード ２１ ダイオード ２２ ダイオード ２３ ダイオード ２４ ダイオード ２５ 直流電源 ２６ 直流電源 ２７ ＬＣフィルタ ２８ 負荷 ２９ ＭＯＳＦＥＴ ３０ ＭＯＳＦＥＴ ３１ ＭＯＳＦＥＴ ３２ ＭＯＳＦＥＴ
Claims (2)
- 【請求項１】正極, 負極およびこの両極間に中点電位極
のある直流電源を備え、スイッチング素子とダイオード
とを逆並列接続してなるアームを二つ直列接続して上下
アーム回路を構成し、この上下アーム回路を三つ設け、
この三つの上下アーム回路のうち、第一の上下アーム回
路を前記直流電源の正極と中点電位極との間に接続し、
同じく第二の上下アーム回路を前記直流電源の中点電位
極と負極との間に接続し、同じく第三の上下アーム回路
を前記第一の上下アーム回路内のアームの直列接続点と
前記第二の上下アーム回路内のアームの直列接続点との
間に接続し、前記第三の上下アーム回路内のアームの直
列接続点を交流出力端子とした上下アーム回路群をＮ
（Ｎは２以上の整数とする）個備えたＮ相出力のインバ
ータであって、この各々の上下アーム回路群の第一と第
二の上下アーム回路はインバータ出力の基本波周波数で
スイッチングを行い、第三の上下アーム回路は、この基
本波周波数より高い周波数で、パルス幅制御されたスイ
ッチングを行うことを特徴とするインバータ。 - 【請求項２】請求項１に記載のインバータにおいて、Ｎ
個の前記上下アーム回路群の第三の上下アーム回路を構
成するスイッチング素子を、同じくＮ個の該上下アーム
回路群の第一、第二の上下アーム回路を構成するスイッ
チング素子よりもスイッチング損失の少ない高速スイッ
チング素子とすることを特徴とするインバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4015614A JPH05211776A (ja) | 1992-01-31 | 1992-01-31 | インバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4015614A JPH05211776A (ja) | 1992-01-31 | 1992-01-31 | インバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211776A true JPH05211776A (ja) | 1993-08-20 |
Family
ID=11893586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4015614A Pending JPH05211776A (ja) | 1992-01-31 | 1992-01-31 | インバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05211776A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1992
- 1992-01-31 JP JP4015614A patent/JPH05211776A/ja active Pending
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