JPH05190801A

JPH05190801A - 半導体記憶装置

Info

Publication number: JPH05190801A
Application number: JP4021858A
Authority: JP
Inventors: Shizuo Sawada; 静雄澤田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-01-11
Filing date: 1992-01-11
Publication date: 1993-07-30

Abstract

(57)【要約】【目的】セル面積が小さく、拡散領域のリ−ク電流の
少ない素子分離構造を備えた半導体記憶装置を提供す
る。【構成】図は、１トランジスタと１キャパシタにより
形成されるＤＲＡＭの１セルを示す平面図である。本発
明では、少なくとも１部に電界効果トランジスタにより
素子分離を行う。ワ−ド線３と並列に形成したダミ−ワ
−ド線１３を素子分離用電界効果トランジスタのゲ−ト
電極とし、ビット線１２方向の素子分離は通常の絶縁酸
化膜による。絶縁酸化膜のコ−ナ−が無くなるのでリ−
ク電流がさらに小さくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係
り、とくに、微細なメモリセルを有するダイナミックラ
ンダムアクセスメモリ（Dynamic Random Access Memor
y、以下、ＤＲＡＭという）に関するものある。

【０００２】

【従来の技術】ＤＲＡＭは、高ビット集積化のためにメ
モリセルあたりの構成素子数が少ない１トランジスタセ
ルを用いている。電荷を記憶するキャパシタとその電荷
を転送するトランジスタのみで構成されるのが特徴であ
り、これまでｎチャネルＭＯＳ技術が利用されてきてい
る。この１トランジスタ１キャパシタセルの構造は、小
さい面積で大きな記憶容量が得られるために、プレ−ナ
型、スタックト型、トレンチ型など数多くの構造が工夫
されている。従来のスタックトセルの断面図を図１２に
示す。製造工程には、通常は、３層ポリシリコン技術を
利用する。半導体基板には、例えば、Ｐ型シリコン半導
体基板１を用いる。まず、半導体基板１表面を酸化して
１セル内の素子の周囲に厚いシリコン酸化膜からなる素
子分離酸化膜２を形成する。この素子領域内にＮ^＋不純
物拡散領域４を形成してソ−ス／ドレイン領域とする。
この半導体基板１上に薄いシリコン酸化膜を介して第１
層目のポリシリコン膜を形成し、選択的にエッチング除
去して、ゲ−ト電極となるワ−ド線３を形成する。ワ−
ド線３は、素子領域に形成されるが、素子分離領域２上
にも形成される。抵抗を低くするために、このワ−ド線
３は、ポリシリコンから形成しないでポリシリコンシリ
サイドを用いることもある。素子領域のワ−ド線３は、
半導体基板の不純物拡散領域４間の領域の上にゲ−ト酸
化膜を介して配置される。

【０００３】このワ−ド線を含めて半導体基板１上に、
例えば、ＢＰＳＧのような層間絶縁膜５を施し、その上
に第２層目のポリシリコン膜を堆積する。その際、不純
物拡散領域４のどちらか一方の上の層間絶縁膜５にコン
タクト孔７を形成してこの不純物拡散領域４とポリシリ
コン膜を接触させる。このポリシリコン膜は、コンタク
ト孔７内およびその周辺を残してエッチング除去してス
トレ−ジノ−ド電極６とする。この電極６の表面は、酸
化されて厚さ１００オングストロ−ム程度のシリコン酸
化膜が形成され、これがキャパシタ絶縁膜８となる。こ
のキャパシタ絶縁膜８を含めて層間絶縁膜５に第３層目
のポリシリコン膜を堆積してプレ−ト電極９を形成す
る。この絶縁膜、ストレ−ジノ−ド電極６およびプレ−
ト電極９によりキャパシタを形成し、この１つのキャパ
シタが形成されている部分を１セル領域とする。キャパ
シタは素子分離領域にも形成されるので、１セルの領域
は、必ずしも半導体基板に形成されたその素子領域とは
一致しない。このキャパシタ上に、例えば、ＢＰＳＧか
らなる層間絶縁膜１０を形成する。さらに、この絶縁膜
にコンタクト孔１１を形成して、ストレ−ジノ−ド電極
６が形成されていない不純物拡散領域４を露出する。そ
して、この絶縁膜１０上に、例えば、アルミなどからな
るビット線（デ−タ線）１２を形成し、コンタクト孔１
１を通じて、この不純物拡散領域４と接続する。この様
な構造のセルが複数集まり、周辺回路を接続して半導体
記憶装置が構成される。図から分かるように、キャパシ
タをスイッチングトランジスタやワ−ド線の上に配置で
きるので、小さなセル面積で大きな記憶容量を得ること
ができる。また、電荷記憶部に拡散領域が必要でないた
めにソフトエラ−率の改善もできる。

【０００４】このセルを２つ接続した部分平面図を図１
１に示す。図１２は、図１１の１セル分の部分断面図、
図１３は、その回路構成図である。図１１にはワ−ド線
３、ストレ−ジノ−ドコンタクト孔７およびビット線コ
ンタクト孔１１を図示しているが、ワ−ド線とは交差す
るように形成されたビット線の表示は、省略する。図の
ように、スイッチング用の絶縁ゲ−ト型電界効果トラン
ジスタ（以下、ＭＯＳトランジスタという）と情報（電
荷）を記憶するキャパシタからなるメモリセルをワ−ド
線とビット線（デ−タ線）によって選択するようになっ
ている。この図には、折り返しビット線方式の場合の例
を示した。この折り返しビット線方式の回路構成図は、
図１３に示されている。図１１では、太線で示した１セ
ルを与える面積の中にワード線が２本とビット線１本が
配置されている。ここで単純に、それぞれの配線の巾な
いしはスペ−スをＦとすると、１セルの平面積は、８Ｆ
²で与えられる。このことから１セル面積をさらに小さ
くするためには、Ｆの値を小さくすることが必要であ
る。

【０００５】

【発明が解決しようとする課題】以上のように、例え
ば、従来の折り返しビット線方式による１トランジスタ
と１キャパシタにより形成されるＤＲＡＭにおいて、１
セルの面積中にワ−ド線が２本とビット線１本が配置さ
れている。したがって、上記のように配線の巾をＦとす
ると、セル面積は、８Ｆ²で表すことができ、この事か
ら、面積を小さくするには、配線の幅を縮小すればよい
ことが分かる。しかし、単純にＦ値を小さくすること
は、新しいリソグラフィ技術が必要な事もあって、簡単
ではなく新しい技術が必要である。

【０００６】また、セルを構成する素子領域の外周の素
子分離領域は、通常ＬＯＣＯＳ（Local Oxidation Of S
ilicon）分離法による厚い選択酸化膜を用いて拡散領域
のリ−ク電流を防止している。拡散領域のリ−ク電流
は、面積に依存する項と周辺長に依存する項に分けられ
る。周辺長に依存するリ−ク電流は、素子分離の構造に
よってその絶対値は異なり、ＬＯＣＯＳ分離法を利用す
る素子分離法に対し、トランジスタによる素子分離法の
ほうがリ−ク電流は、約２桁少ない。そのため、ＣＣＤ
（Charge Coupled Device ）などのＤＲＡＭよりリ−ク
電流許容値の厳しいデバイスには、素子分離は、トラン
ジスタによる分離法が用いられている。今後は、ＤＲＡ
Ｍにおいても、リ−ク電流を減らす要求は高くなるもの
と思われるので、どの様に素子分離を行うか大きな問題
になっている。本発明は、以上の様な事情によりなされ
たもので、セル面積が小さく、また、拡散領域のリ−ク
電流の少ない半導体記憶装置を提供する事を目的として
いる。

【０００７】

【課題を解決するための手段】本発明は、１トランジス
タと１キャパシタにより構成するＤＲＡＭにおいて、素
子分離に電界効果トランジスタを用い、セル間をオ−プ
ンビット線方式で接続することを特徴としている。すな
わち、本発明の半導体記憶装置は、半導体基板と、前記
半導体基板に形成された複数のスイッチング用絶縁ゲ−
ト型電界効果トランジスタと電荷蓄積キャパシタからな
るメモリセルと、前記メモリセルが形成されている素子
領域を囲む素子分離領域とからなり、この素子分離領域
の少なくとも一部は、前記半導体基板に形成されたソ−
ス／ドレイン領域、これらの領域上およびこれらの領域
間の上にゲ−ト酸化膜を介して形成されたゲ−ト電極か
らなる素子分離用トランジスタにより構成されているこ
とを特徴としている。前記素子分離用トランジスタの前
記ゲ−ト電極には、０Ｖ以下の電圧を供給する手段を有
することを特徴とする。前記半導体基板が、Ｐ型シリコ
ンである場合において、前記素子分離用トランジスタの
前記ゲ−ト電極は、Ｐ型ポリシリコンからなることが可
能である。前記スイッチング用絶縁ゲ−ト型電界効果ト
ランジスタおよび素子分離用トランジスタのソ−ス／ド
レイン領域は、いずれもＬＤＤ構造であることができ
る。また、半導体基板と、前記半導体基板に形成された
ワ−ド線と、前記半導体基板に形成され、前記ワ−ド線
と交差するように形成されたビット線と、前記半導体基
板に形成された絶縁ゲ−ト型電界効果トランジスタと電
荷蓄積キャパシタからなり、前記ビット線および前記ワ
−ド線と接続するメモリセルと、前記半導体基板に形成
され、絶縁酸化膜により構成されたビット線方向の素子
分離領域と、前記半導体基板に形成された一対の不純物
拡散領域、これらの不純物拡散領域上およびそれらの領
域間の上にゲ−ト酸化膜を介して形成されたゲ−ト電極
からなるトランジスタにより構成されたワ−ド線方向の
素子分離領域とを備えていることを第２の特徴としてい
る。前記ワ−ド線および前記ビット線が交差する近傍に
は必ず前記メモリセルを配置し、その対向する２つの面
に互いに反対方向に導出するように接続された一対の前
記ビット線を有するセンスアンプを備えることもでき
る。

【０００８】

【作用】素子分離に少なくとも１部はトランジスタ分離
法を用いているので、セル内の不純物拡散領域のリ−ク
電流を著しく減少させる事ができる。また、この分離法
では、従来の折り返しビット線方式にかえてオ−プンビ
ット線方式を利用する方が有利であり、この方式を利用
することにより配線の巾を変えずにセル面積を減少させ
る事ができるようになる。折り返しビット線方式のセル
配置では１セルに２本配置されていたワード線が、オ−
プンビット線方式のセルでは、１本のワード線と素子分
離用の０．５本のダミーのワード線の合計１．５本で形
成される。また、ビット線は、従来どおり１本が必要な
ので、本発明のセル面積は、最小ラインとスペースを単
純にＦとすると、６Ｆ²となり、折り返しビット線方式
のセル面積の８Ｆ²より２５％小さくなる。

【０００９】

【実施例】本発明の実施例を図面を参照して説明する。
図１〜図６を参照して第１の実施例を説明する。図１
は、本発明の第１の実施例の半導体記憶装置の模式平面
図、である。図２は、図１におけるＢ−Ｂ′部分の断面
図、図３は、図１におけるＣ−Ｃ′部分の断面図、図４
は、拡散領域のリ−ク電流のゲ−ト電位依存性を示す特
性図およびゲ−ト電極と不純物拡散領域を含む半導体基
板の断面図、図５は、本発明のオ−プンビット線方式に
よるセルの配置を示す回路構成図である。図１および図
２に示すように、この実施例では、ビット線１２がキャ
パシタ領域とダミ−ワ−ド線およびワ−ド線との間に形
成されていることと、電荷を蓄積するキャパシタがビッ
ト線およびワ−ド線より上に形成されていてその形状に
は、正方形もしくは長方形の部分に平行四辺形の部分が
加わっている点に特徴がある。キャパシタは、一番上に
あるので、その面積、すなわち、容量を可能な限り大き
くする事ができ、また、正方形もしくは長方形の部分に
平行四辺形が接合した形状になっているので、各セルの
キャパシタのストレ−ジノ−ドコンタクト孔が整列配置
されるラインからビット線の長軸をずらす事ができる。
したがって、ビット線は、ストレ−ジノ−ド電極が形成
されたコンタクト孔と隣接するセルのキャパシタのスト
レ−ジノ−ド電極が形成されたコンタクト孔との間に直
線状に形成させることができる。

【００１０】この半導体記憶装置の特徴は、ワ−ド線３
の列の間にダミ−ワ−ド線１３を形成し、このダミ−ワ
−ド線が形成された部分を素子分離領域とするにあり、
この領域にＭＯＳトランジスタを形成してトタンジスタ
分離を行うものである。半導体基板１には、例えば、Ｐ
型シリコンを用いる。まず、半導体基板１に不純物を拡
散して複数のＮ型不純物拡散領域（以下、拡散領域とい
う）４をその表面領域に形成する。これらの拡散領域
は、素子分離用トランジスタやスイッチングトランジス
タのソ−ス／ドレイン領域として使われる。ついで、半
導体基板１上に、例えば、熱処理により酸化膜を形成し
てゲ−ト酸化膜等にする。この酸化膜の上に、例えば、
ポリシリコンやポリシリコンシリサイド膜を堆積させて
選択的にエッチングして、ワ−ド線３およびダミ−ワ−
ド線１３を形成する。ワ−ド線とダミ−ワ−ド線とは交
互に平行に並べられる。ついで、ワ−ド線等を絶縁する
ために、半導体基板１をＢＰＳＧやＰＳＧなどの層間絶
縁膜５で被覆する。

【００１１】ついで、ビット線を半導体基板１の拡散領
域４に接続するためのビット線コンタクト孔１１を異方
性エッチングなどを用いて層間絶縁膜５などに形成し、
その上にシリサイドなどの導電膜を形成する。その後、
エッチングなどにより導電膜を選択的に除去してビット
線１２が形成される。ビット線１２は、コンタクト孔１
１内にも形成されて、スイッチングトランジスタのソ−
ス／ドレイン領域４と接触する。ビット線１２を半導体
基板１に形成してから、さらに、ＢＰＳＧやＰＳＧなど
の層間絶縁膜１０をその上に形成する。ついで、この層
間絶縁膜１０を選択的にエッチングしてストレ−ジノ−
ドコンタクト孔７を形成する。そして、層間絶縁膜１０
の上にポリシリコン膜を形成し、さらに、選択的にエッ
チングを行ってポリシリコンのストレ−ジノ−ド電極６
を形成する。ストレ−ジノ−ド電極６は、コンタクト孔
７にも形成されており、スイッチングトランジスタのソ
−ス／ドレイン領域４と接触する。ストレ−ジノ−ド電
極６の表面は、例えば、熱処理などにより酸化されて、
キャパシタ絶縁膜となる１００オングストロ−ム程度の
厚さのシリコン酸化膜８が形成される。このキャパシタ
絶縁膜８を被覆するように、さらに、ポリシリコン膜が
形成されて、プレ−ト電極９となる。

【００１２】これらの電極およびその間に挾まれるキャ
パシタ絶縁膜８とによって電荷を蓄積するキャパシタが
形成される。このプレ−ト電極などは、保護絶縁被膜
（図示せず）によって被覆される。半導体基板に形成さ
れたダミ−ワ−ド線１３およびワ−ド線３は、素子分離
領域に囲まれた各素子領域内では、ゲ−ト電極として作
用する。ダミ−ワ−ド線１３は、素子分離用トランジス
タのゲ−ト電極、ワ−ド線３は、スイッチングトランジ
スタのゲ−ト電極としてそれぞれ用いられる。図２は、
図１に示すＤＲＡＭのＢ−Ｂ′部分のセル領域の断面を
示している。図中のＮ型拡散領域４とそれらの間の領域
上に形成されたダミ−ワ−ド線１３とでＭＯＳトランジ
スタを構成し、このトランジスタが素子分離を行う。こ
の図に示す面の素子分離は、すべてトランジスタ分離で
あり、他の素子分離は、図示はしないが、図の右側に形
成されているビット線１２のさらに右側に配置される。
以上がワ−ド線方向の素子分離方法であるが、一方、ビ
ット線方向の素子分離は、図３に示すように半導体基板
表面に形成したフィ−ルド酸化膜である厚いシリコン酸
化膜２で行われる。ビット線１２は、この酸化膜２の上
に形成されている。そして、ストレ−ジノ−ドコンタク
ト孔７は、ビット線１２間に配置される。トランジスタ
による素子分離をより確実なものにするためにゲ−ト電
極、すなわち、ワ−ド線にＰ型のポリシリコンを用い
る。

【００１３】１トランジスタ及び１キャパシタを１メモ
リセルとするＤＲＡＭは、複数のワ−ド線とビット線と
を縦横に配置し、その各交差する点に１メモリセルを取
付ける。この交点において、ワ−ド線は、スイッチング
トランジスタのゲ−トに接続し、ビット線にはこのトラ
ンジスタのソ−ス／ドレイン領域の一方に接続し、他方
の領域は、電荷を蓄積するキャパシタのストレ−ジノ−
ド電極と接続する。前述した従来例では、ワ−ド線とビ
ット線との交点には縦横の列共に１つ置きにメモリセル
が形成される。そして、隣接する２本のビット線端を１
つのセンスアンプに接続する折り返しビット線方式によ
るセル配置を用いているが、この実施例では、図５のご
とく各ビット線ごとに１センスアンプをその中央に取付
けるオ−プンビット線方式によるセル配置を用いてお
り、ワ−ド線とビット線との交点にかならず１つのメモ
リセルを取付けている。したがって、前記従来例では、
１セル領域に２つのワ−ド線が配置されているので、そ
の面積は、配線の巾およびスペ−スをＦとすると、８Ｆ
²である。これに対し、実施例の方式では、ワ−ド線
は、１セル領域にダミ−ワ−ド線を含めて、１．５本配
置されているので、その面積は、６Ｆ²になり、セル面
積が著しく縮小する。勿論、本発明においても折り返し
ビット線方式を用いることができる。この実施例の様
に、トランジスタによる素子分離を行うことにより、拡
散領域のリ−ク電流は著しく減少する。

【００１４】図４は、トランジスタの拡散領域のリ−ク
電流の特性図および測定条件を説明する半導体基板の断
面図である。Ｐ型シリコン半導体基板に形成されたＮ型
拡散領域に４Ｖの電圧を加え、ゲ−ト電圧（Ｖ_G）の値
を種々変化させたときのリ−ク電流を特性図の縦軸にと
っている。ゲ−ト電極下に空乏層が形成されるゼロボル
ト近傍ではリ−ク電流は多くなっている。大体−１Ｖ〜
＋１Ｖの範囲でリ−ク電流が増加している。すなわち、
基板側に多数キャリアが集まるアキュムレ−ション状態
もしくは少数キャリアが集まるインバ−ジョン状態で
は、そのリ−ク電流は少なくなっている。したがって、
トランジスタを素子分離に使う場合には、アキュムレ−
ション状態になるようにゲ−ト電圧を設定すると良い。
例えば、半導体基板にＰ型を使う場合には、ゲ−ト電極
にＰ型のポリシリコンを用いるほうが、Ｎ型を用いるよ
り、同じゲ−ト電圧でも仕事関数の差によりアキュムレ
−ション状態になりやすい。従来のように、ＬＯＣＯＳ
分離法により、しかも、折り返しビット線方式によるセ
ル配置を用いる場合、素子分離領域の１辺をＬで表現す
ると、リ−ク電流は、３Ｌに比例しているが、トランジ
スタ分離を１部にとり入れると、２Ｌに比例するように
なり、大体３０％のリ−ク電流減が図れる。更に、選択
酸化するときには、シリコン基板には大きなストレスが
加わるので、ＬＯＣＯＳ酸化膜のコ−ナ−に於けるリ−
ク電流は、直線部より大きくなる。本発明では、このコ
−ナ−も無くなるので更に一層のリ−ク電流減が期待で
きる。

【００１５】ワ−ド線３およびダミ−ワ−ド線１３は、
ＭＯＳトランジスタのゲ−トとして用いられ、この実施
例では、Ｐ^＋ポリシリコン膜を用いている。一方、この
メモリセルが形成されているＰ型シリコン半導体基板１
には、例えば、一定時間ごとにメモリセルの記憶デ−タ
をリフレッシュするような周辺回路が形成されており、
これはＣＭＯＳ構造になっている。図６は、図１に示す
半導体基板と同じ基板の周辺回路部分の断面図を表して
いる。同じ半導体基板上に形成されるので、この周辺回
路のＭＯＳトランジスタは、メモリセルと同時に形成さ
れる。ＣＭＯＳＤＲＡＭでは、通常、Ｐ型半導体基板、
Ｎウエル−Ｐウエル構造が用いられる。半導体基板１の
不純物濃度が２〜３×１０¹⁵／ｃｍ³程度であるが、ウ
エル領域は、１×１０¹⁷／ｃｍ³程度である。Ｎウエル
領域には、Ｐ型拡散層のソ−ス／ドレイン領域４が形成
されてＰＭＯＳを構成し、Ｐウエル領域には、Ｎ型拡散
層のソ−ス／ドレイン領域４形成されてＮＭＯＳを構成
する。メモリセル部は、Ｎチャネルであり、半導体基板
上に形成されるので、周辺回路のＰウエル領域に形成さ
れるＮＭＯＳと同じ構造を持つ。しかし、この実施例で
は、メモリセルのトランジスタは、Ｐ^＋ポリシリコンの
ゲ−トを用いているのに対して、周辺回路のＮＭＯＳは
従来のようにＮ^＋ポリシリコンのゲ−トを用いている。
したがって、ポリシリコンに不純物をド−プするとき
は、Ｐ^＋ポリシリコンの場合には、Ｎウエル領域をフォ
トレジスト（図示せず）等でマスクしてから不純物を注
入してＰ^＋ポリシリコンゲ−ト３、１３、３０１を形成
する。Ｎ^＋ポリシリコンの場合には、セル部と周辺回路
部のＮウエル領域をマスクしてから不純物を注入してＮ
^＋ポリシリコンゲ−ト３００を形成する。

【００１６】つぎに、図７を参照して第２の実施例を説
明する。図は１つの半導体基板に形成されたＣＭＯＳ構
造のＤＲＡＭのセル部と周辺回路部の断面図を示してい
る。ＭＯＳトランジスタにおいては、ポリシリコンゲ−
ト以外にもポリシリコンの上に高融点金属やシリサイド
膜を形成した積層構造のゲ−トも知られている。これ
は、トランジスタの特性は、ポリシリコンで決める事が
できるのにゲ−トの抵抗を低くすることができる利点が
ある。この実施例では、Ｗなどのシリサイドを用いる。
ポリシコン膜の上に形成される低抵抗膜は、このＷＳｉ
₂以外に、ＭｏＳｉ₂、ＴｉＳｉ₂、ＴａＳｉ₂があ
り、高融点金属にはＭｏやＷが用いられる。さらに、ポ
リシリコン膜とその上の高融点金属膜の間にシリサイド
膜を介在させる事もできる。図７のデバイスは、図１お
よび図６と同様に各ゲ−ト酸化膜上にポリシリコン膜を
形成し、これに不純物を注入してＰ^＋ポリシリコン膜３
１、１３１、３１１およびＮ^＋ポリシリコン膜３１０を
形成する。その後、ＣＶＤ、スパッタリングなどでポリ
シリコン膜の上にタングステンシリサイド膜３２、１３
２、３２０、３２１を堆積させる。シリサイド膜を形成
する方法としては、タングステン膜を形成してからこれ
を熱処理してシリサイド化する事もできる。またこの熱
処理を調整して、タングステン膜とポリシリコン膜の間
にタングステンシリサイド膜を形成するような構造にす
ることもできる。

【００１７】つぎに、図８を参照して第３の実施例を説
明する。図は、ＤＲＡＭの１部を示す概略平面図であ
る。図１のＤＲＡＭのセル配置では、ビット線が、キャ
パシタとワ−ド線の中間に形成されているので、ストレ
−ジノ−ドコンタクト孔に対して、ビット線軸をずらす
必要が有った。この実施例では前述の従来例と同じよう
にビット線はキャパシタの上に形成している。したがっ
て、ビット線の形成は容易であり、さらに、セルの形状
は、単純な四角形で済むので設計が容易になる。しか
し、キャパシタを最上層に置くほうが、ストレ−ジノ−
ドの面積を大きくすることが可能なので、その点では、
第１の実施例のほうが有利である。

【００１８】つぎに、図９を参照して第４の実施例を説
明する。図は、ＤＲＡＭの一部を示す断面図である。こ
の実施例では、ビット線は、図１の実施例と同様にキャ
パシタとワ−ド線の中間に配置される。図ように、酸化
膜による素子分離領域には、図３のような選択酸化膜は
形成されておらず、トレンチ２１が形成されており、そ
の中に絶縁酸化膜２２が埋設されている。ソ−ス／ドレ
イン領域４は、この絶縁酸化膜２２の間に設けられてい
る。ＬＯＣＯＳ酸化法を用いないので、バ−ズビ−クの
発生がなく、素子分離領域を縮小することができる。し
たがって、半導体記憶装置の高集積化に著しく役立って
いる。

【００１９】ついで、図１０を参照して第５の実施例を
説明する。今までの実施例ではスタック型のキャパシタ
を用いているが、本発明はこれに限定されるものではな
く、プレ−ナ型やトレンチ型キャパシタを用いたものに
も適用することができる。図は、トレンチ型キャパシタ
を用いたＤＲＡＭの例であり、基板表面の平坦性が維持
できると同時に素子の高密度が期待できる。これは、図
１に示す第１の実施例とはそのキャパシタ部分が半導体
基板１に形成されたトレンチ内に埋設されている点で相
違している。この図は、断面図であり、図１の半導体記
憶装置を参照すれば、そのＢ−Ｂ′断面図に相当する。
キャパシタが半導体基板１に埋設しているので、それだ
けセルの高さを低くすることができ、その面積も小さく
することができる。ソ−ス／ドレイン領域４にビット線
１２の一部が埋設されてこの領域と接触しているコンタ
クト孔１１が形成されており、他の領域は、キャパシタ
が形成されているトレンチの側壁および底辺に形成され
ている。そして、ワ−ド線３およびダミ−ワ−ド線１３
が１セル内に１つずつ配置されている。ビット線１２や
ワ−ド線３等を被覆するように、半導体基板１上には層
間絶縁膜５や保護絶縁膜１４が施されている。

【００２０】従来のセル配置では、１セルに２本配置し
ていたワ−ド線を、本発明のセルでは、１本のワ−ド線
と０．５本のダミ−ワ−ド線の合計１．５本を用いるの
で、ビット線は従来と同様に１本が必要であることを考
慮すると、セル面積は、最小ラインとスペースを単純に
Ｆとして、６Ｆ^２となる。この結果、本発明では、たと
えＦ値を一定にしてもより小さなセル面積を与えること
が可能となり、その効果は非常に大きい。本発明の実施
例では、ビット線を先に作った例を示したが、本方式の
ほうがストレージノードの面積を大きくすることが可能
となり、その効果は非常に大きい。また本発明では、ダ
ミーワード線とワード線とは、同一材料であることを述
べたが、異なる材料であっても良い。また、半導体基板
は、シリコンに限らず、ＧｅやＧａＡｓなどの既存のど
の半導体基板を用いることができる。更に、半導体基板
の導電型はＰ型に限らずＮ型を用いることも可能であ
る。

【００２１】

【発明の効果】本発明は、トランジスタ分離を利用する
ことにより、拡散領域のリ−ク電流を著しく減少させ、
さらに、オ−プンビット線方式を採用することが可能に
なるので、セル面積を小さくすることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体記憶装置の模式
平面図。

【図２】図１のＢ−Ｂ′部分断面図。

【図３】図１のＣ−Ｃ′部分断面図。

【図４】拡散領域のリ−ク電流のゲ−ト電位依存性を示
す特性図およびゲ−ト電極と不純物拡散領域を含む半導
体基板の断面図。

【図５】オ−プンビット線方式によるセルの配置を示す
回路構成図。

【図６】図１と同じ半導体基板の周辺回路部を示す断面
図。

【図７】本発明の第２の実施例の半導体記憶装置のセル
部および周辺回路部の断面図。

【図８】本発明の第３の実施例の半導体記憶装置の模式
平面図。

【図９】本発明の第４の実施例の半導体記憶装置の断面
図。

【図１０】本発明の第５の実施例の半導体記憶装置の断
面図。

【図１１】従来の半導体記憶装置の模式平面図。

【図１２】従来の半導体記憶装置の断面図。

【図１３】折り返しビット線方式によるセルの配置を示
す回路構成図。

【符号の説明】

１半導体基板２フィ−ルド酸化膜３ワ−ド線３１ポリシリコン膜３２シリサイド膜４ソ−ス／ドレイン領域５層間絶縁膜６ストレ−ジノ−ド電極７コンタクト孔８キャパシタ絶縁膜９プレ−ト電極１０層間絶縁膜１１コンタクト孔１２ビット線１３ダミ−ワ−ド線１３１ポリシリコン膜１３２シリサイド膜１４保護絶縁膜２１トレンチ２２絶縁酸化膜３００Ｐウエル領域のゲ−ト電極３０１Ｎウエル領域のゲ−ト電極３１０Ｐウエル領域のポリシリコン膜３１１Ｎウエル領域のポリシリコン膜３２０Ｐウエル領域のシリサイド膜３２１Ｎウエル領域のシリサイド膜

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板に形成さ
れた複数のスイッチング用絶縁ゲ−ト型電界効果トラン
ジスタと電荷蓄積キャパシタからなるメモリセルと、前記メモリセルが形成されている素子領域を囲む素子分
離領域とからなり、この素子分離領域の少なくとも一部
は、前記半導体基板に形成されたソ−ス／ドレイン領
域、これらの領域上およびこれらの領域間の上にゲ−ト
酸化膜を介して形成されたゲ−ト電極からなる素子分離
用トランジスタにより構成されていることを特徴とする
半導体記憶装置。
【請求項２】前記素子分離用トランジスタの前記ゲ−ト
電極には、０Ｖ以下の電圧を供給する手段を有すること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項３】前記半導体基板に、Ｐ型シリコン半導体
を用い、前記素子分離用トランジスタの前記ゲ−ト電極
に、Ｐ型ポリシリコン、又はＰ型ポリシリコンとその上
に形成された高融点金属膜、シリサイド膜もしくはその
両者とからなる複合膜を用いることを特徴とする請求項
１または請求項２に記載の半導体記憶装置。
【請求項４】前記スイッチング用絶縁ゲ−ト型電界効
果トランジスタおよび素子分離用トランジスタのソ−ス
／ドレイン領域は、いずれもＬＤＤ構造であることを特
徴とする請求項１に記載の半導体記憶装置。
【請求項５】半導体基板と、前記半導体基板に形成されたワ−ド線と、前記半導体基板に形成され、前記ワ−ド線と交差するよ
うに形成されたビット線と、前記半導体基板に形成された絶縁ゲ−ト型電界効果トラ
ンジスタと電荷蓄積キャパシタからなり、前記ビット線
および前記ワ−ド線と接続するメモリセルと、前記半導体基板に形成され、絶縁酸化膜により構成され
たビット線方向の素子分離領域と、前記半導体基板に形成された一対の不純物拡散領域、こ
れらの不純物拡散領域上およびそれらの領域間の上にゲ
−ト酸化膜を介して形成されたゲ−ト電極からなるトラ
ンジスタにより構成されたワ−ド線方向の素子分離領域
とを備えていることを特徴とする半導体記憶装置。
【請求項６】前記ワ−ド線および前記ビット線が交差
する近傍には必ず前記メモリセルを配置し、その対向す
る２つの面に互いに反対方向に導出するように接続され
た一対の前記ビット線を有するセンスアンプを備えたこ
とを特徴とする請求項５に記載の半導体記憶装置。