JP3061027B2

JP3061027B2 - 半導体装置の製造方法

Info

Publication number: JP3061027B2
Application number: JP35827597A
Authority: JP
Inventors: 徹最上
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-12-25
Filing date: 1997-12-25
Publication date: 2000-07-10
Anticipated expiration: 2017-12-25
Also published as: JPH11186548A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳ（Ｍｅｔａ
ｌ-Ｏｘｉｄｅ-Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効
果トランジスタによる半導体装置及びその製造方法に関
する。

【０００２】

【従来の技術】従来、ＭＯＳＦＥＴ（電界効果トランジ
スタ）においては、ゲート電極の低抵抗化のため、この
ゲート電極上にシリサイド膜が形成される構造が用いら
れていた。しかし、デバイス（素子）の形成サイズの縮
小に伴い、ゲート電極の抵抗値は、より低抵抗化が求め
られている。このため、前記シリサイド膜より低抵抗で
ある金属模の採用が検討されている。

【０００３】しかし、金属膜と多結晶シリコン膜との２
層構造では、熱処理中に、金属膜と多結晶シリコン膜と
の間でシリサイド化反応が起こり、金属膜による低抵抗
化の効果を保持することが不可能となる。そこで、金属
膜と多結シリコン膜との間にバリヤ層を形成する積層構
造が提案されている。（特開平１−３０３７５９号；１
９９５年、IEEE‐Transactions on Electron Devices、
42巻,第5号の915〜922頁、1995年5月31日；1993年、イ
ンターナショナル・エレクトロン・デバイセス・コンフ
ァレンスのテクニカル・ダイジェストの325〜328頁、19
93年12月6日；1993、インターナショナル・エレクトロ
ン・デバイセス・コンフアレンスのテクニカル・ダイジ
ェストの329〜332頁、1993年12月6日）

【０００４】

【発明が解決しようとする課題】しかしながら、ゲート
電極形成後の熱処理工程や基板洗浄工程により、金属膜
が変質し、膜剥離が生じる欠点がある。また、この金属
膜の変質により、金属膜の抵抗値が増加してしまう問題
がある。

【０００５】本発明はこのような背景の下になされたも
ので、ゲート電極形成後の熱処理工程や基板洗浄工程に
より、金属膜が変質せず、膜剥離および金属膜の抵抗値
の増加を起こさない半導体装置および半導体装置の製造
方法を提供することを目的とする。特に、本発明は、ゲ
ート長が０.２５μｍ以下のデザインルールのＭＯＳ電
界効果トランジスタに効果がある。

【０００６】

【０００７】

【０００８】

【課題を解決するための手段】請求項１記載の発明は、
半導体装置の製造方法において、半導体基板上に素子を
形成するための素子形成領域を面方向に区画する素子分
離領域を形成する素子分離領域形成工程と、前記素子形
成領域の表面にゲート酸化膜を形成する酸化膜作成工程
と、前記ゲート酸化膜表面に多結晶シリコン層を形成す
る多結晶シリコン形成工程と、前記多結晶シリコン層表
面にバリヤ層を形成するバリヤ層形成工程と、前記バリ
ヤ層上面に金属膜を形成する金属膜形成工程と、前記ゲ
ート酸化膜、前記多結晶シリコン層、前記バリヤ層およ
び前記金属膜からなる積層構造をエッチングし、ゲート
電極を形成するゲート電極形成工程と、前記ゲート電極
上面に対し所定の角度を有する方向からこのゲート電極
へ窒素原子をイオン注入する注入工程と、前記ゲート電
極に整合して前記素子形成領域にソース領域およびドレ
イン領域を形成するソース・ドレイン形成工程とを有す
ることを特徴とする。

【０００９】請求項２記載の発明は、半導体装置の製造
方法において、半導体基板上に素子を形成するための素
子形成領域を面方向に区画する素子分離領域を形成する
素子分離領域形成工程と、前記素子形成領域の表面にゲ
ート酸化膜を形成する酸化膜作成工程と、前記ゲート酸
化膜表面に多結晶シリコン層を形成する多結晶シリコン
形成工程と、前記多結晶シリコン層表面にバリヤ層を形
成するバリヤ層形成工程と、前記バリヤ層上面に金属膜
を形成する金属膜形成工程と、前記金属膜上面に窒化シ
リコン膜を化学的気相成長法により形成する窒化膜形成
工程と、前記ゲート酸化膜、前記多結晶シリコン層、前
記バリヤ層、前記金属膜および窒化シリコン膜からなる
積層構造をエッチングし、ゲート電極を形成するゲート
電極形成工程と、前記ゲート電極上面に対し所定の角度
を有する方向からこのゲート電極へ窒素原子をイオン注
入する注入工程と、前記ゲート電極に整合して前記素子
形成領域にソース領域およびドレイン領域を形成するソ
ース・ドレイン形成工程とを有することを特徴とする。

【００１０】請求項３記載の発明は、請求項１または請
求項２記載の半導体装置の製造方法において、前記バリ
ヤ膜として金属窒化膜を用いることを特徴とする。請求
項４記載の発明は、請求項１または請求項２記載の半導
体装置の製造方法において、前記バリヤ膜として窒化絶
縁膜を用いることを特徴とする。

【００１１】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の一実施形態に
よる半導体装置の構造を示す断面図である。この図にお
いて、１はシリコン基板であり、上面に半導体回路の素
子が形成される。２は素子分離膜であり、素子形成領域
４２と他の図に示さない素子形成領域との分離を行う。

【００１２】３はゲート酸化膜であり、半導体基板１と
多結晶シリコン４とを電気的に絶縁している。５１は２
〜１０ｎｍの厚さの金属窒化膜であり、多結晶シリコン
４と金属膜６１との熱処理工程におけるシリサイド化を
防止している。ここで、金属窒化膜５１は、窒化チタン
膜または窒化タンタル膜で構成され、２〜２０ｎｍの厚
さで形成される。

【００１３】９１は窒化金属膜であり、金属膜６１上部
に形成されている。６はゲート電極側壁膜であり、ゲー
ト酸化膜３、多結晶シリコン４、金属窒化膜５１、金属
膜６１および窒化金属膜９１で形成されるゲート電極４
１の側壁に形成される。８は拡散層であり、ソース領域
およびドレイン領域となる。

【００１４】次に、本発明の一実施形態による応用例を
図１を用いて説明する。ここで、ゲート電極４１は、ゲ
ート長が０.２５μｍである。ゲート電極４１は、１９
０ｎｍの厚さの多結晶シリコン膜４と４ｎｍの厚さの窒
化チタン膜５１と５０ｎｍの厚さのタングステン膜６１
の積層構造で形成されている。また、タングステン膜６
１は、表面部を５ｎｍの厚さの窒化タングステン膜９１
で覆われている。

【００１５】ここで、多結晶シリコン膜４は、ＣＶＤ法
で形成された多結晶シリコンの膜である。中間層である
窒化チタン膜５１は、反応性スパッタ法により形成され
る。さらに、上層のタングステン膜６１は、スパッタ法
で形成された膜であり、表面部が窒素原子のイオン注入
により窒化タングステン膜９１とされている。

【００１６】この積層構造のため、熱処理温度９００℃
においても、タングステン膜５１は窒化タングステン膜
９１に保護され、酸化されなかった。また、中間層の窒
化チタン膜５１により、タングステン膜６１と多結晶シ
リコン膜４との界面におけるシリサイド化は起こらな
い。この結果、タングステン膜６１の低抵抗を維持する
ことが出来る効果がある。また、ここで、窒化タングス
テン膜の代わりに窒化シリコン膜を用いても同様の結果
を得ることができる。

【００１７】次に、図２を参照して、一実施形態の製造
方法を説明する。図２は、一実施形態の製造工程の流れ
を示す半導体装置の断面図を示している。まず、図２
（ａ）において、シリコン半導体基板１表面には、素子
分離領域２が酸化工程により形成される。そして、素子
形成領域２１上面には、ゲート酸化膜３が形成される。
さらに、ゲート酸化膜３上面には、多結晶シリコン膜４
がＣＶＤ（化学的気相成長法）により形成される。

【００１８】そして、前記多結晶シリコン膜４上面に
は、膜厚が２〜２０ｎｍの金属窒化膜５１を堆積させ
る。さらに、この金属窒化膜５１上面には、高融点金属
であるタングステン膜６１がスパッタリング法により３
０〜１００ｎｍの厚さで形成される。

【００１９】次に、図２（ｂ）において、通常のリソグ
ラフィ工程におけるパターンニングに用いられる図に示
さないマスク層が形成される。そして、このマスク層を
用いたエッチング工程において、積層された多結晶シリ
コン膜４、金属窒化膜５１およびタングステン膜６１が
エッチングにより加工され、ゲート電極４１が形成され
る。そして、このゲート電極４１に斜め方向から窒素原
子をイオン注入することで、タングステン膜６１の厚さ
２〜５ｎｍの表面部は、窒化タングステン膜９１とされ
る。

【００２０】次に、図２（ｃ）において、ゲート電極４
１の側面にゲート電極側壁膜６が形成される。そして、
ゲート電極４１およびシリコン基板１の素子形成領域２
１へ砒素原子またはＢＦ₂などがイオン注入される。こ
れにより、拡散層８は形成される。この結果、ＭＯＳＦ
ＥＴは完成する。

【００２１】次に、図２を用いて一実施形態の製造方法
を応用した工程例を説明する。まず、図２（ａ）におい
て、シリコン半導体基板１表面には、素子分離領域２が
ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆ
Ｓｉｌｉｃｏｎ）法により形成される。そして、素子形
成領域２１上面には、５ｎｍの厚さのゲート酸化膜３が
熱酸化法により形成される。さらに、ゲート酸化膜３上
面には、１８０ｎｍの厚さで多結晶シリコン膜４が減圧
ＣＶＤ法により形成される。

【００２２】そして、前記多結晶シリコン膜４上面に
は、反応性スパッタ法により膜厚が４ｎｍの窒化チタン
膜５１を堆積させる。さらに、この窒化チタン膜５１上
面には、スパッタ法により高融点金属であるタングステ
ン膜６１がスパッタリング法により５０ｎｍの厚さで形
成される。

【００２３】次に、図２（ｂ）において、通常のリソグ
ラフィ工程におけるパターンニングに用いられる図に示
さないマスク層が形成される。そして、このマスク層を
用いたエッチング工程において、積層された多結晶シリ
コン膜４、窒化チタン膜５１およびタングステン膜６１
がエッチングにより加工され、ゲート長０.２５μｍの
ゲート電極４１が形成される。そして、このゲート電極
４１に斜め方向から窒素原子を１×１０¹⁵ｃｍ^-2のドー
ズ量でイオン注入することにより、タングステン膜６１
の厚さ５ｎｍの表面部は、窒化タングステン膜９１とさ
れる。

【００２４】次に、図２（ｃ）において、ゲート電極４
１の側面に絶縁膜（ＳｉＯ₂）側壁６が形成される。そ
して、ゲート電極４１およびシリコン基板１の素子形成
領域２１へ２０ｋｅＶのエネルギーにより３×１０¹⁵ｃ
ｍ^-2のドーズ量の砒素原子または１０ｋｅＶのエネルギ
ーにより３×１０¹⁵ｃｍ^-2のドーズ量のＢＦ₂などがイ
オン注入される。そして、この後の熱処理により、拡散
層８は形成される。この結果、ＭＯＳＦＥＴは完成す
る。

【００２５】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の構
成の変更等があっても本発明に含まれる。例えば、図３
に示す第二の実施形態による断面構造を有するＭＯＳＦ
ＥＴも本発明に含まれる。

【００２６】図３は本発明の一実施形態による半導体装
置の構造を示す断面図である。この図において、１はシ
リコン基板であり、上面に半導体回路の素子が形成され
る。２０は素子分離膜であり、素子形成領域２２と他の
図に示さない素子形成領域との分離を行う。

【００２７】１３はゲート酸化膜であり、半導体基板１
と多結晶シリコン４とを電気的に絶縁している。５２は
窒化シリコン膜であり、多結晶シリコン４とモリブデン
膜６２との熱処理工程におけるシリサイド化を防止して
いる。ここで、モリブデン膜６２は、厚さ２〜１０ｎｍ
の窒化モリブデン膜９２および窒化シリコン膜１０で覆
われている。

【００２８】ここで、中間バリヤ層の窒化シリコン膜５
２は、リーク電流が流れる程度の薄膜であり、かつ熱処
理による多結晶シリコン４とモリブデン膜６２との界面
におけるシリサイド化反応が起こらない１〜１０ｎｍ程
度の厚さがよい。１７はゲート電極側壁膜であり、ゲー
ト酸化膜１３、多結晶シリコン４、窒化シリコン膜５
２、モリブデン膜６２および窒化タングステン膜９１で
形成されるゲート電極の側壁に形成される。１８は拡散
層であり、ソース領域およびドレイン領域となる。

【００２９】次に、本発明の第二の実施形態による応用
例を図３を用いて説明する。ここで、ゲート電極４１
は、ゲート長が０.１２μｍである。ゲート電極４２
は、１５０ｎｍの厚さの多結晶シリコン膜４と２ｎｍの
厚さの窒化シリコン膜５２と４０ｎｍの厚さのモリブデ
ン膜６２の積層構造で形成されている。また、モリブデ
ン膜６２は、表面部を１０ｎｍの厚さの窒化シリコン膜
１０で覆われている。

【００３０】さらに、モリブデン膜６２の側面は、窒化
モリブデン膜９２で覆われている。ここで、多結晶シリ
コン膜４は、ＣＶＤ法で形成された多結晶シリコンの膜
である。中間層である窒化シリコン膜５２は、アンモニ
アガス雰囲気中において、急速熱処理法により多結晶シ
リコン膜４の表面部を窒化処理することにより形成され
る。さらに、上層のモリブデン膜６２は、スパッタ法で
形成された膜である。

【００３１】この積層構造のため、熱処理温度９００℃
においても、モリブデン膜６２は窒化シリコン膜１０お
よび窒化モリブデン膜９２に保護され、酸化されなかっ
た。また、中間層の窒化シリコン膜５２により、モリブ
デン膜６２と多結晶シリコン膜４との界面におけるシリ
サイド化は起こらない。この結果、モリブデン膜６２の
低抵抗を維持することが出来る効果がある。また、ここ
で、窒化シリコン膜１０の代わりに窒化モリブデン膜を
用いても同様の結果を得ることができる。

【００３２】次に、図４を参照して、第二の実施形態の
製造方法を説明する。図４は、第二の実施形態の製造工
程の流れを示す半導体装置の断面図を示している。ま
ず、図４（ａ）において、シリコン半導体基板１表面に
は、素子分離領域２０が形成されている。そして、素子
形成領域２２上面には、ゲート酸化膜１３が形成され
る。さらに、ゲート酸化膜１３上面には、多結晶シリコ
ン膜４がＣＶＤ（化学的気相成長法）により形成され
る。

【００３３】そして、前記多結晶シリコン膜４上面に
は、膜厚１〜１０ｎｍの窒化シリコン膜５２を摂氏０℃
以下の基板ホルダー上において反応性スパッタ法により
堆積させる。さらに、この窒化シリコン膜５２上面に
は、高融点金属膜６２がスパッタリング法により１０〜
８０ｎｍの厚さで形成される。そして、この高融点金属
膜６２上には、窒化シリコン膜１０が２〜１０ｎｍの厚
さで形成される。

【００３４】次に、図４（ｂ）において、通常のリソグ
ラフィ工程におけるパターンニングに用いられる図に示
さないマスク層が形成される。そして、このマスク層を
用いたエッチング工程において、積層された多結晶シリ
コン膜４、窒化シリコン膜５２および高融点金属膜６２
がエッチングにより加工され、ゲート電極４２が形成さ
れる。そして、このゲート電極４２に斜め方向から窒素
原子をイオン注入することで、高融点金属膜６２の側面
部に窒化金属膜９２が厚さ２〜５ｎｍで形成される。

【００３５】次に、図４（ｃ）において、ゲート電極４
２の側面にゲート電極側壁膜１７が形成される。そし
て、ゲート電極４２およびシリコン基板１の素子形成領
域２２へ砒素原子またはＢＦ₂などがイオン注入され
る。これにより、拡散層１８は形成される。この結果、
ＭＯＳＦＥＴは完成する。

【００３６】次に、図４を用いて第二の実施形態の製造
方法を応用した工程例を説明する。まず、図４（ａ）に
おいて、シリコン半導体基板１表面には、素子分離領域
２０が通常のトレンチ法により形成される。そして、素
子形成領域２２上面には、４ｎｍの厚さのゲート酸化膜
１３が熱酸化法により形成される。さらに、ゲート酸化
膜１３上面には、１８０ｎｍの厚さで多結晶シリコン膜
４が減圧ＣＶＤ法により形成される。

【００３７】そして、前記多結晶シリコン膜４上面に
は、反応性スパッタ法により膜厚が２ｎｍの窒化シリコ
ン膜５２を堆積させる。さらに、この窒化シリコン膜５
２上面には、スパッタ法により高融点金属であるモリブ
デン膜６２がスパッタリング法により５０ｎｍの厚さで
堆積される。

【００３８】次に、図４（ｂ）において、通常のリソグ
ラフィ工程におけるパターンニングに用いられる図に示
さないマスク層が形成される。そして、このマスク層を
用いたエッチング工程において、積層された多結晶シリ
コン膜４、窒化シリコン膜５２およびモリブデン膜６２
がエッチングにより加工され、ゲート長０.２μｍのゲ
ート電極４２が形成される。そして、このゲート電極４
２に３０度の斜め方向から窒素原子を１×１０¹⁵ｃｍ^-2
のドーズ量でイオン注入することにより、モリブデン膜
６２の厚さ５ｎｍの側面部は、窒化モリブデン膜９２と
される。

【００３９】次に、図４（ｃ）において、ゲート電極４
２の側面に絶縁膜（ＳｉＯ₂）側壁１７が形成される。
そして、ゲート電極４２およびシリコン基板１の素子形
成領域２２へ砒素原子またはＢＦ₂などがイオン注入さ
れる。そして、この後の熱処理により、拡散層１８は形
成される。この結果、ＭＯＳＦＥＴは完成する。

【００４０】次に、図５を参照して、第三の実施形態の
製造方法を説明する。図５は、第三の実施形態の製造工
程の流れを示す半導体装置の断面図を示している。ま
ず、図５（ａ）において、シリコン半導体基板１表面に
は、素子分離領域２０が形成されている。そして、素子
形成領域２８上面には、ゲート絶縁膜８３が形成され
る。さらに、ゲート絶縁膜８３上面には、多結晶シリコ
ン膜４がＣＶＤ（化学的気相成長法）により形成され
る。

【００４１】そして、前記多結晶シリコン膜４上面に
は、膜厚１〜１０ｎｍの窒化シリコン膜１１が急速熱処
理法において堆積される。さらに、この窒化シリコン膜
１１上面には、高融点金属膜６２がスパッタリング法に
より３０〜１００ｎｍの厚さで形成される。

【００４２】次に、図５（ｂ）において、通常のリソグ
ラフィ工程におけるパターンニングに用いられる図に示
さないマスク層が形成される。そして、このマスク層を
用いたエッチング工程において、積層された多結晶シリ
コン膜４、窒化シリコン膜１１および高融点金属膜６２
がエッチングにより加工され、ゲート電極４３が形成さ
れる。そして、このゲート電極４３に斜め方向から窒素
原子をイオン注入することで、高融点金属膜膜６２の表
面部および側面部に窒化金属膜９２が厚さ２〜５ｎｍで
形成される。

【００４３】次に、図５（ｃ）において、ゲート電極４
３の側面にゲート電極側壁膜１７が形成される。そし
て、ゲート電極４３およびシリコン基板１の素子形成領
域２８へ砒素原子またはＢＦ₂などがイオン注入され
る。これにより、拡散層１８は形成される。この結果、
ＭＯＳＦＥＴは完成する。

【００４４】次に、図５を用いて第三の実施形態の製造
方法を応用した工程例を説明する。まず、図５（ａ）に
おいて、シリコン半導体基板１表面には、素子分離領域
２０が通常のトレンチ法により形成される。そして、素
子形成領域２８上面には、３ｎｍの厚さのゲート窒化酸
化膜８３が熱窒化酸化法により形成される。さらに、ゲ
ート窒化酸化膜８３上面には、１５０ｎｍの厚さで多結
晶シリコン膜４が減圧ＣＶＤ法により形成される。

【００４５】そして、前記多結晶シリコン膜４上面に
は、アンモニアガス雰囲気中の急速熱処理法により膜厚
が２ｎｍの窒化シリコン膜１１を堆積させる。さらに、
この窒化シリコン膜１１上面には、スパッタ法により高
融点金属であるモリブデン膜６２がスパッタリング法に
より４０ｎｍの厚さで堆積される。

【００４６】次に、図５（ｂ）において、通常のリソグ
ラフィ工程におけるパターンニングに用いられる図に示
さないマスク層が形成される。そして、このマスク層を
用いたエッチング工程において、積層された多結晶シリ
コン膜４、窒化シリコン膜１１およびモリブデン膜６２
がエッチングにより加工され、ゲート長０.１２μｍの
ゲート電極４３が形成される。そして、このゲート電極
４３に３５度の斜め方向から窒素原子を５×１０¹⁴ｃｍ
^-2のドーズ量でイオン注入することにより、モリブデン
膜６２の厚さ３ｎｍの表面部および側面部は、窒化モリ
ブデン膜９２とされる。

【００４７】次に、図５（ｃ）において、ゲート電極４
３の側面に絶縁膜（ＳｉＯ₂）側壁１７が形成される。
そして、ゲート電極４３およびシリコン基板１の素子形
成領域２８へ砒素原子またはＢＦ₂などがイオン注入さ
れる。そして、この後の熱処理により、拡散層１８は形
成される。この結果、ＭＯＳＦＥＴは完成する。

【００４８】次に、図６を参照して、第四の実施形態の
製造方法を説明する。図６は、第四の実施形態の製造工
程の流れを示す半導体装置の断面図を示している。ま
ず、図６（ａ）において、シリコン半導体基板１表面に
は、素子分離領域２０が形成されている。そして、素子
形成領域２４上面には、ゲート絶縁膜３３が形成され
る。さらに、ゲート絶縁膜３３上面には、多結晶シリコ
ン膜４が減圧ＣＶＤ（化学的気相成長法）により形成さ
れる。

【００４９】そして、前記多結晶シリコン膜４上面に
は、膜厚１〜１０ｎｍの窒化シリコン膜１１が急速熱処
理法において堆積される。さらに、この窒化シリコン膜
１１上面には、高融点金属膜６２がスパッタリング法に
より３０〜１００ｎｍの厚さで形成される。そして、こ
の高融点金属膜６２上には、窒化シリコン膜１０がＣＶ
Ｄ法により形成される。

【００５０】次に、図６（ｂ）において、通常のリソグ
ラフィ工程におけるパターンニングに用いられる図に示
さないマスク層が形成される。そして、このマスク層を
用いたエッチング工程において、積層された多結晶シリ
コン膜４、窒化シリコン膜１１および高融点金属膜６２
がエッチングにより加工され、ゲート電極４４が形成さ
れる。そして、このゲート電極４４に斜め方向から窒素
原子をイオン注入することで、高融点金属膜膜６２の表
面部および側面部に窒化金属膜９２が厚さ２〜５ｎｍで
形成される。

【００５１】次に、図６（ｃ）において、ゲート電極４
４の側面にゲート電極側壁膜１７が形成される。そし
て、ゲート電極４４およびシリコン基板１の素子形成領
域２４へ砒素原子またはＢＦ₂などがイオン注入され
る。これにより、拡散層１８は形成される。この結果、
ＭＯＳＦＥＴは完成する。

【００５２】次に、図６を用いて一実施形態の製造方法
を応用した工程例を説明する。まず、図６（ａ）におい
て、シリコン半導体基板１表面には、素子分離領域２０
が通常のトレンチ法により形成される。そして、素子形
成領域２４上面には、３ｎｍの厚さのゲート窒化酸化膜
３３が熱窒化酸化法により形成される。さらに、ゲート
窒化酸化膜３３上面には、１５０ｎｍの厚さで多結晶シ
リコン膜４が減圧ＣＶＤ法により形成される。

【００５３】そして、前記多結晶シリコン膜４上面に
は、アンモニアガス雰囲気中の急速熱処理法により膜厚
が２ｎｍの窒化シリコン膜１１を堆積させる。さらに、
この窒化シリコン膜１１上面には、スパッタ法により高
融点金属であるモリブデン膜６２がスパッタリング法に
より４０ｎｍの厚さで堆積される。そして、このモリブ
デン膜６２上には、ＣＶＤ法により窒化シリコン膜１０
を１０ｎｍの厚さで形成する。

【００５４】次に、図６（ｂ）において、通常のリソグ
ラフィ工程におけるパターンニングに用いられる図に示
さないマスク層が形成される。そして、このマスク層を
用いたエッチング工程において、積層された多結晶シリ
コン膜４、窒化シリコン膜１１およびモリブデン膜６２
がエッチングにより加工され、ゲート長０.１μｍのゲ
ート電極４４が形成される。そして、このゲート電極４
４に３５度の斜め方向から窒素原子を５×１０¹⁴ｃｍ^-2
のドーズ量でイオン注入することにより、モリブデン膜
６２の厚さ３ｎｍの側面部は、窒化モリブデン膜９２と
される。

【００５５】次に、図６（ｃ）において、ゲート電極４
４の側面に絶縁膜（ＳｉＯ₂）側壁１７が形成される。
そして、ゲート電極４４およびシリコン基板１の素子形
成領域２４へ７ｋｅＶのエネルギで２×１０¹⁵ｃｍ^-2の
ドーズ量で砒素原子または４ｋｅＶのエネルギで２×１
０¹⁵ｃｍ^-2のドーズ量でＢＦ₂などがイオン注入され
る。そして、この後の熱処理により、拡散層１８は形成
される。この結果、ＭＯＳＦＥＴは完成する。

【００５６】上述したように、本発明による半導体装置
の構造は、金属膜の熱処理における表面酸化および金属
膜表面への窒化膜形成による表面酸化防止効果の実験結
果に基づくものである。一般的に、高融点金属膜は、半
導体作成プロセスにおける熱処理工程や酸化工程におい
て酸化され、電気抵抗率が上昇してしまうため、金属膜
堆積後には、半導体装置に対して高温熱処理工程を実施
することが出来なかった。

【００５７】一方、本発明によれば、金属膜表面に金属
窒化物または窒化シリコン膜を形成することにより、熱
処理における金属膜の酸化を防止し、膜剥離や電気抵抗
上昇を防止することが出来る。第７図は、表面に堆積す
る窒化膜の膜厚と熱処理後の電気抵抗率の変化との関係
を示したものである。

【００５８】図７から判るように、表面窒化膜（金属窒
化物または窒化シリコン膜）の膜厚が２ｎｍ以上では電
気抵抗の上昇が起こらない。しかしながら、表面窒化膜
の膜厚が２ｎｍ未満では、電気抵抗が上昇する。これに
より、金属表面に２ｎｍ以上の表面窒化膜を形成するこ
とにより、ゲート電極の金属膜の酸化を防止でき、耐熱
性のあるゲート電極を形成することができる。

【００５９】

【発明の効果】本発明によれば、ゲート電極の中間バリ
ヤ層としてアモルファス膜を用い、かつゲート電極の金
属膜の上面に金属膜の酸化を防ぐ膜を形成するため、金
属膜形成後にこの酸化膜の表面を酸化させずに熱処理が
可能となり、金属膜の結晶粒を大型化でき、金属膜の電
気伝導率を向上させることが出来る。

【００６０】また、本発明によれば、ゲート電極を形成
するシリコン膜と金属膜との間にアモルファス絶縁膜ま
たはアモルファス導体膜を介挿することにより、熱処理
においてシリコン膜と金属膜との間のシリサイド化が防
止できるため、膜剥離および金属抵抗の上昇などのゲー
ト電極の劣化を生じさせずに金属膜形成後の熱処理が可
能となる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施形態による半導体装置の構成
を示す縦断面図である。

【図２】本発明の一実施形態による半導体装置の製造
過程を示す半導体装置の縦断面図である。

【図３】本発明の第二の実施形態による半導体装置の
構成を示す縦断面図である。

【図４】本発明の第二の実施形態による半導体装置の
製造過程を示す半導体装置の縦断面図である。

【図５】本発明の第三の実施形態による半導体装置の
製造過程を示す半導体装置の縦断面図である。

【図６】本発明の第四の実施形態による半導体装置の
製造過程を示す半導体装置の縦断面図である。

【図７】表面に堆積する窒化膜の膜厚と熱処理後の電
気抵抗率の変化との関係を示す図である。

【符号の説明】

１半導体基板（シリコン基板）２、２０素子分離酸化膜３、１３、２３、３３ゲート酸化膜（ゲート絶縁膜）４多結晶シリコン膜６、１７ゲート電極側壁膜８、１８拡散層１０、１１、５２窒化シリコン膜２１、２２、２４、２８素子形成領域４１、４２、４３、４４ゲート電極５１金属窒化膜（窒化タングステン膜、窒化チタン
膜、窒化タンタル膜）６１タングステン膜（高融点金属膜）６２モリブデン膜（高融点金属膜）８３ゲート窒化酸化膜（ゲート絶縁膜）９１窒化タングステン膜（窒化金属膜）９２窒化モリブデン膜（窒化金属膜）

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/28 301 H01L 21/3205 H01L 29/43

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上に素子を形成するための素
子形成領域を面方向に区画する素子分離領域を形成する
素子分離領域形成工程と、前記素子形成領域の表面にゲート酸化膜を形成する酸化
膜作成工程と、前記ゲート酸化膜表面に多結晶シリコン層を形成する多
結晶シリコン形成工程と、前記多結晶シリコン層表面にバリヤ層を形成するバリヤ
層形成工程と、前記バリヤ層上面に金属膜を形成する金属膜形成工程
と、前記ゲート酸化膜、前記多結晶シリコン層、前記バリヤ
層および前記金属膜からなる積層構造をエッチングし、
ゲート電極を形成するゲート電極形成工程と、前記ゲート電極上面に対し所定の角度を有する方向から
このゲート電極へ窒素原子をイオン注入する注入工程
と、前記ゲート電極に整合して前記素子形成領域にソース領
域およびドレイン領域を形成するソース・ドレイン形成
工程とを有することを特徴とする半導体装置の製造方
法。
【請求項２】半導体基板上に素子を形成するための素
子形成領域を面方向に区画する素子分離領域を形成する
素子分離領域形成工程と、前記素子形成領域の表面にゲート酸化膜を形成する酸化
膜作成工程と、前記ゲート酸化膜表面に多結晶シリコン層を形成する多
結晶シリコン形成工程と、前記多結晶シリコン層表面にバリヤ層を形成するバリヤ
層形成工程と、前記バリヤ層上面に金属膜を形成する金属膜形成工程
と、前記金属膜上面に窒化シリコン膜を化学的気相成長法に
より形成する窒化膜形成工程と、前記ゲート酸化膜、前記多結晶シリコン層、前記バリヤ
層、前記金属膜および窒化シリコン膜からなる積層構造
をエッチングし、ゲート電極を形成するゲート電極形成
工程と、前記ゲート電極上面に対し所定の角度を有する方向から
このゲート電極へ窒素原子をイオン注入する注入工程
と、前記ゲート電極に整合して前記素子形成領域にソース領
域およびドレイン領域を形成するソース・ドレイン形成
工程とを有することを特徴とする半導体装置の製造方
法。
【請求項３】前記バリヤ膜として金属窒化膜を用いる
ことを特徴とする請求項１または請求項２記載の半導体
装置の製造方法。
【請求項４】前記バリヤ膜として窒化絶縁膜を用いる
ことを特徴とする請求項１または請求項２記載の半導体
装置の製造方法。