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JPH0514337A - デイジタル信号送受信回路 - Google Patents

デイジタル信号送受信回路

Info

Publication number
JPH0514337A
JPH0514337A JP3157255A JP15725591A JPH0514337A JP H0514337 A JPH0514337 A JP H0514337A JP 3157255 A JP3157255 A JP 3157255A JP 15725591 A JP15725591 A JP 15725591A JP H0514337 A JPH0514337 A JP H0514337A
Authority
JP
Japan
Prior art keywords
clock
circuit
data
output
extracting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP3157255A
Other languages
English (en)
Inventor
Kouichi Sugama
幸一 須釜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP3157255A priority Critical patent/JPH0514337A/ja
Publication of JPH0514337A publication Critical patent/JPH0514337A/ja
Withdrawn legal-status Critical Current

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  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】 【目的】ディジタルデータとクロックを1本の線で送受
信する回路に関し、小型、安価なディジタル信号送受信
回路を実現することを目的とする。 【構成】送信回路100は、クロックCKに同期して入
力するデータを所定の時間幅のデータに変換するデータ
変換手段110と、クロックCKとデータ変換手段11
0の出力とを重畳する重畳手段120を備え、受信回路
200は、受信信号からクロックCKを抽出するクロッ
ク抽出手段210と、クロック抽出手段210で抽出し
たクロックCKを基準として、受信信号からデータを抽
出するデータ抽出手段220を備えて構成する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はディジタルデータとクロ
ックを1本の線で送受信する回路に関する。ディジタル
通信においてデータとクロックを別線で送信すると、デ
ータの種類が多くなると、送信回路、受信回路の間を接
続する配線が多くなってしまう。
【0002】そこで、1本の線でディジタルデータとク
ロックを1本の線で送信する簡単な回路が要求されてい
る。
【0003】
【従来の技術】図8は従来例を説明する図を示す。図中
100Aは送信回路、200Aは受信回路である。
【0004】上述の従来例において、速度の異なるn種
のデータを送信する場合には、送信回路100Aと受信
回路200Aを2n本の線で接続し、n種のデータD1
〜Dnとn種のクロックCK1〜CKnの送受信を行っ
ている。
【0005】
【発明が解決しようとする課題】上述の従来例におい
て、送信回路100A、受信回路200Aをプリント板
ユニットとしし、同一シェルフに搭載した場合、プリン
ト板ユニットはコネクタを介してバックボードに接続さ
れ信号の送受信を行う。このような構成において、デー
タとクロックを別線で送ると、コネクタのピン数、バッ
クボードの配線数が多くなり、装置の小型化ができなく
なる。
【0006】本発明は1本の線でデータとクロックを送
受信することのできる小型、安価なディジタル信号送受
信回路を実現しようとする。
【0007】
【課題を解決するための手段】図1は本発明の原理を説
明するブロック図である。図中の100は送信回路であ
り、送信回路100中の110はクロックCKに同期し
て入力するデータを所定の時間幅のデータに変換するデ
ータ変換手段であり、120はクロックCKとデータ変
換手段110の出力とを重畳する重畳手段である。
【0008】また、200は受信回路であり、受信回路
200中の210は受信信号からクロックCKを抽出す
るクロック抽出手段であり、220はクロック抽出手段
210で抽出したクロックCKを基準として、受信信号
からデータを抽出するデータ抽出手段とを備え、1本の
線でデータとクロックを送受信する。
【0009】
【作用】送信回路100では、データ変換手段110に
よりデータを所定の時間幅のデータに変換した後、クロ
ックCKに重畳して送出する。このときのクロックCK
の「ハイ」レベルの時間をT1、データの保持時間をT
2とする。
【0010】受信回路200では受信データの立ち上が
りから所定の時間T3「ハイ」レベルを保持するクロッ
クCKを抽出する。ここで抽出したクロックCKの立ち
下がりを基準として入力信号からデータを抽出すること
により、1本の線でデータとクロックCKを送受信する
ことが可能となる。
【0011】このとき、T1<T3<T1+T2とす
る。また、データ抽出手段220を第1および第2のフ
リップフロップ回路221、222より構成し、第1の
フリップフロップ回路221はクロック抽出手段210
で抽出したクロックCKを基準として動作させ、第2の
フリップフロップ回路222はクロック抽出手段210
で抽出したクロックCKの反転クロックを基準として動
作させその出力の論理和を論理和回路223でとること
により、位相がずれた場合でも、正しいデータを出力す
ることができる。
【0012】
【実施例】図2は本発明の実施例の送信回路を説明する
図である。図中の11は32kHzkのクロックCKを
発生するクロック発生器、12、13は2分周回路、1
4はフリップフロップ回路(以下FF回路と称する)、
20は8kbpsデータ送出回路、111、121、1
22は論理積回路(以下AND回路と称する)、123
は論理和回路(以下OR回路と称する)である。
【0013】図3は本発明の実施例の送信タイムチャー
トである。図3の数字は図2の各点における波形を示
す。図3により図2の送信回路の動作を説明する。
クロック発生器11の発生する32kHzのクロックで
ある。
【0014】 2分周回路12により32kHzのク
ロックを1/2に分周した16kHzのクロックであ
る。 2分周回路13により16kHzのクロックを
1/2に分周した8kHzのクロックである。
【0015】 8kbpsデータ送出回路20より送
出する8kbpsデータである。 2分周回路13の
出力する8kHzのクロックと8kbpsデータ送出回
路20より送出する8kbpsデータを入力とするAN
D回路111の出力である。
【0016】 2分周回路12の出力する16kHz
のクロックを、クロック発生器11の発生する32kH
zのクロックの立ち下がりで打ったFF回路14の出力
である。
【0017】 のデータとのANDを取ったAN
D回路121の出力である。 FF回路14の反転出
力×Qと2分周回路12の出力のANDをとったAN
D回路122の出力である。
【0018】 AND回路121の出力とAND回
路122の出力との論理和をとったOR回路123の
出力である。図4は本発明の実施例の受信回路を説明す
る図である。図中の211は受信信号の立ち上がりで動
作するモノステーブルマルチバイブレータ(図中MMV
と示す)、212、221、222はFF回路、223
はOR回路、Rは抵抗、Cはコンデンサである。
【0019】図5は本発明の実施例の受信タイムチャー
トである。図5の数字は図4の各点における波形を示
す。図5により図4の受信回路の動作を説明する。
受信データを示し、図3のと同じ信号である。
【0020】 モノステーブルマルチバイブレータ2
11の出力であり、の受信データの立ち上がりで「ハ
イ」レベルを出力する。この「ハイ」レベルとなってい
る時間Tは抵抗R、コンデンサCにより決まる値であ
る。
【0021】 の立ち下がりで動作するFF回路2
12の出力である。 入力データをFF回路212
の反転出力×Qの立ち下がりでうったFF回路221
の出力である。この出力は常時「0」である。
【0022】 入力データをFF回路212の反転
出力×Qの立ち上がりでうったFF回路221の出力で
あり、データが出力される。OR回路223でとの
論理和をとることにより、データが出力される。
【0023】本実施例ではクロックの立ち上がりにデ
ータが同期しているが、クロックの立ち下がりにデータ
が同期している場合には、FF回路222の出力が常時
「0」となり、FF回路221からデータが出力され
る。
【0024】また、本実施例では、受信データから16
kbpsのCKを抽出し、このCKをFF回路で分周す
ることにより、8kbpsのCKを発生させている。図
6は本発明のその他の実施例の送信回路を説明する図で
あり、ここでは8kbpsのデータと8kHzのCKを
送信する例である。
【0025】図6の構成はクロック発生器として16k
HzのクロックCKを発生するクロック発生器11Aと
その出力を反転するインバータ(以下INVと称する)
11Bを使用しており、2分周回路12、AND回路1
11、121、122およびOR回路123は図2の実
施例で使用したのと同一構成物である。
【0026】図7は本発明のその他の実施例の送信タイ
ムチャートであり、8kbpsデータ送出回路20の出
力するデータをAND回路122の出力でデータ幅
を変換し、その出力とAND回路121の出力する8
kHzクロックとを重畳して送信している。
【0027】このようにして、1本の線でクロックとデ
ータを送出し、受信側では受信データから、クロックと
データを再生することができる。
【0028】
【発明の効果】本発明によれば、1本の線でデータとク
ロックを送受信することのできる簡単な回路を実現する
ことができる。
【図面の簡単な説明】
【図1】 本発明の原理を説明するブロック図
【図2】 本発明の実施例の送信回路を説明する図
【図3】 本発明の実施例の送信タイムチャート
【図4】 本発明の実施例の受信回路を説明する図
【図5】 本発明の実施例の受信タイムチャート
【図6】 本発明のその他の実施例の送信回路を説明す
る図
【図7】 本発明のその他の実施例の送信タイムチャー
【図8】 従来例を説明する図
【符号の説明】
100、100A 送信回路 110 データ変換手段 111、121、122 AND回路 120 重畳手段 123、223 OR回路 200、200A 受信回路 210 クロック抽出手段 211 モノステーブルマルチバイブレータ 212、221、222、14 FF回路 220 データ抽出手段 11、11A クロック発生器 11B INV 12、13 2分周回路 20 8kbpsデータ送出回路 R 抵抗 C コンデンサ

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 ディジタルデータとクロックを1本の線
    で送受信する回路であって、 送信回路(100)は、 クロック(CK)に同期して入力するデータを所定の時
    間幅のデータに変換するデータ変換手段(110)と、 クロック(CK)と前記データ変換手段(110)の出
    力とを重畳する重畳手段(120)を備え、 受信回路(200)は、 受信信号からクロック(CK)を抽出するクロック抽出
    手段(210)と、 前記クロック抽出手段(210)で抽出したクロック
    (CK)を基準として、受信信号からデータを抽出する
    データ抽出手段(220)を備えたことを特徴とするデ
    ィジタル信号送受信回路。
  2. 【請求項2】 前記データ抽出手段(220)を第1お
    よび第2のフリップフロップ回路(221、222)よ
    り構成し、第1のフリップフロップ回路(221)は前
    記クロック抽出手段(210)で抽出したクロック(C
    K)を基準として動作させ、第2のフリップフロップ回
    路(222)は前記クロック抽出手段(210)で抽出
    したクロック(CK)の反転クロックを基準として動作
    させ、2つの出力の論理和をとる論理和回路(223)
    を備えたことを特徴とする請求項1記載のディジタル信
    号送受信回路。
JP3157255A 1991-06-28 1991-06-28 デイジタル信号送受信回路 Withdrawn JPH0514337A (ja)

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JP3157255A JPH0514337A (ja) 1991-06-28 1991-06-28 デイジタル信号送受信回路

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JP3157255A JPH0514337A (ja) 1991-06-28 1991-06-28 デイジタル信号送受信回路

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Publication Number Publication Date
JPH0514337A true JPH0514337A (ja) 1993-01-22

Family

ID=15645657

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JP3157255A Withdrawn JPH0514337A (ja) 1991-06-28 1991-06-28 デイジタル信号送受信回路

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Cited By (4)

* Cited by examiner, † Cited by third party
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Effective date: 19980903