KR950002305B1 - 수신데이타에 의한 동기클록발생회로 - Google Patents

Abstract

내용 없음.

Description

수신데이타에 의한 동기클록발생회로

제 1 도는 본 발명에 의한 회로도.

제 2 도는 본 발명의 동작설명을 위한 각 부위 파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : 단안정 멀티바이브레이터 11 : 클록발생부

12 : 카운터 13 : D플립플롭

R₁: 저항 C₁: 콘덴서

본 발명은 디지탈 데이타의 시리얼(Serial)통신에 있어 클록에 의한 비동기 방식으로 통신할 시 수신되는 데이타에 의해 송, 수신측 클록의 위상동기를 일치시키도록 한 수신데이타에 의한 동기 클록발생회로에 관한 것이다.

일반적으로 비동기방식 디지탈 데이타의 시리얼 통신에 있어서 종래의 기술은 통상적으로 수신측의 클록에 의해 데이타를 동기화 함으로써 만약 외부요인에 의해 데이타의 비트폭이 변할 경우 송신측 클록과 수신측의 클록위상이 일치하지 않게 될 때마다 수신데이타 비트자체의 비트카운트 수가 틀리게 되므로 통신에러가 자주 발생하게 되는 문제점을 가지고 있었다.

따라서 본 발명의 목적은 상기한 종래기술의 문제점을 감안하여 데이타의 비트폭이 변하여도 일정한 데이타폭을 재생시킬 수 있도록 수신측 수신데이타 비트의 시작점과 일치하는 클록을 발생시켜 동기를 맞출 수 있게 하므로써 통신에러를 방지할 수 있도록 하는데 있다.

상기 목적을 달성하기 위한 수단으로, 수신데이타를 감지하여 수신데이타 비트의 하강 엣지마다 크리어 펄스를 출력()하는 단안정 멀티바이브레이터(10)와, 수신데이타의 비트비율보다 증배 주파수의 클록을 생성하는 클록발생부(11)와, 상기 클록발생부(11)에서 출력되는 클록의 일정 계수값마다 로직레벨을 출력시키되 상기 크리어 펄스가 입력될 때마다 이전 계수클록의 계수값을 크리어시키는 동시에 재카운트하여 수신데이타의 비트율과 일치하는 주파수 클록을 생성하는 카운터(12)와, 상기 카운터(12)에서 출력되는 클록의 상승점에서 수신데이타를 래치시켜 수신측 클록과 동기 일치하는 데이타를 얻게 하는 D플립플롭(13)을 상호 연결한 동기 클록발생회로를 제공함으로써 달성된다.

이하, 첨부된 도면에 의하여 본 발명을 상세히 설명하면 다음과 같다.

제 1 도는 본 발명에 의한 동기 클록발생회로의 구성도를 나타낸 것으로써, 수신데이타가 단안정 멀티바이브레이터(10)의 입력단자와 D플립플롭(13)의 데이타입력단자(D)에 각각 인가되도록 연결하고 카운터(12)의 마스터 리세트단자를 단안정 멀티바이브레이터(10)의 출력단자()에 연결하여 클럭발생부(11)의 클록(CLK)을 카운터(12)의 클록펄스입력단자(CP)에 인가되도록 연결하고 이 카운터(12)의 출력단자(Q₃)를 D플립플롭(13)의 클록펄스입력단자(CP)에 연결하여 D플립플롭(13)의 출력단자(Q)를 통해 수신데이타가 출력하도록 구성된다.

이와 같이 구성된 본 발명회로의 동작관계를 제 2 도를 참조하여 설명하면 다음과 같다.

먼저, 제 1 도에서와 같이 클록발생부(11)에서 수신데이타의 비트율(Bit Rate)보다 16배 높은 주파수로 발진시킨 클록(CLK)을 카운터(12)의 클록펄스입력단자(CP)에 인가시키면 카운터(12)는 클록발생부(11)의 출력클록을 계수하여 16개 펄스마다 그 출력단자(Q₃)을 통해 "하이"-"로우"-"하이" 신호를 반복적으로 출력한다.

이때 제 2 도a와 같은 수신데이타가 단안정 멀티바이브레이터(10)의 입력단자에 입력되면 단안정 멀티바이브레이터(10)의 작용에 의해 수신데이타의 신호가 "하이"에서 "로우" 로 변환되는 하강 엣지에서 즉, 제 2 도의 a에서와 같이 데이타 비트(b₀, b₃, b₅)가 "1"에서 "0"으로 변환되는 시점에서 그 출력단자()을 통해서는 제 2 도b와 같은 크리어 펄스가 출력된다.

여기서 크리어 펄스폭은 단안정 멀티바이브레이터(10)의 저항(R₁)과 콘덴서(C₁)의 시정수에 해당하는 만큼의 펄스폭으로 결정된다.

상기 크리어 펄스가 카운터(12)의 마스터 리세트단자에 인가되면 카운터(12)는 클록발생부(11)의 클록(CLK)을 계수하던 도중에 출력단자(Q₃)를 "로우"상태로 변환시킨다.

즉, 제 2 도의 b와 같은 단안정 멀티바이브레이터(10)의 출력단자()를 통한 크리어 펄스가 카운터(12)의 마스터 리세트단자에 입력될 때마다 카운터(12)는 클록펄스 입력단자(CP)로 입력되는 클록발생부(11)의 클록(CLK)을 카운터하던 것을 모두 크리어하고 처음부터 다시 카운트하게 된다.

이와 같이 하여 카운트(12)의 출력단자(Q₃)를 통해서는 제 2 도a와 같은 수신데이타와 동기된 제 2 도c의 수신클록(RxC)이 출력되며 이 수신클록(RxC)은 D플립플롭(13)의 클록펄스단자(CP)에 입력된다.

이를 다시 말하면 단안정 멀티바이브레이터(10)의 출력단자()를 통한 크리어 펄스에 의해 카운터(12)가 클록발생부(11)의 클록(CLK)을 크리어 또는 재카운터를 반복적으로 계속하여 제 2 도a의 수신데이타의 하강 엣지에 동기된 수신클록(RxC)을 카운터(12)의 출력단자(Q₃)를 통해 발생시킨다.

따라서 제 2 도c와 같은 카운터(12)의 일치된 수신클록(RxC)과 제 2 도a와 같은 수신데이타를 D플립플롭(13)에 입력시키면 D플립플롭(13)은 그 작용에 의해 수신클록(RxC)의 상승엣지에서 수신데이타를 래치시켜 그의 출력단자(Q)을 통해 수신측 시스템에서 사용하는 수신클록(RxC)과 동기가 일치하는 제 2 도d와 같은 수신데이타(RxD)를 출력하게 되는 것이다.

이상에서 설명한 바와 같이 본 발명은 수신데이타의 비트폭이 변하여도 일정한 데이타폭을 재생시킬 수 있도록 수신측의 수신데이타 비트의 시작점과 일치하는 수신클록을 발생시켜 동기를 맞출 수 있게 하므로써 정확한 데이타를 수신할 수가 있음은 물론 통신 에러를 줄일 수가 있다.

Claims (4)

1. 수신데이타가 단안정 멀티바이브레이터(10)의 입력단자와 D플립플롭(13)의 데이타입력단자(D)에 각각 인가되도록 연결하고 카운터(12)의 마스터 리세트단자를 단안정 멀티바이브레이터(10)의 출력단자()에 연결하며 클럭발생부(11)의 클록(CLK)을 카운터(12)의 클록펄스입력단자(CP)에 인가되도록 연결하고 이 카운터(12)의 출력단자(Q3)를 D플립플롭(13)의 클록펄스입력단자(CP)에 연결하여 D플립플롭(13)의 출력단자(Q)를 통해 수신데이타가 출력하도록 구성됨을 특징으로 하는 수신데이타에 의한 동기 클록발생회로.
2. 제 1 항에 있어서, 클록발생부(11)에서 생성되는 주파수 클록은 수신데이타의 비트율보다 16배 증배시키는 수정발진기로 구성됨을 특징으로 하는 수신데이타에 의한 동기 클록발생회로.
3. 제 1 항에 있어서, 수신데이타 비트의 하강엣지마다 출력되는 단안정 멀티바이브레이터(10)의 크리어 펄스폭은 저항(R₁)과 콘덴서(C₁)의 시정수 값에 의해 결정되도록 구성함을 특징으로 하는 수신데이타에 의한 동기 클록발생회로.
4. 제 1 항에 있어서, 카운터(12)는 크리어펄스가 인가될 때마다 계수 클록을 크리어하는 동시에 재카운트를 시작하는 마스터 리셋기능을 갖는 16진 카운터로 구성됨을 특징으로 하는 수신데이타에 의한 동기 클록발생회로.