JPH0513800A

JPH0513800A - 半導体装置

Info

Publication number: JPH0513800A
Application number: JP3165979A
Authority: JP
Inventors: Motohiko Yamamoto; 元彦山本; Masaru Kubo; 勝久保
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1991-07-05
Filing date: 1991-07-05
Publication date: 1993-01-22

Abstract

(57)【要約】（修正有）【構成】Ｎ型高比抵抗半導体基板１上のフォトダイオ
ード部Ａに形成された低比抵抗で第１導電型を有するＮ
型エピタキシャル層４と、該層４を貫通するように形成
された第２導電型を有するＰ型アノード拡散層５と、基
板１上のＮＰＮトランジスタ部Ｂに形成された第２導電
型を有するＰ型埋込拡散層２と、該に埋め込むように形
成された第１導電型を有するＮ型埋込拡散層３ａと、該
層３ａ上に形成された第１導電型を有するエピタキシャ
ル成長されたＮ型エピタキシャル層４に形成されたＮ型
エミッタ拡散層８、Ｐ型ベース拡散層７およびＮ型コレ
クタ補償拡散層６ａから構成されるＮＰＮトランジスタ
とを備えている。【効果】不純物拡散層中に信号処理用ＮＰＮトランジ
スタを形成する必要がないので、従来のものに比べて特
性のばらつきを減少し製造工程を簡略化できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置に関し、
特に、第１導電型の高比抵抗半導体基板上に、互いに隣
接する受光素子形成領域と信号処理回路形成領域とを有
する半導体装置に関する。

【０００２】

【従来の技術】従来、光センサやフォトカプラなどの受
光素子の１つとして、回路内蔵受光素子が知られてい
る。

【０００３】図５は、従来の一般的な回路内蔵受光素子
を示した断面図である。図５を参照して、従来の一般的
な回路内蔵受光素子は、受光素子であるフォトダイオー
ドが形成される領域であるフォトダイオード部（Ａ）
と、信号処理回路素子であるＮＰＮトランジスタが形成
される領域であるＮＰＮトランジスタ部（Ｂ）とから構
成されている。フォトダイオード部（Ａ）とＮＰＮトラ
ンジスタ部（Ｂ）とは、半導体基板１１上に形成された
Ｐ型の分離拡散層５ａによって分離されている。

【０００４】フォトダイオード部（Ａ）は、Ｐ型の半導
体基板１１に埋め込まれたＮ型埋込拡散層３と、Ｎ型埋
込拡散層３上に成長されたＮ型エピタキシャル層４と、
Ｎ型エピタキシャル層４の表面上の所定領域に形成され
たＰ型拡散層７ａと、Ｎ型エピタキシャル層４の表面上
に、Ｐ型拡散層７ａから所定の間隔を隔ててＮ型埋込拡
散層３に到達するように形成されたＮ型カソード補償拡
散層６とを備えている。

【０００５】Ｐ型拡散層７ａは、フォトダイオードのア
ノードに相当し、Ｎ型カソード補償拡散層６は、フォト
ダイオードのカソードに相当する。

【０００６】ＮＰＮトランジスタ部（Ｂ）は、Ｐ型の半
導体基板１１に埋め込むように形成されたＮ型埋込拡散
層３ａと、Ｎ型埋込拡散層３ａ上に成長されたＮ型エピ
タキシャル層４ａと、Ｎ型エピタキシャル層４ａの主表
面上の所定領域に形成されたＰ型ベース拡散層７と、Ｐ
型ベース拡散層７の表面上の所定領域に形成されたＮ型
エミッタ拡散層８と、Ｎ型エピタキシャル層４ａの主表
面上に、Ｐ型ベース拡散層７から所定の間隔を隔ててＮ
型埋込拡散層３ａにまで達するように形成されたＮ型コ
レクタ補償拡散層６ａとを備えている。

【０００７】Ｎ型エミッタ拡散層８、Ｐ型ベース拡散層
７およびＮ型コレクタ補償拡散層６ａによって、ＮＰＮ
トランジスタが構成される。

【０００８】

【発明が解決しようとする課題】従来の一般的な回路内
蔵受光素子は、上記のように構成されていた。

【０００９】ところで、最近、データ伝送の高速化、Ｓ
／Ｎ比の向上などの要求から、回路内蔵受光素子の高感
度化および応答速度の高速化が望まれている。

【００１０】しかし、図５に示した従来の一般的な回路
内蔵受光素子では、下記のような理由によって、高光感
度化および応答速度の高速化を同時に実現することが困
難であった。以下、その理由について詳細に説明する。

【００１１】図５に示した従来の回路内蔵受光素子で
は、フォトダイオード部（Ａ）のＮ型エピタキシャル層
４は、高光感度化を図るためには、信号用として使用す
る光の波長に応じてその厚みを十分厚くする必要があ
る。

【００１２】しかし、フォトダイオード部（Ａ）のＮ型
エピタキシャル層４と、ＮＰＮトランジスタ部（Ｂ）の
Ｎ型エピタキシャル層４ａとは、同一の製造プロセスで
形成される。このため、フォトダイオード部（Ａ）のＮ
型エピタキシャル層４の厚みを厚く形成すると、ＮＰＮ
トランジスタ部（Ｂ）のＮ型エピタキシャル層４ａの厚
みも厚く形成される。

【００１３】ところが、ＮＰＮトランジスタ部（Ｂ）の
Ｎ型エピタキシャル層４ａの厚みが厚くなると、その厚
くなった分抵抗成分が長くなり、ＮＰＮトランジスタの
コレクタ抵抗が増加するという不都合が生じていた。こ
の結果、ＮＰＮトランジスタの応答速度を高速化するこ
とが困難であるという問題点があった。

【００１４】また、フォトダイオード部（Ａ）のＮ型エ
ピタキシャル層４の比抵抗は、ＮＰＮトランジスタ部
（Ｂ）のＮ型エピタキシャル層４ａと同一工程で形成さ
れるという理由から、数Ω・ｃｍ程度と低くなる。この
ため、フォトダイオード部（Ａ）のＮ型エピタキシャル
層４中に、空乏層化しない部分がかなり厚く残るという
不都合があった。この空乏層化しない部分には電界がか
からないため、発生した光キャリアは、拡散によって走
行することになる。光キャリアが拡散によって走行する
時間は、光キャリアが電界によって走行する時間に比べ
て長くなる。この結果、応答速度の高速化が困難となる
という問題点があった。

【００１５】ところで、回路内蔵受光素子の応答速度を
高速化させるためには、フォトダイオード部（Ａ）の接
合容量を低減することが有効である。接合容量の低減に
は、フォトダイオード部（Ａ）のＮ型エピタキシャル層
４を高比抵抗化する必要がある。

【００１６】しかし、フォトダイオード部（Ａ）のＮ型
エピタキシャル層４を高比抵抗化すると、ＮＰＮトラン
ジスタ部（Ｂ）のＮ型エピタキシャル層４ａの比抵抗が
高くなる。ＮＰＮトランジスタ部（Ｂ）のＮ型エピタキ
シャル層４ａの比抵抗が高くなると、ＮＰＮトランジス
タのコレクタ抵抗が増加するという不都合が生じる。こ
の結果、応答速度を高速化することが困難であるという
問題点があった。

【００１７】つまり、回路内蔵受光素子の高光感度化
と、高速応答速度化とを両立させるためには、フォトダ
イオード部（Ａ）のＮ型エピタキシャル層４は、高比抵
抗でかつその厚みが厚いという条件が必要である。

【００１８】ところが、高光感度化を達成するために、
フォトダイオード部（Ａ）のＮ型エピタキシャル層４の
厚みを増加させると、上記したようにＮＰＮトランジス
タのコレクタ抵抗の増大とフォトダイオード部（Ａ）の
Ｎ型エピタキシャル層４中の空乏層化しない部分の増加
とを引き起こす。この結果、ＮＰＮトランジスタの応答
速度を高速化することは困難であった。

【００１９】また、応答速度の高速化を達成するため
に、フォトダイオード部（Ａ）の接合容量の低減を目的
としてＮ型エピタキシャル層４を高比抵抗化すると、Ｎ
ＰＮトランジスタ部（Ｂ）のＮ型エピタキシャル層４ａ
も高比抵抗化する。この結果、ＮＰＮトランジスタのコ
レクタ抵抗が増大し、応答速度の高速化が図れないとい
う問題点があった。

【００２０】そこで、上記したことから、ＮＰＮトラン
ジスタ部（Ｂ）のＮ型エピタキシャル層４ａは、応答速
度の高速化を達成するためには、低比抵抗でかつ薄くす
る必要がある。

【００２１】上記した従来の回路内蔵受光素子の問題点
を解決するために、種々の提案がなされている。

【００２２】これらは、たとえば、特開昭６３−１２２
１６４号公報に開示されている。図６は、この開示され
た従来の改良された回路内蔵受光素子を示した断面図で
ある。

【００２３】図６を参照して、従来の改良された回路内
蔵受光素子は、図５に示した従来の一般的な回路内蔵受
光素子と同様に、フォトダイオード部（Ａ）とＮＰＮト
ランジスタ部（Ｂ）とが隣接して形成されている。

【００２４】フォトダイオード部（Ａ）は、高比抵抗の
Ｎ型半導体基板１上に成長された数十〜数百Ω・ｃｍの
高比抵抗を有するＮ型エピタキシャル層９と、Ｎ型エピ
タキシャル層９の表面上の所定領域に形成されたＰ型拡
散層７ａと、Ｎ型半導体基板１に所定の間隔を隔てて埋
め込むように形成され、カソード電極を取出すためのＮ
型埋込拡散層３と、Ｎ型埋込拡散層３上に形成されたＮ
型カソード補償拡散層６とを備えている。なお、Ｎ型半
導体基板１とＮ型エピタキシャル層９に該当する部分に
表記されたｉは、真性半導体に近いという意味である。

【００２５】上記した高比抵抗のＮ型半導体基板１と、
Ｎ型エピタキシャル層９と、Ｐ型拡散層７ａとによっ
て、フォトダイオードが構成されている。

【００２６】ＮＰＮトランジスタ部（Ｂ）は、高比抵抗
のＮ型半導体基板１上に埋め込まれたＰ型埋込拡散層２
と、Ｐ型埋込拡散層２の表面の所定領域に形成されたＮ
型埋込拡散層３ａと、Ｎ型埋込拡散層３ａ上に成長さ
れ、数十〜数百Ω・ｃｍの高比抵抗を有するＮ型エピタ
キシャル層９ａ（後述するＮ型拡散層１０により補償さ
れているため図６には図示されていない。）と、Ｎ型エ
ピタキシャル層９ａの表面からＮ型埋込拡散層３ａに達
するように形成されたＮ型拡散層１０と、Ｎ型拡散層１
０の表面上の所定領域に形成されたＰ型ベース拡散層７
と、Ｐ型ベース拡散層７の表面上の所定領域に形成され
たＮ型エミッタ拡散層８と、Ｎ型埋込拡散層３ａ上にＮ
型拡散層１０に隣接するように形成されたＮ型コレクタ
補償拡散層６ａとを備えている。

【００２７】フォトダイオード部（Ａ）と、ＮＰＮトラ
ンジスタ部（Ｂ）とは、Ｐ型分離拡散層５ａによって分
離されている。

【００２８】このような従来の改良された回路内蔵受光
素子では、フォトダイオード部（Ａ）は、高比抵抗のＮ
型半導体基板１と高比抵抗のＮ型エピタキシャル層９と
によって、高比抵抗でかつ厚いＮ型半導体層を実現して
いる。また、ＮＰＮトランジスタ部（Ｂ）は、Ｎ型拡散
層１０で補償された高比抵抗のＮ型エピタキシャル層９
ａ（図示せず）を、最適な厚さおよび比抵抗に設定する
ことにより、高速応答性を実現している。

【００２９】しかし、図６に示した従来の改良された回
路内蔵受光素子には、以下のような問題点がある。

【００３０】すなわち、この改良例では、Ｎ型エミッタ
拡散層８、Ｐ型ベース拡散層７およびＮ型コレクタ補償
拡散層６ａとによって構成されるＮＰＮトランジスタ
は、Ｎ型拡散層１０の中に形成される。このため、Ｎ型
拡散層１０の製造工程時のばらつきは、ＮＰＮトランジ
スタの特性ばらつきにつながる。つまりこの改良例で
は、ＮＰＮトランジスタの特性ばらつきを小さくするた
めに、Ｎ型拡散層１０の不純物濃度プロファイルを深さ
方向に平坦な形にする必要がある。Ｎ型拡散層１０の不
純物濃度プロファイルを深さ方向に平坦にするために
は、高温の熱処理を長時間加える必要がある。このよう
に長時間の熱処理を加えると、Ｐ型分離拡散層５ａが横
方向に広がり、この結果、ＮＰＮトランジスタの大きさ
を小さくすることができないという問題点があった。こ
の問題は、Ｎ型高比抵抗エピタキシャル層９の厚さが薄
くなるほど顕著になる。このため、この改良例では、Ｎ
型高比抵抗エピタキシャル層９の薄膜化が必要な信号処
理回路の高集積化および高速化を図ることができないと
いう問題点があった。また、この改良例では、図５に示
した従来の一般的な回路内蔵受光素子に比較して、Ｐ型
埋込拡散層２およびＮ型拡散層１０を形成する工程が増
加する。このため、製造プロセスが複雑となり、また製
造費用が上昇してしまうという問題点もあった。

【００３１】この発明は、上記のような課題を解決する
ためになされたもので、従来に比べて信号処理トランジ
スタ（ＮＰＮトランジスタ）の特性ばらつきを減少させ
るとともに、製造工程を簡略化することが可能な半導体
装置を提供することを目的とする。

【００３２】

【課題を解決するための手段】請求項１における半導体
装置は、第１導電型の高比抵抗半導体基板上に互いに隣
接する受光素子形成領域と信号処理回路形成領域とを有
する半導体装置であって、高比抵抗半導体基板上の受光
素子形成領域に形成され低比抵抗で第１導電型を有する
第１の半導体層と、高比抵抗半導体基板上に第１の半導
体層を貫通するように形成され第２導電型を有する第２
の半導体層と、高比抵抗半導体基板上の信号処理回路形
成領域に形成され第２導電型を有する第３の半導体層
と、第３の半導体層に埋め込むように形成され第１導電
型を有する第４の半導体層と、前記第４の半導体層上に
形成され、第１導電型を有するエピタキシャル成長され
た第５の半導体層と、第５の半導体層に形成された信号
処理トランジスタとを備えている。

【００３３】

【作用】この発明に係る半導体装置では、第１導電型を
有するエピタキシャル成長された第５の半導体層に、信
号処理トランジスタが形成されるので、従来のように不
純物拡散層中に信号処理トランジスタを形成する必要が
なく、従来問題となっていた種々の不都合が解消され
る。

【００３４】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。

【００３５】図１は、本発明の一実施例による回路内蔵
受光素子を示した断面図である。図１を参照して、本実
施例の回路内蔵受光素子は、フォトダイオード部（Ａ）
と、ＮＰＮトランジスタ部（Ｂ）とから構成されてい
る。

【００３６】フォトダイオード部（Ａ）は、Ｎ型高比抵
抗半導体基板１上に積層して成長されたＮ型エピタキシ
ャル層４と、Ｎ型エピタキシャル層４の所定領域にＮ型
エピタキシャル層４を貫通してＮ型高比抵抗半導体基板
１上に形成されたＰ型アノード拡散層５と、Ｐ型アノー
ド拡散層５から所定の間隔を隔てたＮ型高比抵抗半導体
基板１に埋め込むように形成されたＮ型埋込拡散層３
と、Ｎ型埋込拡散層３上のＮ型エピタキシャル層４内に
形成されたＮ型カソード補償拡散層６とを備えている。

【００３７】ＮＰＮトランジスタ部（Ｂ）は、Ｎ型高比
抵抗半導体基板１に埋め込むように形成されたＰ型埋込
拡散層２と、Ｐ型埋込拡散層２の表面上に形成されたＮ
型埋込拡散層３ａと、Ｐ型埋込拡散層２およびＮ型埋込
拡散層３ａ上に形成されたＮ型エピタキシャル層４と、
Ｎ型エピタキシャル層４の主表面上の所定領域に形成さ
れたＰ型ベース拡散層７と、Ｐ型ベース拡散層７の表面
上の所定領域に形成されたＮ型エミッタ拡散層８と、Ｐ
型ベース拡散層７から所定の間隔を隔てたＮ型埋込拡散
層３ａ上に形成されたＮ型コレクタ補償拡散層６ａとを
備えている。

【００３８】フォトダイオード部（Ａ）と、ＮＰＮトラ
ンジスタ部（Ｂ）とは、Ｐ型分離拡散層５ａによって分
離されている。

【００３９】本実施例では、このように、Ｎ型エミッタ
拡散層８、Ｐ型ベース拡散層７およびＮ型コレクタ補償
拡散層６ａからなるＮＰＮトランジスタを、Ｎ型エピタ
キシャル層４内に形成する。これにより、図６に示した
従来の改良例のようにＮ型拡散層１０を形成する必要が
なく、Ｎ型拡散層１０の形成に伴う種々の不都合を解消
することができる。すなわち、従来の改良例のようにＮ
型拡散層１０の拡散プロファイルのばらつきから、Ｐ型
ベース拡散層７の深さがばらつくことがない。この結
果、ＮＰＮトランジスタの特性がばらつくという不都合
を解決することができる。また、本実施例では、Ｎ型拡
散層１０の不純物プロファイルを平坦にするための高温
かつ長時間の熱処理を必要としないので、従来の改良例
のようにその熱処理の間にＰ型分離拡散層５ａなどが広
がる不都合を解消することができる。この結果、従来の
改良例のようにＮＰＮトランジスタのサイズが大きくな
り、信号処理回路部の高集積化および高速化を図ること
が困難になるという不都合を解消することができる。

【００４０】図２ないし図４は、図１に示した回路内蔵
受光素子の製造プロセス（第１工程〜第３工程）を説明
するための断面図である。図１および、図２〜図４を参
照して、本実施例の回路内蔵受光素子の製造プロセスに
ついて説明する。

【００４１】まず、図２に示すように、Ｎ型高比抵抗半
導体基板１上の信号処理回路素子形成領域に、Ｐ型埋込
拡散層２を形成する。Ｐ型埋込拡散層２の表面上の所定
領域にＮ型埋込拡散層３ａを形成する。これと同時に、
フォトダイオード形成予定領域のＮ型高比抵抗半導体基
板１上に、所定の間隔を隔ててＮ型埋込拡散層３を形成
する。このＮ型埋込拡散層３は、カソード電極引出領域
となる。

【００４２】次に、図３に示すように、全面に数Ω・ｃ
ｍ程度のＮ型エピタキシャル層４を成長させる。この
際、Ｐ型埋込拡散層２およびＮ型埋込拡散層３、３ａ
は、それぞれ上方に拡散する。

【００４３】次に、図４に示すように、Ｎ型エピタキシ
ャル層４上の所定領域に、フォトダイオードを構成する
Ｐ型アノード拡散層５、およびＰ型分離拡散層５ａを拡
散によって形成する。なお、上記拡散を同時に行なうこ
とは必ずしも必要でなく、別々に行なってもよい。ま
た、Ｐ型分離拡散層５ａまたはＰ型アノード拡散層５
は、予めＮ型高比抵抗半導体基板１に埋め込んでおいた
拡散層と、Ｎ型エピタキシャル層４の表面から拡散する
拡散層とにより合わせて拡散を行なうようにしてもよ
い。

【００４４】このような工程の後、図５に示した従来の
回路内蔵受光素子の製造工程と同一の工程を経て図１に
示した構造を得る。

【００４５】このように、本実施例の回路内蔵受光素子
では、ＮＰＮトランジスタがＮ型エピタキシャル層４中
に形成されるため、図６に示した従来の改良例と比較し
て、Ｎ型不純物拡散層１０の形成工程が省略される。こ
のため、製造プロセスを簡略化することができ、製造コ
ストの低減も可能となる。

【００４６】また、本実施例のＮ型エピタキシャル層４
の厚さは、ＮＰＮトランジスタに対して最適な値に設定
することが可能である。これによって、ＮＰＮトランジ
スタのサイズを、通常の高集積、高速バイポーラＩＣと
同等の大きさにすることができる。これにより、信号処
理回路の高集積化および高速化を図ることが可能とな
る。

【００４７】また、本実施例の回路内蔵受光素子では、
フォトダイオード部（Ａ）のＰ型アノード拡散層５が、
低比抵抗エピタキシャル層９を貫通してＮ型高比抵抗半
導体基板１に達している。これは、次のような理由によ
る。すなわち、Ｐ型アノード拡散層５がＮ型高比抵抗半
導体基板１に達していないと、フォトダイオード部
（Ａ）において広がる空乏層が低比抵抗のＮ型エピタキ
シャル層４中で止まってしまうことになるからである。
このような場合には、フォトダイオード接合容量が数倍
に大きくなるため、フォトダイオードの応答速度が極端
に遅くなってしまうおそれがある。このようなことか
ら、本実施例では、Ｐ型アノード拡散層５が、低比抵抗
のＮ型エピタキシャル層４を貫通してＮ型高比抵抗半導
体基板１に達している。

【００４８】ここで、図１に示した回路内蔵受光素子
が、図６に示した従来の改良された回路内蔵受光素子に
対して劣る可能性があるのは、フォトダイオードの応答
速度である。本実施例では、この応答速度についても問
題がないことを以下に説明する。

【００４９】フォトダイオードの応答速度を支配するフ
ァクター（要素）としては、次の３つがある。

【００５０】すなわち、１つは、空乏層外で発生した光
キャリアが拡散によって空乏層に到達するまでに要する
拡散時定数であり、もう１つは、空乏層内をキャリアが
走行するのに要するドリフト時定数であり、さらにもう
１つは接合容量に起因するＣＲ時定数である。

【００５１】本実施例のフォトダイオード部（Ａ）で
は、Ｎ型高比抵抗半導体基板１が、図６におけるＮ型高
比抵抗エピタキシャル層９とＮ型高比抵抗半導体基板１
とを合わせた部分に相当する。この結果、同じ逆バイア
ス電圧での空乏層の広がりの幅は同等となる。このた
め、上記したファクターのうち、拡散時定数およびドリ
フト時定数については本実施例と、第６図に示した従来
の改良例と同等である。

【００５２】また、上記したファクターのうちＣＲ時定
数については、以下に示すように、本実施例と図６に示
した従来の改良例との差は、それほど大きくなく、事実
上問題とならない範囲である。

【００５３】すなわち、本実施例のＮ型エピタキシャル
層４とＰ型アノード拡散層５との間の接合容量は、図６
に示した従来の改良例のＮ型高比抵抗エピタキシャル層
９とＰ型拡散層７ａとの間の接合容量に比べて大きくな
る。このため、本実施例のＣＲ時定数は、図６に示した
従来の改良例のＣＲ時定数に比べてやや大きくなる。

【００５４】しかし、本実施例のＮ型エピタキシャル層
４と、Ｐ型アノード拡散層５との間の接合面積は、フォ
トダイオード全体の接合面積に比べて著しく小さい。こ
のため、本実施例の構造の接合容量と図６に示した従来
の改良例の接合容量との差はそれほど大きなものではな
い。したがって、ＣＲ時定数についてもその差は事実上
問題とならない範囲である。

【００５５】以下、接合容量について具体的に検討を行
なう。たとえば、フォトダイオードの大きさが５００μ
ｍ×５００μｍ、Ｎ型高比抵抗エピタキシャル層９が１
００Ω・ｃｍ，２μｍ、Ｎ型エピタキシャル層４が５Ω
・ｃｍ，２μｍ、Ｎ型高比抵抗半導体基板１の比抵抗が
１００Ω・ｃｍ、Ｐ型（アノード）拡散層の深さが、図
６に示した従来の改良例のＰ型拡散層７ａでは１μｍ，
図１に示した本実施例のＰ型アノード拡散層５では２．
５μｍとする。

【００５６】上記のような条件下でフォトダイオードの
接合容量をそれぞれ比較すると以下のような結果とな
る。（なお、逆バイアスは３Ｖとする。）図１に示した
本実施例のフォトダイオードの接合容量は、３．１６ｐ
Ｆであり、図６に示した従来の改良例のフォトダイオー
ドの接合容量は２．９１ｐＦであった。

【００５７】すなわち、この条件下では、図１に示した
本実施例のフォトダイオードの接合容量は、図６に示し
た従来の改良例のフォトダイオードの接合容量に対し
て、８％程度高くなる。しかし、フォトダイオードの特
性としては、ＣＲ時定数よりも前述した光キャリア拡散
時定数のほうが支配的であることが多い。このため、８
％程度のフォトダイオードの接合容量の増大は問題とな
らない。

【００５８】このように、本実施例では、応答速度の点
でも、図６に示した従来の改良例の構造と同等であると
考えられる。

【００５９】

【発明の効果】以上のように、この発明によれば、第１
導電型を有するエピタキシャル成長された第５の半導体
層上に、信号処理トランジスタを形成することにより、
従来のように不純物拡散層中に信号処理トランジスタを
形成する必要はない。この結果、従来に比べて信号処理
トランジスタ（ＮＰＮトランジスタ）の特性のばらつき
を減少させるとともに、製造工程を簡略化することがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施例による回路内蔵受光素子を示
した断面図である。

【図２】図１に示した回路内蔵受光素子の製造プロセス
の第１工程を説明するための断面図である。

【図３】図１に示した回路内蔵受光素子の製造プロセス
の第２工程を説明するための断面図である。

【図４】図１に示した回路内蔵受光素子の製造プロセス
の第３工程を説明するための断面図である。

【図５】従来の一般的な回路内蔵受光素子を示した断面
図である。

【図６】従来の改良された回路内蔵受光素子を示した断
面図である。

【符号の説明】

１：Ｎ型高比抵抗半導体基板２：Ｐ型埋込拡散層３，３ａ：Ｎ型埋込拡散層４：Ｎ型エピタキシャル層５：Ｐ型アノード拡散層５ａ：Ｐ型分離拡散層６：Ｎ型カソード補償拡散層６ａ：Ｎ型コレクタ補償拡散層７：Ｐ型ベース拡散層８：Ｎ型エミッタ拡散層なお、各図中、同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】【請求項１】第１導電型の高比抵抗半導体基板上に、
互いに隣接する受光素子形成領域と信号処理回路形成領
域とを有する半導体装置であって、前記高比抵抗半導体基板上の受光素子形成領域に形成さ
れ、低比抵抗で第１導電型を有する第１の半導体層と、前記高比抵抗半導体基板上に前記第１の半導体層を貫通
するように形成され、第２導電型を有する第２の半導体
層と、前記半導体基板上の信号処理回路形成領域に形成され、
第２導電型を有する第３の半導体層と、前記第３の半導体層に埋め込むように形成され、第１導
電型を有する第４の半導体層と、前記第４の半導体層上に形成され、第１導電型を有する
エピタキシャル成長された第５の半導体層と、前記第５の半導体層に形成された信号処理トランジスタ
とを備えた、半導体装置。